JP7447756B2 - 半導体装置 - Google Patents

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Description

本開示は、パワートランジスタを並列駆動する半導体装置に関する。
パワートランジスタを並列駆動する半導体装置では、特性改善のためにパワートランジスタとしてＭＯＳＦＥＴ（ユニポーラ）とＩＧＢＴ（バイポーラ）を組み合わせている。これらのパワートランジスタの駆動に共通のゲート電圧を使用するとＩＧＢＴの短絡耐量でゲート電圧が制限されるため、ＭＯＳＦＥＴのゲート電圧増加による特性改善が制約される。これがＭＯＳＦＥＴのチップサイズシュリンクの弊害となり低コスト化と小型化を実現できない。そこで、２つのパワートランジスタを電源電圧が異なる別々の駆動回路で制御する半導体装置が考案されている（例えば、特許文献１参照）。
特開２０２０－１８０３７号公報
しかし、別々の駆動回路を用意する必要があるため、部品点数と回路規模が増加し、トータルでのコスト低減を実現できない。また、電源電圧が異なる２つの駆動回路の間で伝達遅延バラつきが発生し、品質と性能が低下する。
本開示は、上述のような課題を解決するためになされたもので、その目的はコストを低減し、品質と性能を向上させることができる半導体装置を得るものである。
本開示に係る半導体装置は、互いに並列に接続され、飽和電流が異なる第１及び第２のパワートランジスタと、前記第１及び第２のパワートランジスタをそれぞれ個別のゲート電圧で駆動するゲートドライバとを備え、前記ゲートドライバは、入力信号を入力して駆動信号を出力する駆動回路と、前記駆動信号を第１の電源電圧に応じて増幅して前記第１のパワートランジスタのゲートに供給する第１の増幅器と、前記駆動信号を前記第１の電源電圧とは異なる第２の電源電圧に応じて増幅して前記第２のパワートランジスタのゲートに供給する第２の増幅器とを有し、前記第１の増幅器と前記第２の増幅器に対して１つの前記駆動回路を共通に使用し、前記駆動回路が出力した前記駆動信号は２つに分岐され、互いに伝達遅延バラつきなくそれぞれ前記第１の増幅器と前記第２の増幅器に入力されることを特徴とする。
本開示では、第１及び第２のパワートランジスタに対して駆動回路を共通にする。これにより、第１及び第２のパワートランジスタに対して個別に駆動回路を設けた場合に比べて回路規模を縮小し、コストを低減することができる。また、駆動回路を共通とし、出力直前で駆動信号を分岐するため、伝達遅延バラつきを抑制することができる。これにより、品質と性能を向上させることができる。
実施の形態１に係る半導体装置を示す回路図である。 駆動回路を示す回路図である。 実施の形態２に係る半導体装置を示す回路図である。 電源回路を示す回路図である。 実施の形態３に係る半導体装置を示す回路図である。 実施の形態４に係る半導体装置を示す回路図である。
実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体装置を示す回路図である。第１のパワートランジスタＱ１はＭＯＳＦＥＴであり、第２のパワートランジスタＱ２はＩＧＢＴなどのバイポーラ型トランジスタである。第１及び第２のパワートランジスタＱ１，Ｑ２はｇｍ特性と飽和電流が異なる。第１及び第２のパワートランジスタＱ１，Ｑ２は互いに並列に接続されている。
ゲートドライバ１は、第１及び第２のパワートランジスタＱ１，Ｑ２をそれぞれ個別のゲート電圧で駆動するＩＣである。外部電源２，３はゲートドライバ１の外部に設けられ、それぞれ第１及び第２の電源電圧ＶＣＣ１，ＶＣＣ２をゲートドライバ１に供給する。第２の電源電圧ＶＣＣ２は第１の電源電圧ＶＣＣ１とは異なる。
ゲートドライバ１は、駆動回路４と、第１の増幅器５と、第２の増幅器６とを有する。駆動回路４は、入力信号Ｖｉｎを入力してレベルシフト等の処理を行って駆動信号を出力する。駆動回路４が出力した駆動信号は２つに分岐され、それぞれ第１の増幅器５と第２の増幅器６に入力される。第１の増幅器５は、駆動信号を第１の電源電圧ＶＣＣ１に応じて増幅して第１のパワートランジスタＱ１のゲートに供給する。第２の増幅器６は、駆動信号を第２の電源電圧ＶＣＣ２に応じて増幅して第２のパワートランジスタＱ２のゲートに供給する。これにより、過渡な動作環境だけでなく、静的な動作環境でも第１及び第２のパワートランジスタＱ１，Ｑ２のゲート電圧を異なる値に設定することができる。
図２は、駆動回路を示す回路図である。入力信号Ｖｉｎは保護回路７を介して入力回路８に入力される。入力回路８はシュミット・コンパレータである。入力回路８の出力信号はフィルタ回路・ディレイ回路９によりフィルタリング及び遅延された後、レベルシフト回路１０によりレベルシフトされる。安定化電源回路１９は入力回路８、フィルタ回路・ディレイ回路９及びレベルシフト回路１０に電力を供給する。レベルシフト回路１０の出力信号は出力回路１１及びインバータ１２，１３を経て駆動信号として出力される。
本実施の形態では、第１及び第２のパワートランジスタＱ１，Ｑ２に対して駆動回路４を共通にする。これにより、第１及び第２のパワートランジスタＱ１，Ｑ２に対して個別に駆動回路を設けた場合に比べて回路規模を縮小し、コストを低減することができる。また、駆動回路４を共通とし、出力直前で駆動信号を分岐するため、伝達遅延バラつきを抑制することができる。これにより、品質と性能を向上させることができる。
また、第１及び第２の電源電圧ＶＣＣ１，ＶＣＣ２はそれぞれ個別の外部電源２，３から第１及び第２の増幅器５，６に供給される。そして、第１のパワートランジスタＱ１の飽和電流は第２のパワートランジスタＱ２の飽和電流よりも小さいため、第２の電源電圧ＶＣＣ２を第１の電源電圧ＶＣＣ１よりも小さくする。これにより、外部電源３の電力は第２のパワートランジスタＱ２のゲート駆動に必要な電力に抑えられるため、外部電源３の回路規模とコストを抑制することができる。
また、第１のパワートランジスタＱ１はＳｉＣ ＭＯＳＦＥＴであることが好ましい。ＳｉＣ ＭＯＳＦＥＴはｇｍ特性が高く、ゲート電圧を上げることで性能を改善することができる。そして、チップシュリンクなどによりコストを更に低減することができる。
実施の形態２．
図３は、実施の形態２に係る半導体装置を示す回路図である。本実施の形態では、ゲートドライバ１は、第１の電源電圧ＶＣＣ１から第２の電源電圧ＶＣＣ２を生成して第２の増幅器６に供給する電源回路１４を更に有する。第２の電源電圧ＶＣＣ２は第１の電源電圧ＶＣＣ１よりも低い。
図４は、電源回路を示す回路図である。電源回路１４は、トランジスタ１５、基準電圧源Ｖｒｅｆ、帰還抵抗Ｒ１，Ｒ２、誤差増幅器１６を有するリニアレギュレータである。トランジスタ１５はＰｃｈＭＯＳＦＥＴであり、ソースが入力端子ＶＩＮに接続され、ドレインが出力端子ＶＯＵＴに接続されている。出力端子ＶＯＵＴの電圧が帰還抵抗Ｒ１，Ｒ２により抵抗分割されて誤差増幅器１６の＋端子に入力される。誤差増幅器１６の－端子に基準電圧源Ｖｒｅｆの基準電圧が入力される。誤差増幅器１６の出力電圧がトランジスタ１５のゲートに供給される。なお、トランジスタ１５はＭＯＳＦＥＴに限らずバイポーラトランジスタでもよい。
本実施の形態では、ゲートドライバ１内部で第２の電源電圧ＶＣＣ２を生成する。このため、外部電源を削減することができる。これに伴いＩＣパッド、ピン数を削減できるため、ゲートドライバ１の回路規模を抑制することができる。また、共通パッケージの流用によるコスト削減も可能となる。
また、第２の電源電圧ＶＣＣ２は第２のパワートランジスタＱ２のゲート駆動のみで必要な小規模な電力である。このため、抵抗分割等の比較的簡易的な電源回路１４によりゲートドライバ１内部で第２の電源電圧ＶＣＣ２を生成することができる。従って、ゲートドライバ１の回路規模の増加を抑制することができる。
実施の形態３．
図５は、実施の形態３に係る半導体装置を示す回路図である。第１及び第２のパワートランジスタＱ１´，Ｑ２´は互いに並列に接続され、第１及び第２のパワートランジスタＱ１，Ｑ２のハイサイドに接続されている。第１及び第２のパワートランジスタＱ１´，Ｑ２´の構成はそれぞれ第１及び第２のパワートランジスタＱ１，Ｑ２と同様である。ゲートドライバ１´は、第１及び第２のパワートランジスタＱ１´，Ｑ２´をそれぞれ個別のゲート電圧で駆動するＩＣであり、構成は実施の形態２のゲートドライバ１と同様である。パワートランジスタＱ１，Ｑ２，Ｑ１´，Ｑ２´とゲートドライバ１，１´によりハーフブリッジが構成されている。
ハイサイドのゲートドライバ１´の一方の電源電圧は、ローサイドの電源電圧ＶＣＣ１を昇圧したフローティング電源から供給される。ハイサイドのゲートドライバ１´の他方の電源電圧はゲートドライバ１´の高耐圧領域内で生成される。ここでは、フローティング電源はブートストラップコンデンサ１７とブートストラップダイード１８を有するブートストラップ回路である。その他にもチャージポンプ方式等のローサイドの電源電圧を使用した充電方式を使用できる。このため、トータルコスト、部品点数の削減が可能である。その他、実施の形態１，２と同様の効果を得ることができる。
実施の形態４．
図６は、実施の形態４に係る半導体装置を示す回路図である。実施の形態３のハーフブリッジが３つ設けられて３相インバータが構成されている。これにより、３相インバータ制御で使用される用途において実施の形態１～３と同様の効果を得ることができる。
Ｑ１ 第１のパワートランジスタ、Ｑ２ 第２のパワートランジスタ、１ ゲートドライバ、４ 駆動回路、５ 第１の増幅器、６ 第２の増幅器、１４ 電源回路

Claims (7)

  1. 互いに並列に接続され、飽和電流が異なる第１及び第２のパワートランジスタと、
    前記第１及び第２のパワートランジスタをそれぞれ個別のゲート電圧で駆動するゲートドライバとを備え、
    前記ゲートドライバは、
    入力信号を入力して駆動信号を出力する駆動回路と、
    前記駆動信号を第１の電源電圧に応じて増幅して前記第１のパワートランジスタのゲートに供給する第１の増幅器と、
    前記駆動信号を前記第１の電源電圧とは異なる第２の電源電圧に応じて増幅して前記第２のパワートランジスタのゲートに供給する第２の増幅器とを有し、
    前記第１の増幅器と前記第２の増幅器に対して１つの前記駆動回路を共通に使用し、
    前記駆動回路が出力した前記駆動信号は２つに分岐され、互いに伝達遅延バラつきなくそれぞれ前記第１の増幅器と前記第２の増幅器に入力されることを特徴とする半導体装置。
  2. 前記第１のパワートランジスタの飽和電流は前記第２のパワートランジスタの飽和電流よりも小さく、
    前記第２の電源電圧は前記第１の電源電圧よりも小さいことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１及び第２の電源電圧はそれぞれ個別の外部電源から前記第１及び第２の増幅器に供給されることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１の電源電圧は外部電源から前記第１の増幅器に供給され、
    前記第２の電源電圧は前記第１の電源電圧よりも低く、
    前記ゲートドライバは、前記第１の電源電圧から前記第２の電源電圧を生成して前記第２の増幅器に供給する電源回路を更に有することを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記第１及び第２のパワートランジスタと前記ゲートドライバによりハーフブリッジが構成されていることを特徴とする請求項１～４の何れか１項に記載の半導体装置。
  6. ３つの前記ハーフブリッジにより３相インバータが構成されていることを特徴とする請求項５に記載の半導体装置。
  7. 前記第１のパワートランジスタはＳｉＣ ＭＯＳＦＥＴであることを特徴とする請求項１～６の何れか１項に記載の半導体装置。
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