JPWO2015079762A1 - 整流装置 - Google Patents

Abstract

ドレイン同士を接続した低耐圧トランジスタ（１１）及び高耐圧トランジスタ（１３）、及び、低耐圧トランジスタ（１１）のソースにカソードが接続され且つ高耐圧トランジスタ（１３）のソースにアノードが接続されたダイオード（高速還流ダイオード）（１５）を有するスイッチ回路（１０）が、昇圧チョッパのハイサイド側の整流部に用いられる。ローサイドトランジスタ（２２）のターンオフによる還流電流の発生前において、高耐圧トランジスタ（１３）をオフにしたまま低耐圧トランジスタ（１１）をオンとし、その後に、ローサイドトランジスタ（２２）をターンオフする。

Description

本発明は、整流装置に関する。

図２５に示すような回路が提案されている（特許文献１参照）。図２５では、ダイオード９０２Ａが逆並列接続された高耐圧の主素子９０１と、内蔵ダイオード９０２Ｂを含む低耐圧の逆流防止素子９０３との直列回路がノード９０６及び９０７間に配置され、アノードをノード９０７側に配置した状態で高速還流ダイオード９０４がノード９０６及び９０７間に接続される。図２５の回路では、主素子９０１と逆流防止素子９０３が同期して同時にオン、オフされる。逆回復特性の優れた高速還流ダイオード９０４に還流電流（整流電流）を流すことで損失の低減が図られる。

特開２０１３−１１５９３３号公報

図２５の回路では、ダイオード９０４による還流の開始前には、ノード９０６とノード９０７の間には、ノード９０６を正電圧とする高電圧が印加されている。この時、素子９０１及び９０３は共にオフ状態にあり、結果、素子９０１及び９０３に挟まれたノードＭは、内蔵ダイオード９０２Ｂによりノード９０６と略同電位にある。還流を開始するべく、ノード９０７に対するノード９０６の電位を低下させると、素子９０１及び９０３はオフ状態であるため、ノードＭはフローティング状態となり、ノードＭの電位は素子９０１及び９０３の導通電極間容量（コレクタ−エミッタ間容量、ソース−ドレイン間容量）によって決まる。高耐圧の素子９０１の導通電極間容量が素子９０３のそれに比べて無視できない場合、ノード９０６の電位が低下してもノードＭの電位が十分下がらず、結果、素子９０３の耐圧を超えて素子９０３が破壊されるおそれがある。

そこで本発明は、トランジスタの破損回避に寄与する整流装置を提供することを目的とする。

本発明に係る整流装置は、各々に、第１及び第２導通電極、並びに、第１及び第２導通電極間の導通をオン又はオフするための制御電極を持った第１及び第２トランジスタと、整流ダイオードと、前記第１トランジスタの第１導通電極及び前記整流ダイオードのカソードが接続された第１ノードと、前記第１及び第２トランジスタの第２導通電極が接続された第２ノードと、前記第２トランジスタの第１導通電極及び前記整流ダイオードのアノードが接続された第３ノードと、を有するスイッチ回路と、前記整流ダイオードの順方向への整流電流を前記スイッチ回路に間欠的に供給する接続回路と、前記整流電流が前記整流ダイオードに流れ始めるとき、前記第１、第２トランジスタを夫々オン、オフとする制御回路と、を備えたことを特徴とする。

本発明によれば、トランジスタの破損回避に寄与する整流装置を提供することが可能である。

本発明の第１実施形態に係るスイッチ回路の回路図である。 （ａ）〜（ｃ）は、本発明の第１実施形態に係り、スイッチ回路の各状態を示す図である。 本発明の第２実施形態に係るスイッチ回路の回路図である。 本発明の第２実施形態に係る昇圧チョッパの回路図である。 本発明の第２実施形態に係る昇圧チョッパの状態遷移を示す図である。 第１参考技術に係る昇圧チョッパの状態遷移を示す図である。 第１参考技術に対して用いたシミュレーションの回路図である。 第１参考技術に対するシミュレーションの結果を示す図である。 第２参考技術に係る昇圧チョッパの状態遷移を示す図である。 第２参考技術に対して用いたシミュレーションの回路図である。 （ａ）及び（ｂ）は、第２参考技術に対するシミュレーションの結果を示す図である。 （ａ）及び（ｂ）は、本発明の第２実施形態の技術に対するシミュレーションの結果を示す図である。 本発明の第３実施形態の昇圧チョッパにおける、同期整流の様子を説明するための図である。 本発明の第３実施形態の昇圧チョッパに係り、状態遷移の一部を示す図である。 比較用技術における、状態遷移間のノード電位変化を説明するための図である。 本発明の第３実施形態の高耐圧先行オフ方法の採用時における、状態遷移間のノード電位変化を説明するための図である。 本発明の第４実施形態に係る昇圧チョッパの回路図である。 （ａ）及び（ｂ）は、本発明の第４実施形態に係る昇圧チョッパの動作を説明するための図である。 本発明の第４実施形態の昇圧チョッパに係り、充電回路の詳細回路例を含む回路図である。 本発明の第４実施形態の昇圧チョッパに係り、充電回路中の電圧源の詳細回路例を含む回路図である。 本発明の第５実施形態に係る交流負荷駆動装置の回路図である。 本発明の第６実施形態に係るスイッチング電源装置の回路図である。 本発明の第６実施形態に係り、昇圧チョッパモードにおける各スイッチ及び充電回路の状態遷移図である。 本発明の第７実施形態に係る絶縁型ＤＣＤＣコンバータの回路図である。 整流機能を有する従来の回路図である。

以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、状態量又は部材等を参照する記号又は符号を記すことによって該記号又は符号に対応する情報、信号、物理量、状態量又は部材等の名称を省略又は略記することがある。

＜第１実施形態＞
本発明の第１実施形態を説明する。図１は、本発明に係るスイッチ回路１の回路図である。スイッチ回路を整流回路と呼んでも良い。スイッチ回路１は、ＦＥＴ（field-effect transistor；電界効果トランジスタ）として形成されたスイッチング素子１１（以下、低耐圧トランジスタ１１又はトランジスタ１１と呼ぶ）と、低耐圧トランジスタ１１よりも高い耐圧を有するＦＥＴとして形成されたスイッチング素子１３（以下、高耐圧トランジスタ１３又はトランジスタ１３と呼ぶ）と、ファストリカバリダイオード等にて形成されるダイオード（整流ダイオード、高速還流ダイオード）１５と、を備える。トランジスタ１１及び１３はＮチャンネル型のＦＥＴである。スイッチ回路１において、トランジスタ１１のソース及びダイオード１５のカソードはノードＮａにて共通接続され、トランジスタ１３のソース及びダイオード１５のアノードはノードＮｃにて共通接続され、トランジスタ１１及び１３のドレイン同士はノードＮｂにて共通接続される。

図２（ａ）は、ノードＮｃからノードＮａへの整流電流が発生する前のスイッチ回路１の状態、図２（ｂ）は、その整流電流が発生しているときのスイッチ回路１の状態、図２（ｃ）は、その整流電流が停止する直前のスイッチ回路１の状態を夫々表している。図２（ａ）に示す如く、スイッチ回路１では、整流電流が発生する前に低耐圧トランジスタ１１をオンにし、高耐圧トランジスタ１３をオフにしておく。この時、ノードＮａにはノードＮｃに対して高電圧が印加されており、一方で低耐圧トランジスタ１１がオンしているので、ノードＮｂの電位はノードＮａの電位と等しくなっている。その後、ノードＮａの電位がノードＮｃの電位よりダイオード１５の順方向降下電圧（Ｖｆ）を超えて低くなると、図２（ｂ）に示すように、ノードＮｃからノードＮａへ整流電流がダイオード１５を流れる（高耐圧トランジスタ１３が内蔵ダイオードを有する場合には、その内蔵ダイオード及び低耐圧トランジスタ１１を経由する経路にも整流電流が流れる）。図２（ａ）から図２（ｂ）の状態に遷移する間、低耐圧トランジスタ１１はオンしているので、低耐圧トランジスタ１１のソースとドレインの電位はほぼ等しくなり、低耐圧トランジスタ１１が破壊されることはない。

更にその後、ノードＮｃからノードＮａへの整流電流が停止する前に、図２（ｃ）に示す如く低耐圧トランジスタ１１をオフにするのが好ましい。これにより、高耐圧トランジスタ１３が内蔵ダイオードを有していた場合には、内蔵ダイオードの整流電流が停止し、整流電流はダイオード１５のみを流れる。従って、ダイオード１５にファストリカバリダイオード等を用いておれば、整流電流の停止時における逆回復特性が良好となるため、スイッチ回路１を含む回路の損失やノイズを抑制することができる。

低耐圧トランジスタ１１として、例えば、ドレイン−ソース間耐圧が１０〜１００Ｖ（ボルト）程度のものを用いることができる。シリコンより形成されるＭＯＳＦＥＴを用いれば安価にトランジスタ１１を形成できる。高耐圧トランジスタ１３と比べて、ドレイン−ソース間耐圧が低いトランジスタを低耐圧トランジスタ１１に用いることで、低耐圧トランジスタ１１の導通抵抗及びチップ面積を小さくできる。

高耐圧トランジスタ１３として、回路で扱う電圧に対応した耐圧のトランジスタを選べばよい。例えば、回路の入力又は出力電圧が３００Ｖであるとき、６００Ｖのソース−ドレイン間耐圧を持ったトランジスタを高耐圧トランジスタ１３として選ぶことができる。高耐圧トランジスタ１３として、シリコンより形成されたＭＯＳＦＥＴを用いると良い。特に高耐圧・大電流用途ではＳＪ（スーパージャンクション）−ＭＯＳＦＥＴを用いても良い。この他、ＳｉＣ（シリコンカーバイド）−ＭＯＳＦＥＴを高耐圧トランジスタ１３として用いても良い。

スイッチ回路１では、還流開始前において、即ちノードＮｃに対しノードＮａに高電圧が印加されている状態において、トランジスタ１１をオンする。このため、トランジスタ１３は当該高電圧に単独で耐えうる耐圧性能を有していなければならないが、トランジスタ１１は、そのような高電圧に耐える必要はない。故に、トランジスタ１１は、トランジスタ１３よりも低耐圧とされる。トランジスタ１１の耐圧を低くすることは、コスト削減に繋がるし、トランジスタ１１としてＭＯＳＦＥＴを用いた場合にはオン抵抗の低減に繋がる。尚、トランジスタ１３をＭＯＳＦＥＴにて形成する場合、高耐圧を確保する必要性から、空乏層が形成されるドリフト層（ｎ型ＭＯＳＦＥＴではｎ型不純物層）を厚くして不純物濃度を薄くするため、オン抵抗が高くなる。

高耐圧トランジスタ１３としてＦＥＴを用いた場合、例えば、図２（ｂ）の状態の区間と図２（ｃ）の状態の区間との間において、高耐圧トランジスタ１３をオンさせることにより、ダイオード１５ではなく、高耐圧トランジスタ１３及び低耐圧トランジスタ１１のチャネルに整流電流を流す整流、即ち同期整流を行うことができる。ここで、図２（ｂ）の状態の区間と図２（ｃ）の状態の区間との間とは、ダイオード１５に整流電流が流れ始めるより後の時点から整流電流が停止するより前の時点までの期間を指している。このような動作を行うことにより、ダイオード電圧降下による損失の無い低損失動作が可能である。

また、スイッチ回路１によれば、ノードＮｃからノードＮａへ向かう方向の整流のみではなく、トランジスタ１１及び１３をオンさせれば、ノードＮａからノードＮｃへ電流を流すことも可能になる。故に例えば、スイッチ回路１を、インバータ回路のハイサイド又はローサイドのアーム（スイッチ）に用いることもできる。この場合においては、高耐圧トランジスタ１３として、ＭＯＳＦＥＴ等のＦＥＴの他、バイポーラトランジスタやＩＧＢＴ（Insulated Gate Bipolar Transistor）を用いることもできる。特に、高耐圧トランジスタ１３としてＦＥＴを用いれば、導通損失を抑制することができる。高耐圧トランジスタ１３としてＩＧＢＴ（ｎ型のチャネルが形成されるｎチャネル型ＩＧＢＴ）又はＮＰＮ型のバイポーラトランジスタを採用した場合、ＩＧＢＴ又はバイポーラトランジスタのエミッタをノードＮｃに接続し、ＩＧＢＴ又はバイポーラトランジスタのコレクタをノードＮｂに接続すれば良い。

ダイオード１５として、ファストリカバリダイオードを用いた場合、例えば、ノードＮｃに接続されたスイッチング素子のターンオン時にダイオード１５にて発生する逆回復電流（リカバリ電流）を低く抑えることができ、スイッチング動作の高効率化に有利である。但し、高耐圧で逆回復特性（リカバリ特性）が良好なダイオードであれば、ファストリカバリダイオード以外であっても、ダイオード１５として好適である。例えば、シリコンカーバイド等で形成される高耐圧ショットキバリアダイオードにてダイオード１５を形成しても良い。

＜第２実施形態＞
本発明の第２実施形態を説明する。以下の各実施形態では、スイッチ回路１の例であるスイッチ回路１０を含んだ回路を説明する。図３にスイッチ回路１０の回路図を示す。スイッチ回路１０では、高耐圧トランジスタ１１及び高耐圧トランジスタ１３として、Ｎチャンネル型のＭＯＳＦＥＴが用いられる。従って、トランジスタ１１のソースからドレインに向かう方向を順方向とするダイオード１２が、トランジスタ１１の内蔵ダイオードとしてトランジスタ１１に並列付加され、トランジスタ１３のソースからドレインに向かう方向を順方向とするダイオード１４が、トランジスタ１３の内蔵ダイオードとしてトランジスタ１３に並列付加されている。スイッチ回路１０におけるダイオード１５として、ファストリカバリダイオードなどの、逆回復特性が良好なダイオードが用いられる。以下では、ダイオード１５をＦＲＤ１５とも呼ぶ。

図４に、スイッチ回路１０を、昇圧チョッパのハイサイド側スイッチ回路に用いた場合の回路例を示す。図４の昇圧チョッパは、スイッチ回路１０と、コイル２１と、ローサイドスイッチング素子であるトランジスタ２２（以下、ローサイドトランジスタ２２とも言う）と、制御回路３０とを備える。図４では、トランジスタ２２がＮチャンネル型のＭＯＳＦＥＴにて形成されている。図４において、トランジスタ２２に並列接続されたダイオードは、ＭＯＳＦＥＴとしてのトランジスタ２２の内蔵ダイオードである（トランジスタ２２が示された他の図でも同様）。図４の昇圧チョッパにおいて、コイル２１の一端は入力ノードＮ_ＩＮに接続され、且つ、コイル２１の他端はトランジスタ２２のドレインに接続されると共にスイッチ回路１０のノードＮｃに接続され、且つ、トランジスタ２２のソースは０Ｖ（ボルト）の基準電位を有するグランドに接続され、且つ、スイッチ回路１０のノードＮａは出力ノードＮ_ＯＵＴに接続される。

昇圧チョッパは、入力ノードＮ_ＩＮに加わる所定の直流電圧を昇圧し、昇圧にて得た出力電圧を出力ノードＮ_ＯＵＴから出力する。図４の昇圧チョッパでは、スイッチ回路１０が出力電圧生成用の整流部として用いられている。出力ノードＮ_ＯＵＴには、出力電圧を平滑化するための平滑コンデンサ（不図示）が接続される。

制御回路３０は、トランジスタ１１、１３及び２２を含む各スイッチング素子のオン／オフを制御することで、昇圧動作を実現する。当然であるが、ＭＯＳＦＥＴにて形成されたトランジスタのオンとは、当該ＭＯＳＦＥＴのドレイン及びソース間が導通状態になることを意味し、ＭＯＳＦＥＴにて形成されたスイッチング素子のオフとは、当該ＭＯＳＦＥＴのドレイン及びソース間が非導通状態になることを意味する。昇圧動作において、制御回路３０は、ＰＷＭ（パルス幅変調）制御などを用いてローサイドトランジスタ２２を交互にオン、オフする。トランジスタ２２は、コイル２１への電流供給をスイッチングするスイッチング素子として機能する。トランジスタ２２をオンにすることでコイル２１にエネルギを蓄積させ、次にトランジスタ２２をオフにすることでコイル２１の蓄積エネルギをスイッチ回路１０を通じてノードＮ_ＯＵＴへ出力し、これによって昇圧された出力電圧を得る。

図５は、昇圧動作における各スイッチング素子のオン／オフ状態の移り変わりを示している。昇圧チョッパの状態が、第１状態を起点とし、第２、第３、第４状態へと順次変化して第１状態へと戻るループ処理が、制御回路３０により繰り返し実行される。
第１状態ではトランジスタ１１、１３、２２が、夫々、オフ、オフ、オンであり、
第２状態ではトランジスタ１１、１３、２２が、夫々、オン、オフ、オンであり、
第３状態ではトランジスタ１１、１３、２２が、夫々、オン、オフ、オフであり、
第４状態ではトランジスタ１１、１３、２２が、夫々、オフ、オフ、オフである。
尚、スイッチング状態等を説明するための昇圧チョッパの図面（図５を含む）において、図面煩雑化の防止のため、制御回路３０の図示を割愛することがある。

第１実施形態で述べた技術の主旨に従い、ローサイドトランジスタ２２がオンしている最中にハイサイド側の低耐圧トランジスタ１１をオンする。即ち、第１状態を起点として、ローサイドトランジスタ２２をターンオフする前に低耐圧トランジスタ１１をターンオンする。その後、ローサイドトランジスタ２２がターンオフされて第３状態に至る。このとき、コイル２１からの整流電流（換言すれば、コイル２１の蓄積エネルギに基づく還流電流）は、高耐圧トランジスタ１３の内蔵ダイオード１４及び低耐圧トランジスタ１１のチャネル（即ちソース−ドレイン間）を通過する経路と、ＦＲＤ１５を通過する経路とを介して、出力ノードＮ_ＯＵＴに流れる。第２状態から第３状態に至るまでの間、低耐圧トランジスタ１１はオンしているので、低耐圧トランジスタ１１のソースとドレインの電位はほぼ等しくなり、低耐圧トランジスタ１１が破壊されることはない。そして、ローサイドトランジスタ２２を再びオンにする前に低耐圧トランジスタ１１をオフにしておく（第４状態）のが好ましい。これにより、コイル２１からの整流電流はＦＲＤ１５のみに流れる。その後、ローサイドトランジスタ２２をターンオンすることで第１状態に戻る。

第３状態になった後、第４状態になる前に、高耐圧トランジスタ１３をオンすることで同期整流が可能であり、同期整流によりダイオード電圧降下による損失の無い低損失動作が可能である。但し、常に同期整流を行う必要は無く、例えば、大電流時にのみ同期整流を行い且つ小電流時には同期整流を行わない、といったことも可能である。

――第１参考技術――
図４及び図５に示す昇圧チョッパの構成及び動作の有益性を説明する。まず、図６を参照し、第１参考技術として、ハイサイドを単体のＭＯＳＦＥＴ３１１で形成した昇圧チョッパを考察する。図６の昇圧チョッパにおいても、ローサイド側のトランジスタ３１０が交互にオン、オフする。図６において、トランジスタ３１０がオフのとき、ＭＯＳＦＥＴ３１１の内蔵ダイオード３１２に電流が流れ、この際、内蔵ダイオード３１２の空乏層に少数キャリアが蓄積する。トランジスタ３１０がターンオンすると、蓄積キャリアが逆回復電流として内蔵ダイオード３１２から放出されるが、単体ＭＯＳＦＥＴ３１１の内蔵ダイオード３１２の逆回復特性は基本的に良くないため、逆回復電流によるトランジスタ３１０のスイッチング損失が大きい。特に、ＳＪ−ＭＯＳＦＥＴのような高耐圧・低抵抗のＭＯＳＦＥＴでは、ソース−ドレイン間電圧が低いときのソース−ドレイン間容量が非常に大きく、この容量に対する充放電電流が、コイル２１の電流及び内蔵ダイオード３１２の逆回復電流に加えて、トランジスタ３１０がターンオン時にトランジスタ３１０に流れるため、非常に大きなピーク電流が発生して大きなスイッチング損失が生じる。

第１参考技術の昇圧チョッパについて、ＳＰＩＣＥモデルで第１シミュレーションを行った。図７に、第１参考技術に対して用いたシミュレーションの回路を示す。図７及び後述の図１０において、抵抗Ｒｉの近辺に抵抗Ｒｉの抵抗値が示され、且つ、コイルＬｉ、コンデンサＣｉの近辺にそれらのインダクタンス及び静電容量が示され、且つ、ダイオードＤｉは理想ショットキバリアダイオードである（但し、図１０のダイオードＤ２を除く；ｉは整数）。ＭＯＳＦＥＴＱ２及びＱ４のモデルとして “ＩＰＷ６５Ｒ０３７Ｃ６＿Ｌ０”を用いた。第１シミュレーションでは、周波数２０ｋＨｚにて、ローサイドのＭＯＳＦＥＴＱ２を７５％のオンデューティでスイッチングし、１００Ｖの入力電圧から３８４Ｖの出力電圧を得る（後述の第２及び第３シミュレーションでも同様）。ハイサイドのＭＯＳＦＥＴＱ４のゲートには、ローサイドのＭＯＳＦＥＴＱ２へのゲート信号の相補信号を３マイクロ秒（以下、μｓと表記する）のデッドタイム付きで入力することで、同期整流を行っている。

図８に、第１シミュレーションにおける、ＭＯＳＦＥＴＱ２のターンオン時のローサイド電流（Ｑ２に流れる電流）の波形を示す。図８に示す如く、コイルＬ２の電流（約２０Ａ）にハイサイドからの逆回復電流が加わり、ピークで約１００Ａの電流が発生している。逆回復時間も相当に長く（約０．５μｓ）、大きなスイッチング損失が発生する。

――第２参考技術――
次に、図９を参照して、第２参考技術を説明する。第２参考技術に係る昇圧チョッパは、図４の昇圧チョッパと同じ回路構成を有している。但し、第２参考技術においては、ハイサイド側の低耐圧トランジスタ１１及び高耐圧トランジスタ１３が同時にオン、オフされるものとする。図９の回路では、整流時に、低耐圧トランジスタ１１が高耐圧トランジスタ１３の内蔵ダイオード１４に電流を流れることを防ぎ、逆回復特性の優れたＦＲＤ１５で整流を行う。故に、ローサイドトランジスタ２２のターンオン時における逆回復電流が第１参考技術よりも小さくなり、結果、スイッチング損失も小さくなる。

しかし、ローサイドトランジスタ２２をターンオフした際、ハイサイドの高耐圧トランジスタ１３のソース電位の上昇が、高耐圧トランジスタ１３のソース及びドレイン間容量結合を介して、フローティングしているドレインの電位（ノードＮｂの電位）をも上昇させる。従って、高耐圧トランジスタ１３のソース及びドレイン間容量によっては、ノードＮｂの電位が低耐圧トランジスタ１１の耐圧を超えて上昇し、低耐圧トランジスタ１１を破壊するおそれがある。

第２参考技術の昇圧チョッパについて、ＳＰＩＣＥモデルで第２シミュレーションを行った。図１０に、第２参考技術に対して用いたシミュレーションの回路を示す。ＭＯＳＦＥＴＱ２のモデルとして “ＩＰＷ６５Ｒ０３７Ｃ６＿Ｌ０”を用いた。高耐圧トランジスタ１３及び低耐圧トランジスタ１１に対応するＭＯＳＦＥＴＱ４、Ｑ６のモデルとして、夫々、“ＩＰＷ６５Ｒ０３７Ｃ６＿Ｌ０”、“ＢＳＺ０２３Ｎ０４ＬＳ＿Ｌ０”を用いた。ＦＲＤ１５に対応するダイオードＤ２のモデルとして“ＨＦＡ４５ＨＣ６０Ｃ”を用いた。ハイサイドのＭＯＳＦＥＴＱ４及びＱ６のゲートには、ローサイドのＭＯＳＦＥＴＱ２へのゲート信号の相補信号を３μｓのデッドタイム付きで入力することで、同期整流を行っている。

図１１（ａ）に、第２シミュレーションにおける、ＭＯＳＦＥＴＱ２のターンオン時のローサイド電流（Ｑ２に流れる電流）の波形を示す。整流電流（還流電流）がＦＲＤ１５に相当するダイオードＤ２を流れるため、逆回復特性が第１参考技術（図８参照）よりも良いことが分かる。一方で、ＭＯＳＦＥＴＱ２のターンオフ時において、低耐圧ＭＯＳＦＥＴＱ６のソース−ドレイン間に図１１（ｂ）に示す大きな電圧が加わるため、ＦＥＴＱ６の破損の恐れがある。

――本実施形態の技術――
そこで、本実施形態に係る昇圧チョッパでは、ハイサイドの整流が始まる前に、ハイサイドの低耐圧ＭＯＳＦＥＴをオンにしておく。ハイサイドの整流が始まる際、即ち、ローサイドのトランジスタ２２のターンオフ時に、低耐圧トランジスタ１１をオンにしておけば（図５参照）、高耐圧トランジスタ１３のドレインノードの電荷が低耐圧トランジスタ１１のソースへと流れて電位上昇が防がれるため、低耐圧トランジスタ１１の破損が回避される。

この効果を確かめるために、図１０のシミュレーション回路と同等の回路を用いて第３シミュレーションを行った（但し、本質的な相違ではないが、シミュレーション回路における各抵抗の抵抗値は第２シミュレーションのそれと若干異なる）。第２シミュレーションと異なり、第３シミュレーションでは、２０ｋＨｚの一周期区間である０μｓ〜５０μｓのタイミングにおいて、以下のスイッチングを行う。
０μｓのタイミングにおいて、ハイサイドのＭＯＳＦＥＴＱ４及びＱ６をオフにしたままローサイドのＭＯＳＦＥＴＱ２をターンオンする（即ち、昇圧チョッパの状態を第４状態から第１状態に遷移させる；図５参照）。
３μｓのタイミングにおいて、ハイサイドの低耐圧ＭＯＳＦＥＴＱ６をターンオンする（即ち、昇圧チョッパの状態を第１状態から第２状態に遷移させる；図５参照）。
３７．５μｓのタイミングにおいて、ローサイドのＭＯＳＦＥＴＱ２をターンオフする（即ち、昇圧チョッパの状態を第２状態から第３状態に遷移させる；図５参照）。
４０．５μｓのタイミングにおいて、ハイサイドの高耐圧ＭＯＳＦＥＴＱ４をターンオンする。これにより同期整流が開始される。３７．５〜４０．５μｓの区間はデッドタイムに相当する。
４７μｓのタイミングにおいて、ハイサイドのＭＯＳＦＥＴＱ４及びＱ６を共にターンオフする（これにより、昇圧チョッパの状態は第４状態となる；図５参照）。

図１２（ａ）に、第３シミュレーションにおける、ＭＯＳＦＥＴＱ２のターンオン時のローサイド電流（Ｑ２に流れる電流）の波形を示す。第２参照技術（第２シミュレーション）と同様、逆回復特性が第１参考技術（図８参照）よりも良いことが分かる。第３シミュレーションに係り、ＭＯＳＦＥＴＱ２のターンオフ時において、低耐圧ＭＯＳＦＥＴＱ６のソース−ドレイン間に加わる電圧波形を図１２（ｂ）に示す。図１２（ｂ）では、図１１（ｂ）との比較において、当該電圧が十分に低く抑えられていることが分かる。

このように、本実施形態では、コイル２１の蓄積エネルギに基づく還流電流がＦＲＤ１５に流れ始める前に低耐圧トランジスタ１１をターンオンし、当該還流電流が流れ始める時点及び当該時点までには低耐圧トランジスタ１１をオン且つ高耐圧トランジスタ１３をオフにしておく（図５参照）。これにより、第２参考技術で生じるような、低耐圧トランジスタのソース−ドレイン間への過大電圧印加及びそれによる低耐圧トランジスタの破損が回避される。また、上記還流電流のスイッチ回路１０及びＦＲＤ１５への供給停止時点及び当該時点までには（図５；第４状態から第１状態へ遷移する前には）トランジスタ１１及び１３を共にオフにしておくのが好ましい。これにより、還流停止直前には還流電流が高耐圧ＭＯＳＦＥＴ１３の内蔵ダイオード１４に流れずにＦＲＤ１５を流れるため、良好な逆回復特性が得られて逆回復電流に起因する損失が抑制される。尚、還流電流を整流電流と読み替えても良い。

＜第３実施形態＞
本発明の第３実施形態を説明する。本発明の第３実施形態を説明する。第３実施形態及び後述の第４〜第７実施形態は第１及び第２実施形態を基礎とする実施形態であり、第３〜第７実施形態において特に述べない事項に関しては、特に記述無き限り且つ矛盾の無い限り、第１及び第２実施形態の記載が第３〜第７実施形態にも適用される。

第３実施形態でも、図４の構成を有する昇圧チョッパを考える。また、昇圧チョッパの状態が図５の第１〜第４状態になっている区間を、夫々、便宜上、第１区間〜第４区間と呼ぶ。第２実施形態でも述べたが、図４の昇圧チョッパにおいて同期整流を行うようにしてもよい。即ち、昇圧チョッパの昇圧動作において、第３区間と第４区間の間に、昇圧チョッパの状態が同期整流状態となる同期整流区間が設けられていても良い（図１３参照）。同期整流状態では、トランジスタ１１、１３、２２が、夫々、オン、オン、オフである。

上述したように、ローサイドトランジスタ２２のターンオフによって第２状態から第３状態に遷移すると（図５又は図１３参照）、コイル２１の蓄積エネルギに基づく還流電流がハイサイドのスイッチ回路１０に流れ、この還流電流は、高耐圧トランジスタ１３の内蔵ダイオード１４及び低耐圧トランジスタ１１のチャネル（即ちソース−ドレイン間）を通過する経路と、ＦＲＤ１５を通過する経路とを介して、出力ノードＮ_ＯＵＴに流れる。どちらの経路もダイオードを通過するため、ダイオード順方向電圧降下による損失が発生する。そこで、第３区間の後、第４区間に至る前に、制御回路３０は高耐圧トランジスタ１３をオンにして同期整流を実現する。これにより、図１３に示す如く、還流電流（整流電流）は低抵抗のトランジスタ１３及び１１のチャネルを通過するため、ダイオード順方向電圧降下が発生せず、損失を抑えることができる。その後、ローサイドトランジスタ２２を再びターンオンする直前にトランジスタ１１及び１３を共にオフにしてやれば、還流電流はＦＲＤ１５に流れるようになる。このため、第２実施形態と同様、ローサイドトランジスタ２２のターンオン時における損失を抑制することができる。以下では、昇圧チョッパにおいて同期整流が行われることを前提とする。

更に、第２実施形態では、同期整流を終える際、整流部（ここではハイサイド）の高耐圧トランジスタ１３を先にターンオフし、しかる後に低耐圧トランジスタ１１をターンオフする方法（以下、高耐圧先行オフ方法と呼ぶ）が採用される。高耐圧先行オフ方法では、図１４に示す如く、同期整流区間と第４区間との間に、昇圧チョッパの状態が中間遷移状態となる中間遷移区間が設けられる。中間遷移状態では、トランジスタ１１、１３、２２が、夫々、オン、オフ、オフである。

高耐圧先行オフ方法について詳細に説明する。同期整流状態から第４状態へ切り替える際、まず、高耐圧トランジスタ１３をターンオフする。このとき、高耐圧トランジスタ１３のチャネルはオフされるものの、内蔵ダイオード１４を電流が通過できるため、低耐圧トランジスタ１１を経由した電流が流れる。尚、内蔵ダイオード１４に電圧降下が発生するため、図１４に示す如く、中間遷移状態において還流電流の一部はＦＲＤ１５にも流れ得る。

次に、低耐圧トランジスタ１１をもオフとすることで第４状態に至る。これにより、トランジスタ１３及び１１経由の電流経路は遮断され、還流電流はＦＲＤ１５のみに流れることになる。ところで、各素子を接続する配線には、必ず寄生インダクタンス成分が存在している（図１４において、ＬＬは、高耐圧トランジスタ１３のソースとローサイドトランジスタ２２のドレインとの間の配線に存在する寄生インダクタンス成分を表している）。従って、低耐圧トランジスタ１１をターンオフして電流を遮断したとき、その遮断に起因する、寄生インダクタンス成分によるサージ電流が、低耐圧トランジスタ１１のドレインに供給される。高耐圧トランジスタ１３はオフであるから、このサージ電流は、高耐圧トランジスタ１３の内蔵ダイオード１４を経由して流れてくるものであり、従って、サージ電流による電荷はトランジスタ１１及び１３間のノードＮｂに閉じ込められて逆方向に戻っていくことができない。即ち、寄生インダクタンス成分によるサージ電流の電荷の一部がノードＮｂに閉じ込められ、第４状態において、ノードＮｂの電位が高耐圧トランジスタ１３のソースのノードＮｃの電位よりも高くなる（図１４参照）。

この利点を説明するために、同期整流をオフする際に、トランジスタ１１及び１３を同時にオフする又は低耐圧トランジスタ１１を先にオフする比較用技術について説明する。図１５を参照する。図１５のノードＮａ〜Ｎｃは、図３のそれらと同じである。比較用技術において、トランジスタ１１及び１３をオフにしてＦＲＤ１５にのみ還流電流が流れる第４状態に至ったとき、ダイオードの電圧降下を無視すると、ノードＮａ〜Ｎｃの電位は出力ノードＮ_ＯＵＴの電位（以下、出力ノード電位Ｐ_ＯＵＴという）と略等しい。つまり、高耐圧トランジスタ１３のソース−ドレイン間には殆ど電圧差が無い。ＭＯＳＦＥＴでは、ソース−ドレイン間の電位差が小さいほど、オフ時におけるソース−ドレイン間の静電容量が大きくなる。特にＳＪ−ＭＯＳＦＥＴなどの高耐圧・低抵抗のＭＯＳＦＥＴを高耐圧トランジスタ１３に用いたならば、ソース−ドレイン間の電位差が小さいとき当該静電容量は非常に大きなものとなる。

比較用技術において、第４状態からローサイドトランジスタ２２をターンオンすると、ノードＮｃの電位がグランドの電位Ｐ_ＧＮＤへと低下する（トランジスタ２２での電圧降下をゼロと仮定）。一方、ノードＮｂの電位は、低耐圧トランジスタ１１の内蔵ダイオード１２により出力ノード電位Ｐ_ＯＵＴに維持される。結果、高耐圧トランジスタ１３のソース−ドレイン間に出力ノード電位Ｐ_ＯＵＴに相当する電圧が印加され、高耐圧トランジスタ１３のソース−ドレイン間容量に対する充電電流が発生する。この充電電流は、トランジスタ２２のターンオン時にコイル電流と重なってトランジスタ２２に流れるので、スイッチング損失増大の要因となる。

次に、図１６を参照して、同期整流をオフする際に高耐圧トランジスタ１３を先にオフする場合の挙動を説明する。この場合、高耐圧トランジスタ１３のターンオフ後に低耐圧トランジスタ１１をターンオフして第４状態に至ると、図１４を参照して説明したように、上記サージ電流による電荷がノードＮｂに閉じ込められて、ノードＮｂの電位が出力ノード電位Ｐ_ＯＵＴよりも高い電位（Ｐ_ＯＵＴ＋α）となる。即ち、第４状態の段階で、高耐圧トランジスタ１３のソース−ドレイン間に電位差αが生じていることになる。上述したように、ソース−ドレイン間容量は、ソース−ドレイン間の電位差が小さいときに非常に大きく、電位差の増大につれて減少する。故に、高耐圧先行オフ方法では、容量の大きい低電位差における充電が第４状態の段階で完了していることになる。

その後、ローサイドトランジスタ２２をターンオンした際、高耐圧トランジスタ１３のソース−ドレイン間にはほぼ出力ノード電圧が印加されるため、比較用技術と同様に、ソース−ドレイン間容量の充電電流が流れはする。しかし、トランジスタ２２をターンオン時における充電は、電位差αが生じた状態からの充電であり、容量の大きい低電位差における充電は第４状態の段階で既に完了しているため、比較用技術と比べて充電電流は随分と小さく、結果、スイッチング損失を低減することができる。

第４状態においてノードＮｂの電位を電位（Ｐ_ＯＵＴ＋α）に上昇させる上記サージ電流は、同期整流状態及び中間遷移状態において低耐圧トランジスタ１１のドレインへ向かう電流の通過経路に存在するインダクタンス成分Ｊによるサージ電流である。インダクタス成分Ｊは、上記通過経路に存在する任意の寄生インダクタンス成分（図１４の寄生インダクタンス成分ＬＬを含む）でありうる。配線の一部を長く引き回すことで積極的に寄生インダクタンス成分を形成しても良い。或いは、インダクタンス成分Ｊは、上記通過経路（例えば、高耐圧トランジスタ１３のソース又はドレイン）に直列に設けられたコイル素子によるものであっても良い。当該コイル素子のインダクタンス値は、例えば、数ｎＨ（ナノヘンリー）〜１００ｎＨであって良い。

＜第４実施形態＞
本発明の第４実施形態を説明する。図１７は、第４実施形態に係る昇圧チョッパの回路構成図である。図１７の昇圧チョッパは、図４の昇圧チョッパに対し、電圧源５１及びスイッチＳＷから成る充電回路５０を付与したものである。電圧源５１は所定の電圧Ｖｃを出力する。ここで、電圧Ｖｃは、低耐圧トランジスタ１１のドレイン―ソース間の耐圧より小さい正の電圧である。電圧源５１とスイッチＳＷの直列回路はノードＮａ及びＮｂ間に接続されている。スイッチＳＷがオンのとき、ノードＮａの電位を基準として電圧源５１の出力電圧ＶｃがノードＮｂに印加され、スイッチＳＷがオフのとき、当該印加は成されない。制御回路３０によって、スイッチＳＷのオン又はオフが制御される。第２実施形態と同様、図１７の昇圧チョッパでも、ローサイドトランジスタ２２のターンオフの前に、高耐圧トランジスタ１３をオフに維持したまた低耐圧トランジスタ１１がオンとされる。即ち、図１７の昇圧チョッパの状態は、第１状態から第２、第３状態へと順次変化する（図５参照）。以下、ローサイドトランジスタ２２のターンオン前の動作について説明する。

図１８（ａ）は、ＦＲＤ１５に還流電流が流れている段階の、第４実施形態の昇圧チョッパの状態の例を示している。スイッチ回路１０に還流電流が流れているとき（即ち、トランジスタ２２がオフであるとき）、第３実施形態と同様、トランジスタ１１及び１３をオンにして同期整流を行うようにしても良い。何れにせよ、ローサイドトランジスタ２２のターンオンの直前には、トランジスタ１１及び１３が共にオフとされるが、上述の高耐圧先行オフ方法と異なり、トランジスタ１１及び１３のオフの順序は問わない。

制御回路３０は、トランジスタ１１及び１３がオフとされ還流電流がＦＲＤ１５に流れている第４状態（図５参照）において、図１８（ｂ）に示す如く、スイッチＳＷを所定時間だけオンとし、これにより、ノードＮａを基準としてノードＮｂに電圧Ｖｃを印加する。その後、ローサイドトランジスタ２２がターンオンしてスイッチ回路１０（ＦＲＤ１５）への還流電流の供給が停止するまでに、スイッチＳＷはオフとされる。第４状態以外の状態においては、スイッチＳＷはオフに維持されている。

これにより、ローサイドトランジスタ２２のターンオン前に、高耐圧トランジスタ１３のドレイン−ソース間に電圧Ｖｃが印加され、容量の大きい低電位差における充電を第４状態の段階で完了させることができる。結果、上記高耐圧先行オフ方法と同様、図１５の比較用技術と比べて、ローサイドトランジスタ２２のターンオン時における高耐圧トランジスタ１３の充電電流を低くできるため、より高速のスイッチングを安定に行うことができると共に高効率な回路動作を実現できる。つまり、図１５の比較用技術では、高耐圧トランジスタ１３の高容量の充電をローサイドトランジスタ２２が行わなければならないため、スイッチングに時間がかかってスイッチング損失が大きくなるが、第４実施形態では、第４状態の段階で高耐圧トランジスタ１３の容量充電の一部を充電回路５０が完了させるため、ローサイドトランジスタ２２のターンオン時の充電電流が抑えられて、スイッチングを低損失且つ高速に行うことができる。

また、第４実施形態では、電圧Ｖｃを出力する充電回路５０を用いるため、寄生インダクタンス成分等を利用する第３実施形態の高耐圧先行オフ方法よりも、充電を安定的に行うことができる。

図１９に、充電回路５０の内部回路図の例を含む、昇圧チョッパの回路図を示す。図１９の充電回路５０は、部品５１〜５６から成る。電圧源５１の負出力端子はノードＮａに接続され、電圧源５１の正出力端子はＰチャンネル型のＭＯＳＦＥＴであるトランジスタ５２のソースに接続されていると共に抵抗５４を介してトランジスタ５２のゲートにも接続されている。トランジスタ５２のドレインは電流制限抵抗５６を介してノードＮｂに接続される。また、トランジスタ５２のゲートは抵抗５５を介してＮチャンネル型のＭＯＳＦＥＴであるトランジスタ５３のドレインに接続され、トランジスタ５３のソースはノードＮａに接続される。抵抗５６は、電圧源５１からノードＮｂへ供給される電流の大きさを制限して動作の安定化を図るものである。抵抗５６は割愛されうる。

制御回路３０は、トランジスタ５３のオン／オフを制御することで、図１７のスイッチＳＷに相当するトランジスタ５２のオン／オフを制御する。トランジスタ５３がオフのとき、抵抗５４の存在により、トランジスタ５２のソース及びゲートの電位が同じとなるため、トランジスタ５２もオフとなる。トランジスタ５３がオンのとき、抵抗５５を介してトランジスタ５２のゲート電位が引き下げられ、トランジスタ５２もオンとなる。トランジスタ５２がオンのとき、ノードＮａを基準として、電圧源５１によりノードＮｂの電位が上昇する。尚、トランジスタ５２、５３として、夫々、ＰＮＰ型、ＮＰＮ型バイポーラトランジスタを用いても良い。

電圧源５１の出力電圧Ｖｃは、例えば１０〜６０Ｖである。例えば、Ｖｃ＝３０Ｖである場合、トランジスタ５２及び５３並びに低耐圧トランジスタ１１として、ドレイン−ソース間耐圧が４０〜６０Ｖ程度のものを選べばよい。また、トランジスタ５２のゲート−ソース間に加わる電圧がトランジスタ５２のゲート−ソース間耐圧を超えないように、且つ、トランジスタ５３のオン時に電圧源５１の正出力端子から抵抗５４、抵抗５５及びトランジスタ５３を介して電圧源５１の負出力端子に流れる電流が過大とならないように、抵抗５４及び５５の抵抗値が設定される。例えば、Ｖｃ＝３０Ｖの場合において、抵抗５４及び５５の各抵抗値を１５０Ω（オーム）に設定すると、トランジスタ５３のオン時にトランジスタ５２のゲート−ソース間に“−１５Ｖ”の電圧が印加され、抵抗５４に流れる電流は１００ｍＡになる。トランジスタ５３のオンは、ローサイドトランジスタ２２のターンオン直前にノードＮｂを充電する期間だけ行えば良い。例えば、ＰＷＭ制御におけるトランジスタ２２のスイッチング周波数が２０ｋＨｚである場合に、１周期当たりのトランジスタ５３のオン時間を２μ秒に設定すると、トランジスタ５３のオン時における抵抗５４及び５５での損失を、０．１２Ｗ（＝３０Ｖ×１００ｍＡ×２／５０）に抑えることができる。

トランスを用いて別途設けられた絶縁型レギュレータにて電圧源５１を形成しても良い。或いは、図２０に示すようなブートストラップ回路を形成することで、電圧源５１を得ても良い。これによれば、別途のトランスが不要になる分、安価に電圧源５１を形成できる。図２０の電圧源５１は部品６１〜６７から成る。電圧源６１は、グランドの電位を基準とする直流電圧を出力し、電圧源６１の正出力端子はダイオード６２のアノードに接続される。ダイオード６２のカソードは、電流制限抵抗６３を介して、コンデンサ６４の一端及びダイオード６５のアノードに接続される。コンデンサ６４の他端はノードＮｃに接続される。ダイオード６５のカソードは電流制限抵抗６６を介してコンデンサ６７の一端及びトランジスタ５２のソースに接続される。コンデンサ６７の他端はノードＮａに接続される。これにより、電圧源６１からのグランド基準の電圧がノードＮｃの交番電圧を利用してレベルシフトされ、ノードＮａを基準とした電圧Ｖｃがコンデンサ６７に発生する。

＜第５実施形態＞
本発明の第５実施形態を説明する。図２１は、第５実施形態に係る交流負荷駆動装置１００の回路図である。交流負荷駆動装置１００は、第１ハイサイドスイッチ及び第１ローサイドスイッチの直列回路と、第２ハイサイドスイッチ及び第２ローサイドスイッチの直列回路と、上述の制御回路３０の機能を有する制御回路３０Ａとを有し、両直列回路の間に交流負荷１１０が接続される。

第１及び第２ハイサイドスイッチの組と第１及び第２ローサイドスイッチの組の内、少なくとも一方の組に、第２〜第４実施形態のスイッチ回路１０（特に好ましくは、第４実施形態に係る充電回路５０が付加されたスイッチ回路１０）を用いる。図２１の例では、ローサイドスイッチのみに対してＰＷＭスイッチング（即ち、ＰＷＭ制御によるオン、オフのスイッチング）を行うため、充電回路５０Ａ［１］が付加されたスイッチ回路１０Ａ［１］が第１ハイサイドスイッチとして用いられ、充電回路５０Ａ［２］が付加されたスイッチ回路１０Ａ［２］が第２ハイサイドスイッチとして用いられる。充電回路５０Ａ［ｉ］及びスイッチ回路１０Ａ［ｉ］は、上述の充電回路５０及びスイッチ回路１０と同じものであり、制御回路３０Ａによって各回路５０Ａ［ｉ］及び１０Ａ［ｉ］の状態が制御される（ｉは整数）。

符号１０１及び１０２は、夫々、第１及び第２ローサイドスイッチを表している。制御回路３０Ａは、各ローサイドスイッチのオン／オフ状態の制御も行う。各ローサイドスイッチとして、高耐圧スイッチング素子を用いると良い。例えば、各ローサイドスイッチ（ローサイドのスイッチング素子）として、ＩＧＢＴ又はＳＪ−ＭＯＳＦＥＴを用いても良いし、ＳｉＣ、ＧａＮ（ガリウムナイトライド）等から形成されるＦＥＴを用いても良い。また、並列又は直列接続された複数のトランジスタにて各ローサイドスイッチを形成しても良い。

図２１では、第１ハイサイドスイッチ及び第１ローサイドスイッチの直列回路にて第１インバータ回路が形成されると共に、第２ハイサイドスイッチ及び第２ローサイドスイッチの直列回路にて第２インバータ回路が形成され、第１及び第２インバータ回路により、直流の入力電圧Ｖｉｎが交流に変換される。具体的な構成として、スイッチ回路１０Ａ［１］及び１０Ａ［２］の各ノードＮａには入力電圧Ｖｉｎが印加され、スイッチ回路１０Ａ［１］のノードＮｃはスイッチ１０１の一端及び交流負荷１１０の電源端子１１１に接続され、スイッチ回路１０Ａ［２］のノードＮｃはスイッチ１０２の一端及び交流負荷１１０の電源端子１１２に接続され、スイッチ１０１及び１０２の各他端はグランドに接続される。交流負荷１１０は、電源端子１１１及び１１２間に加わる交流電圧にて駆動する任意の負荷である。

例えば、電源端子１１１から電源端子１１２へ電流を流す第１動作モードでは、第１ローサイドスイッチ１０１をオフに維持すると共にスイッチ回路１０Ａ［１］の高耐圧トランジスタ１３をオンに維持し、第２ローサイドスイッチ１０２のオン／オフをスイッチングする。交流負荷１１０はコイル２１（図５参照）に相当するようなコイルを含み、スイッチ１０２は当該コイルへの電流供給をスイッチングするスイッチング素子として機能する。スイッチ１０２がオフであるときには還流電流がスイッチ回路１０Ａ［２］に流れる。故に、第１動作モードにおいて、第２ハイサイドスイッチ（１０Ａ［２］、５０Ａ［２］）に対し第２〜第４実施形態で述べた動作を適用する。これにより、スイッチング損失を抑えた高効率なスイッチングを安定的に実現できる。第１動作モードにおいて、スイッチ回路１０Ａ［２］の高耐圧トランジスタ１３を常時オフにしておくこともできるが、第２〜第４実施形態のように、ローサイドスイッチ１０２のオフに同期してスイッチ回路１０Ａ［２］の高耐圧トランジスタ１３をオンさせる同期整流を行えば、ダイオード電圧降下分の損失を低減できる。また、第１動作モードにおいて、スイッチ回路１０Ａ［１］の低耐圧トランジスタ１１をオフにしておいても良いが、内蔵ダイオード１２の電圧降下分の損失発生を回避すべく、スイッチ回路１０Ａ［１］の低耐圧トランジスタ１１をオンにしておく方が好ましい。

電源端子１１２から電源端子１１１へ電流を流す第２動作モードでは、第１動作モードから見て、第１インバータ回路と第２インバータ回路の動作を入れ替えれば良い。尚、図２１の回路においては、各高耐圧トランジスタ１３をＩＧＢＴやバイポーラトランジスタにて形成しても良く、特に高電圧大電流用途ではＭＯＳＦＥＴを利用するよりもコストを抑えることができる。但し、この場合には、同期整流を行わない。

＜第６実施形態＞
本発明の第６実施形態を説明する。図２２は、第６実施形態に係るスイッチング電源装置１３０の回路図である。スイッチング電源装置１３０は、ハイサイドスイッチ及びローサイドスイッチの直列回路と、２つの入出力端子１３１及び１３２と、コイル１４０と、上述の制御回路３０の機能を有する制御回路３０Ｂとを有する。

ハイサイドスイッチ及びローサイドスイッチに、第２〜第４実施形態のスイッチ回路１０（特に好ましくは、第４実施形態に係る充電回路５０が付加されたスイッチ回路１０）を用いる。これにより、ハイサイドスイッチをスイッチングさせてローサイドスイッチに還流電流に流す動作と、ローササイドスイッチをスイッチングさせてハイサイドスイッチに還流電流に流す動作の両方を、高効率且つ安定に行うことができる。

図２２の例では、充電回路５０Ｂ［１］が付加されたスイッチ回路１０Ｂ［１］がハイサイドスイッチとして用いられ、充電回路５０Ｂ［２］が付加されたスイッチ回路１０Ｂ［２］がローサイドスイッチとして用いられる。充電回路５０Ｂ［ｉ］及びスイッチ回路１０Ｂ［ｉ］は、上述の充電回路５０及びスイッチ回路１０と同じものであり、制御回路３０Ｂによって各回路５０Ｂ［ｉ］及び１０Ｂ［ｉ］の状態が制御される（ｉは整数）。詳細には、スイッチ回路１０Ｂ［１］のノードＮａが入出力端子１３１に接続され、スイッチ回路１０Ｂ［１］のノードＮｃとスイッチ回路１０Ｂ［２］のノードＮａはノード１３３にて共通接続され、スイッチ回路１０Ｂ［２］のノードＮｃはグランドに接続され、ノード１３３と入出力端子１３２の間にコイル１４０が接続される。端子１３１及び１３２における電圧を、夫々、Ｖ１、Ｖ２にて表す（Ｖ１＞Ｖ２）。端子１３１及び１３２の夫々に対して平滑化コンデンサ（不図示）を接続しておくと良い。

図２２の装置１３０を、双方向チョッパとして用いることができる。双方向チョッパにおける制御回路３０Ｂは、電圧Ｖ１及びＶ２を夫々入力電圧及び出力電圧とした降圧チョッパモード、又は、電圧Ｖ１及びＶ２を夫々出力電圧及び入力電圧とした昇圧チョッパモードにて動作できる。

降圧チョッパモードでは、スイッチ回路１０Ｂ［１］の高耐圧トランジスタ１３がコイル１４０への電流供給をスイッチングするスイッチング素子として機能するため、スイッチ回路１０Ｂ［１］の高耐圧トランジスタ１３に対してＰＷＭスイッチング（即ち、ＰＷＭ制御によるオン、オフのスイッチング）を行う。降圧チョッパモードにおいて、ローサイドスイッチ（１０Ｂ［２］、５０Ｂ［２］）に対しては第２〜第４実施形態で述べた動作を適用すれば良い。つまり例えば、図２２のコイル１４０、スイッチ回路１０Ｂ［１］の高耐圧トランジスタ１３、スイッチ回路１０Ｂ［２］及び充電回路５０Ｂ［２］を、夫々、図１７のコイル２１、トランジスタ２２、スイッチ回路１０及び充電回路５０と見立てて、第４実施形態の動作を適用すればよい。これにより、ハイサイドスイッチのターンオン（回路１０Ｂ［１］のトランジスタ１３のターンオン）の際のスイッチング損失を低減できる。降圧チョッパモードにおいて、スイッチ回路１０Ｂ［１］の低耐圧トランジスタ１１をオフにしておいても良いが、内蔵ダイオード１２の電圧降下分の損失発生を回避すべく、スイッチ回路１０Ｂ［１］の低耐圧トランジスタ１１をオンにしておく方が好ましい。尚、降圧チョッパモードでは、充電回路５０Ｂ［１］の動作を停止しておいてよい（必要ないため）。

昇圧チョッパモードでは、スイッチ回路１０Ｂ［２］の高耐圧トランジスタ１３がコイル１４０への電流供給をスイッチングするスイッチング素子として機能するため、スイッチ回路１０Ｂ［２］の高耐圧トランジスタ１３に対してＰＷＭスイッチング（即ち、ＰＷＭ制御によるオン、オフのスイッチング）を行う。昇圧チョッパモードにおいて、ハイサイドスイッチ（１０Ｂ［１］、５０Ｂ［１］）に対しては第２〜第４実施形態で述べた動作を適用すれば良い。つまり例えば、図２２のコイル１４０、スイッチ回路１０Ｂ［２］の高耐圧トランジスタ１３、スイッチ回路１０Ｂ［１］及び充電回路５０Ｂ［１］を、夫々、図１７のコイル２１、トランジスタ２２、スイッチ回路１０及び充電回路５０と見立てて、第４実施形態の動作を適用すればよい。これにより、ローサイドスイッチのターンオン（回路１０Ｂ［２］のトランジスタ１３のターンオン）の際のスイッチング損失を低減できる。昇圧チョッパモードにおいて、スイッチ回路１０Ｂ［２］の低耐圧トランジスタ１１はオンでもオフでもいいが、上述の理由から、それをオンに維持しておくことが好ましい。尚、昇圧チョッパモードでは、充電回路５０Ｂ［２］の動作を停止しておいてよい（必要ないため）。

図２３に、昇圧チョッパモードにおける、ハイサイド及びローサイドスイッチの低耐圧／高耐圧トランジスタ及び充電回路の状態遷移図を示す（図５等も参照）。図２３において、“ｏｎ”、“ｏｆｆ”は、“オン”、“オフ”と同義である。

図２２の回路においても、各高耐圧トランジスタ１３としてＦＥＴを用いれば導通損失を抑えることができるほか、上述した同期整流を行えばダイオード電圧降下分の損失も抑えることができる。第５実施形態と同様、図２２の回路においては、各高耐圧トランジスタ１３をＩＧＢＴやバイポーラトランジスタにて形成しても良く、特に高電圧大電流用途ではＭＯＳＦＥＴを利用するよりもコストを抑えることができるが、この場合には同期整流を行わない。

＜第７実施形態＞
本発明の第７実施形態を説明する。絶縁型ＤＣＤＣコンバータ（絶縁型直流／直流変換器）の二次側の整流部に、第２〜第４実施形態の技術を適用しても良い。図２２は、この適用が成された絶縁型ＤＣＤＣコンバータ２００の回路図である。図２２の例では、一次側にプッシュプル回路を構成し、二次側回路をフルブリッジで構成しているが、他のトランス方式を採用しても良い。

図２２の回路構成について説明する。コンバータ２００は、所定の直流電圧を出力する電圧源２０１と、Ｎチャンネル型のＦＥＴとして形成されたスイッチ２０２及び２０３と、トランス２０４と、スイッチ回路１０と同じ構成を持つスイッチ回路１０Ｃ［１］〜１０Ｃ［４］と、充電回路５０と同じ構成を持つ充電回路５０Ｃ［１］〜５０Ｃ［４］と、上述の制御回路３０の機能を有する制御回路３０Ｃと、を有する。トランス２０４において、部品２０１〜２０３に接続された巻線２０６は一次側巻線として機能し、スイッチ回路１０Ｃ［１］〜１０Ｃ［４］に接続された巻線２０７は二次側巻線として機能する（後述するように例外あり）。第４実施形態で述べた方法により、充電回路５０Ｃ［ｉ］はスイッチ回路１０Ｃ［ｉ］に接続される（ｉは整数）。

電圧源２０１の負出力端子は、スイッチ２０２を介して一次側巻線の一端に接続されると共にスイッチ２０３を介して一次側巻線の他端に接続される。電圧源２０１の正出力端子は、一次側巻線の両端間の中央に設けられたセンタータップ２０５に接続される。二次側巻線の一端はノード２１１に接続され、二次側巻線の他端はノード２１２に接続される。スイッチ回路１０Ｃ［１］のノードＮｃ及びスイッチ回路１０Ｃ［２］のノードＮａはノード２１１にて共通接続され、スイッチ回路１０Ｃ［３］のノードＮｃ及びスイッチ回路１０Ｃ［４］のノードＮａはノード２１２にて共通接続される。スイッチ回路１０Ｃ［１］及び１０Ｃ［３］の各ノードＮａは出力端子２１０に接続され、スイッチ回路１０Ｃ［２］及び１０Ｃ［４］の各ノードＮｃはグランド（二次側のグランド）に接続される。

スイッチ２０２及び２０３を交互にオンさせることで、二次側巻線の両端間に交流電圧が発生する。二次側巻線に発生した交流電圧がスイッチ回路１０Ｃ［１］〜１０Ｃ［４］を用いて全波整流され、全波整流によって得られた電圧が出力端子２１０に加わる。出力端子２１０とグランド（二次側のグランド）との間には、平滑化コンデンサ（不図示）が接続される。

制御回路３０Ｃは、スイッチ２０２、２０３のオン／オフのスイッチングに同期して二次側に発生する整流電流に合わせて、必要なスイッチ回路１０Ｃ［ｉ］の高耐圧トランジスタ１３をオンすることにより同期整流を実現でき、これによってダイオード電圧降下による損失を低下できる。

ここでも、上述の各実施形態と同様、整流電流（二次側巻線からの電流）がスイッチ回路１０Ｃ［ｉ］のＦＲＤ１５に流れ始める前にスイッチ回路１０Ｃ［ｉ］の低耐圧トランジスタ１１をターンオンし、当該整流電流が流れ始める時点にはスイッチ回路１０Ｃ［ｉ］の低耐圧トランジスタ１１、高耐圧トランジスタ１３を、夫々、オン、オフにしておく。そして、スイッチ回路１０Ｃ［ｉ］において、整流電流が流れ始めた後、高威圧トランジスタ１３をオンにして同期整流を実現し、その後、整流電流のスイッチ回路１０Ｃ［ｉ］への供給停止時点までにはトランジスタ１１及び１３を共にオフとする。この際、スイッチ回路１０Ｃ［ｉ］において、トランジスタ１１及び１３をターンオフした後、整流電流のスイッチ回路１０Ｃ［ｉ］への供給が停止するまでに、第４実施形態で述べた動作を充電回路５０Ｃ［ｉ］に行わせると良い。

また、一次側のスイッチ（２０２、２０３）のオン／オフの切り替えにより、二次側での整流電流が一時的に停止して二次側に流れる電流の向きが切り替わるが、図２４の構成によれば、その電流の向きの切り替わりの際に二次側で発生する逆回復電流を低減させることができる（ＦＲＤ１５の機能による）。二次側で発生した逆回復電流は、トランス２０４を介して一次側にサージを発生させることがある。特に、一次側に対して二次側の電圧が高い（即ち昇圧比が高い）場合、逆回復電流に起因するサージはトランス電流波形の乱れを招いて効率を低下させるおそれがある。図２４では、これが防がれる。

また、図２４において、トランス２０４の右側の回路、即ち、巻線２０７に接続された回路をスイッチング素子にて形成しているため、巻線２０７を一次側巻線且つ巻線２０６を二次側巻線として機能させることもできる。従って、コンバータ２００は双方向コンバータとなりうる。この場合、巻線２０６に接続された二次側回路に含まれるトランジスタ（２０２、２０３）が整流素子となるため、必要に応じ、巻線２０６に接続された二次側回路にも第２〜第４実施形態で述べた技術を適用して良い。即ち、スイッチ回路１０をトランジスタ２０２及び２０３の夫々として用いても良く、この場合、トランジスタ２０２及び２０３としての各スイッチ回路１０のノードＮｃを電圧源２０１の負出力端子に接続し、且つ、トランジスタ２０２、２０３としてのスイッチ回路１０のノードＮａを、夫々、巻線２０６の一端、他端に接続すれば良い。

＜＜変形等＞＞
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。

上述してきた内容と説明が部分的に重複するが、低耐圧トランジスタ１１及び高耐圧トランジスタ１３の構成について説明を加えておく。

各実施形態において、低耐圧トランジスタ１１に対し、特に内蔵ダイオード１２が存在しない場合、逆並列ダイオードを接続しても良いし、高耐圧トランジスタ１３に対し、特に内蔵ダイオード１４が存在しない場合、逆並列ダイオードを接続しても良い。低耐圧トランジスタ１１に接続可能な逆並列ダイオードのアノード、カソードは、夫々、ノードＮａ、ノードＮｂに接続される。高耐圧トランジスタ１３に接続可能な逆並列ダイオードのアノード、カソードは、夫々、ノードＮｃ、ノードＮｂに接続される。

各実施形態において、低耐圧トランジスタ１１には、ＭＯＳＦＥＴなどのＦＥＴを用いる。低耐圧トランジスタ１１に内蔵ダイオード１２又は逆並列ダイオードが付加されていても良いし、付加されていなくても良い。

単方向チョッパ（即ち昇圧チョッパ又は降圧チョッパ）においては、同期整流を行うべく高耐圧トランジスタ１３にＭＯＳＦＥＴなどのＦＥＴを用いる。
インバータ回路や双方向チョッパにおいても（図２１、図２２参照）、高耐圧トランジスタ１３として、ＭＯＳＦＥＴ等のＦＥＴを用いることができ、これによって導通時の損失低減効果が得られる。同期整流を行えば、更に高効率化が図られる。但し、インバータ回路や双方向チョッパにおいて、ＩＧＢＴ又はバイポーラトランジスタを高耐圧トランジスタ１３に用いることもできる。但し、この場合、同期整流は不可となる。
何れの場合においても、高耐圧トランジスタ１３に対する内蔵ダイオード１４又は逆並列ダイオードの付加は必須でない。但し、第３実施形態の高耐圧先行オフ方法を利用する際には、高耐圧トランジスタ１３に内蔵ダイオード１４又は逆並列ダイオードが付加されている必要がある。

インバータ回路や双方向チョッパにおいて、整流方向（ＦＲＤ１５の順方向）と逆方向に電流を流すとき、低耐圧トランジスタ１１及び高耐圧トランジスタ１３のターンオンの順番、ターンオフの順番を任意とすることができ、それらのターンオン又はターンオフは同時でも良い。

各実施形態のＦＥＴに関し、Ｎチャンネル型のＦＥＴをＰチャンネル型のＦＥＴに変更する変形、又は、その逆の変形が可能である。例えば、低耐圧トランジスタ１１及び高耐圧トランジスタ１３をＰチャンネル型のＦＥＴにて形成することもでき、この場合、低耐圧トランジスタ１１及び高耐圧トランジスタ１３のソース同士をノードＮｂにて接続し、且つ、低耐圧トランジスタ１１のドレイン及びＦＲＤ１５のカソードをノードＮａにて接続し、高耐圧トランジスタ１３のドレイン及びＦＲＤ１５のアノードをノードＮｃにて接続すれば良い。

＜＜本発明の考察＞＞
本発明の内容について考察する。

本発明の一側面に係る整流装置は、各々に、第１及び第２導通電極、並びに、第１及び第２導通電極間の導通をオン又はオフするための制御電極を持った第１及び第２トランジスタ（１１、１３）と、整流ダイオード（１５）と、前記第１トランジスタの第１導通電極及び前記整流ダイオードのカソードが接続された第１ノード（Ｎａ）と、前記第１及び第２トランジスタの第２導通電極が接続された第２ノード（Ｎｂ）と、前記第２トランジスタの第１導通電極及び前記整流ダイオードのアノードが接続された第３ノード（Ｎｃ）と、を有するスイッチ回路（１、１０）と、前記整流ダイオードの順方向への整流電流を前記スイッチ回路に間欠的に供給する接続回路と、前記整流電流が前記整流ダイオードに流れ始めるとき、前記第１、第２トランジスタを夫々オン、オフとする制御回路（３０、３０Ａ〜３０Ｃ）と、を備えたことを特徴とする。

当該整流装置において、整流電流が整流ダイオードに流れる際、第１及び第３ノード間の電位差が低下する。このとき、第２ノードがフローティング状態であると、第２トランジスタの導通電極間の容量結合により、第２ノードの電位が第１トランジスタの耐圧を超えて上昇し、第１トランジスタが破損するおそれがある。上記構成の如く、整流電流が整流ダイオードに流れ始めるときに第１、第２トランジスタを夫々オン、オフとしておけば、第１及び第２ノード間が導通されるので、第１トランジスタに過大な電圧が加わらず、第１トランジスタの破損が回避される。

上記の整流装置は、上述の各実施形態で述べた回路にて具現化されている。例えば、図４又は図１７において、接続回路は、コイル２１及びローサイドトランジスタ２２を含む回路である。図２１の回路において、例えば、スイッチ回路１０Ａ［２］に対する接続回路は、スイッチ回路１０Ａ［１］、交流負荷１１０及びスイッチ１０２を含む回路である。図２２の回路において、例えば、スイッチ回路１０Ｂ［２］に対する接続回路は、スイッチ回路１０Ｂ［１］及びコイル１４０を含む回路であり、スイッチ回路１０Ｂ［１］に対する接続回路は、スイッチ回路１０Ｂ［２］及びコイル１４０を含む回路である。図２４の回路において、例えば、スイッチ回路１０Ｃ［ｉ］に対する接続回路は、部品２０１〜２０４を含む回路である。

第ｉトランジスタがＦＥＴである場合、第ｉトランジスタのソース及びドレインの内の一方が第ｉトランジスタの第１導通電極であり、他方が第ｉトランジスタの第２導通電極である（ｉは整数）。第ｉトランジスタがＩＧＢＴ又はバイポーラトランジスタである場合、第ｉトランジスタのコレクタ及びエミッタの内の一方が第ｉトランジスタの第１導通電極であり、他方が第ｉトランジスタの第２導通電極である。制御電極は、第ｉトランジスタのゲート又はベースである。

上記制御装置において、例えば、前記制御回路は、前記スイッチ回路への前記整流電流の供給が停止するときには前記第１及び第２トランジスタをオフにしても良い。

これにより、スイッチ回路への整流電流の供給が停止するときには、第１、第２トランジスタが共にオフとされているため、当該停止の直前における整流電流は、トランジスタの内蔵ダイオード等ではなく、整流ダイオードを流れる。従って、逆回復特性の良好なダイオードにて整流ダイオードを形成しておけば、整流装置を含む回路の損失が低減される。

上記整流装置において、例えば、前記第１及び第２トランジスタはＦＥＴであり、前記整流電流が前記整流ダイオードに流れ始めた後、前記スイッチ回路への前記整流電流の供給が停止するときまでの区間の一部において、前記制御回路は、前記第１及び第２トランジスタをオンとすることで前記整流電流を前記第１及び第２トランジスタに流してもよい。

これにより、同期整流が実現されて整流装置を含む回路の損失が低減される。

また具体的には例えば、前記第３ノードから前記第２ノードに向かう方向を順方向とする付加ダイオード（１４）が前記第２トランジスタに付加されており、前記制御回路は、前記区間の一部で前記第１及び第２トランジスタをターンオンした後、前記第１及び第２トランジスタをオフにする過程において、前記第２トランジスタを前記第１トランジスタよりも先にターンオフしても良い。

この技術を具現化した回路の例が第３実施形態に示されている。第１トランジスタがオンの状態で第２トランジスタをターンオフした段階では、まだ、第２トランジスタの付加ダイオードを介して第１トランジスタに整流電流が流れている。この後、第１トランジスタをターンオフして第１トランジスタを介した整流電流の通過経路を遮断すると、整流電流は整流ダイオードを通過する経路にのみ流れるようになるが、第１トランジスタのターンオフの際、配線等のインダクタンス成分によるサージ電圧が付加ダイオードを通じて第２ノードに発生する。この後、例えば、第３ノード及びグランド間に接続されたスイッチング素子のターンオン等によってスイッチ回路への整流電流の供給が停止すると、第３ノードと第１及び第２ノードとの間に電位差が発生するが、第２ノードでの上記サージ電圧により、第２トランジスタの導通電極間容量は比較的小さくなっている。結果、第２トランジスタの導通電極間容量の充放電に伴う電流が抑制され、整流装置を含む回路の損失が低減される。

或いは例えば、前記第１及び第２トランジスタのターンオフの後、前記スイッチ回路への前記整流電流の供給が停止するまでに、第１及び第２ノード間に所定電圧（Ｖｃ）を印加する電圧印加回路（５０）を、整流装置に更に設けておいても良い。

この技術を具現化した回路の例が第４実施形態に示されている。第３ノード及びグランド間に接続されたスイッチング素子のターンオン等によってスイッチ回路への整流電流の供給が停止すると、第３ノードと第１及び第２ノードとの間に電位差が発生するが、上記所定電圧の事前印加によって、第２トランジスタの導通電極間容量を比較的小さくしておくことができる。結果、第２トランジスタの導通電極間容量の充放電に伴う電流が抑制され、整流装置を含む回路の損失が低減される。

また具体的には例えば、前記第１トランジスタにおける第１及び第２導通電極間の耐圧は、前記第２トランジスタにおける第１及び第２導通電極間の耐圧よりも低い。

これにより、第２トランジスタと比べて、第１トランジスタの導通抵抗及びチップ面積を小さくできる。

１０、１０Ａ［ｉ］、１０Ｂ［ｉ］、１０Ｃ［ｉ］ スイッチ回路
１１ 低耐圧トランジスタ
１２、１４ 内蔵ダイオード
１３ 高耐圧トランジスタ
１５ ダイオード（ＦＲＤ）
２１ コイル
２２ トランジスタ（ローサイドトランジスタ）
５０、５０Ａ［ｉ］、５０Ｂ［ｉ］、５０Ｃ［ｉ］ 充電回路
５１ 電圧源

＜第２実施形態＞
本発明の第２実施形態を説明する。以下の各実施形態では、スイッチ回路１の例であるスイッチ回路１０を含んだ回路を説明する。図３にスイッチ回路１０の回路図を示す。スイッチ回路１０では、低耐圧トランジスタ１１及び高耐圧トランジスタ１３として、Ｎチャンネル型のＭＯＳＦＥＴが用いられる。従って、トランジスタ１１のソースからドレインに向かう方向を順方向とするダイオード１２が、トランジスタ１１の内蔵ダイオードとしてトランジスタ１１に並列付加され、トランジスタ１３のソースからドレインに向かう方向を順方向とするダイオード１４が、トランジスタ１３の内蔵ダイオードとしてトランジスタ１３に並列付加されている。スイッチ回路１０におけるダイオード１５として、ファストリカバリダイオードなどの、逆回復特性が良好なダイオードが用いられる。以下では、ダイオード１５をＦＲＤ１５とも呼ぶ。

＜第３実施形態＞
本発明の第３実施形態を説明する。第３実施形態及び後述の第４〜第７実施形態は第１及び第２実施形態を基礎とする実施形態であり、第３〜第７実施形態において特に述べない事項に関しては、特に記述無き限り且つ矛盾の無い限り、第１及び第２実施形態の記載が第３〜第７実施形態にも適用される。

＜第７実施形態＞
本発明の第７実施形態を説明する。絶縁型ＤＣＤＣコンバータ（絶縁型直流／直流変換器）の二次側の整流部に、第２〜第４実施形態の技術を適用しても良い。図２４は、この適用が成された絶縁型ＤＣＤＣコンバータ２００の回路図である。図２４の例では、一次側にプッシュプル回路を構成し、二次側回路をフルブリッジで構成しているが、他のトランス方式を採用しても良い。

図２４の回路構成について説明する。コンバータ２００は、所定の直流電圧を出力する電圧源２０１と、Ｎチャンネル型のＦＥＴとして形成されたスイッチ２０２及び２０３と、トランス２０４と、スイッチ回路１０と同じ構成を持つスイッチ回路１０Ｃ［１］〜１０Ｃ［４］と、充電回路５０と同じ構成を持つ充電回路５０Ｃ［１］〜５０Ｃ［４］と、上述の制御回路３０の機能を有する制御回路３０Ｃと、を有する。トランス２０４において、部品２０１〜２０３に接続された巻線２０６は一次側巻線として機能し、スイッチ回路１０Ｃ［１］〜１０Ｃ［４］に接続された巻線２０７は二次側巻線として機能する（後述するように例外あり）。第４実施形態で述べた方法により、充電回路５０Ｃ［ｉ］はスイッチ回路１０Ｃ［ｉ］に接続される（ｉは整数）。

上記整流装置において、例えば、前記制御回路は、前記スイッチ回路への前記整流電流の供給が停止するときには前記第１及び第２トランジスタをオフにしても良い。

Claims (6)

1. 各々に、第１及び第２導通電極、並びに、第１及び第２導通電極間の導通をオン又はオフするための制御電極を持った第１及び第２トランジスタと、整流ダイオードと、前記第１トランジスタの第１導通電極及び前記整流ダイオードのカソードが接続された第１ノードと、前記第１及び第２トランジスタの第２導通電極が接続された第２ノードと、前記第２トランジスタの第１導通電極及び前記整流ダイオードのアノードが接続された第３ノードと、を有するスイッチ回路と、
   前記整流ダイオードの順方向への整流電流を前記スイッチ回路に間欠的に供給する接続回路と、
   前記整流電流が前記整流ダイオードに流れ始めるとき、前記第１、第２トランジスタを夫々オン、オフとする制御回路と、を備えた
   ことを特徴とする整流装置。
2. 前記制御回路は、前記スイッチ回路への前記整流電流の供給が停止するときには前記第１及び第２トランジスタをオフとする
   ことを特徴とする請求項１に記載の整流装置。
3. 前記第１及び第２トランジスタはＦＥＴであり、
   前記整流電流が前記整流ダイオードに流れ始めた後、前記スイッチ回路への前記整流電流の供給が停止するときまでの区間の一部において、前記制御回路は、前記第１及び第２トランジスタをオンとすることで前記整流電流を前記第１及び第２トランジスタに流す
   ことを特徴とする請求項２に記載の整流装置。
4. 前記第３ノードから前記第２ノードに向かう方向を順方向とする付加ダイオードが前記第２トランジスタに付加されており、
   前記制御回路は、前記区間の一部で前記第１及び第２トランジスタをターンオンした後、前記第１及び第２トランジスタをオフにする過程において、前記第２トランジスタを前記第１トランジスタよりも先にターンオフする
   ことを特徴とする請求項３に記載の整流装置。
5. 前記第１及び第２トランジスタのターンオフの後、前記スイッチ回路への前記整流電流の供給が停止するまでに、第１及び第２ノード間に所定電圧を印加する電圧印加回路を更に備えた
   ことを特徴とする請求項２又は３に記載の整流装置。
6. 前記第１トランジスタにおける第１及び第２導通電極間の耐圧は、前記第２トランジスタにおける第１及び第２導通電極間の耐圧よりも低い
   ことを特徴とする請求項１〜５の何れかに記載の整流装置。

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