CN102694470A - 开关电路及dc-dc转换器 - Google Patents

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Abstract

本发明涉及开关电路及DC-DC转换器。用于提供一种具备高端开关、低端开关、驱动电路的开关电路。上述高端开关连接在电源端子与输出端子之间。上述低端开关连接在上述输出端子与接地端子之间。上述驱动电路根据控制信号，使上述高端开关以及上述低端开关的任一个开关截止，并在第1期间的期间将第1电压向另一个开关的控制端子供给，使上述另一个开关导通，在经过上述第1期间后，对上述另一个开关的控制端子供给比上述第1电压高的第2电压。

Description

开关电路及DC-DC转换器
本申请基于2011年3月22日在日本申请的特愿2011-062756为基础主张优先权，将其内容全部援引到本说明书中。
技术领域
本发明具体涉及开关电路及DC-DC转换器(DC-to-DC converter)。
背景技术
开关电路作为电感性负载所驱动的输出电路被广泛使用。例如，在降压型DC-DC转换器中，利用由高端(high side)开关与低端((low side))开关构成的开关电路，对电感器(inductor)进行驱动。
当高端开关截止时，低端开关中流过电流。然后，当变化成低端开关截止、高端开关导通时，低端开关的寄生二极管的恢复电流在高端开关中流过。因此，如果想要实现开关的高速化、或使用低导通电阻的元件来提高效率，则恢复电流也变大，成为开关噪声产生、动作效率降低的重要因素。而且，低导通电阻的元件在输出端子短路时有可能被击穿(破壊)。
发明内容
本发明的实施方式提供一种实现了开关噪声的减少和动作效率的提高，并且防止了开关元件的击穿的开关电路以及DC-DC转换器。
根据实施方式，提供一种具备高端开关、低端开关和驱动电路的开关电路。上述高端开关连接在电源端子与输出端子之间。上述低端开关连接在上述输出端子与接地端子之间。上述驱动电路根据控制信号，使上述高端开关及上述低端开关的任一个开关截止，在第1期间的期间将第1电压向另一个开关的控制端子供给，使上述另一个开关导通，在经过上述第1期间后，对上述另一个开关的上述控制端子供给比上述第1电压高的第2电压。
根据本发明的实施方式，可以提供实现了开关噪声的减少和动作效率的提高，并且防止了开关元件的击穿的开关电路以及DC-DC转换器。
附图说明
图1是例示第1实施方式涉及的开关电路的构成的电路图。
图2是图1中表示的开关电路的主要信号的时间图，(a)表示高端控制信号VH，(b)表示低端控制信号VL，(c)表示信号VR，(d)表示信号VD，(e)表示栅极电压VG，(f)表示输出电压VLX，(g)表示高端电流IH。
图3是表示栅极/源极间电压VGs与导通电阻Ron的关系的特性图。
图4是表示高端开关的状态的特性图，(a)表示导通电阻Ron，(b)表示高端电流IH。
图5是例示第2实施方式涉及的开关电路的构成的电路图。
图6是图5中表示的开关电路的主要信号的时间图，(a)表示高端控制信号VH，(b)表示低端控制信号VL，(c)表示信号VR，(d)表示信号VD，(e)表示栅极电压VG，(f)表示输出电压VLX，(g)表示短路检测信号VS，(h)表示高端电流IH。
图7是例示第2实施方式涉及的开关电路的其他构成的电路图。
图8是图7中表示的开关电路的主要信号的时间图，(a)表示高端控制信号VH，(b)表示低端控制信号VL，(c)表示信号VR，(d)表示信号VD，(e)表示栅极电压VG，(f)表示输出电压VLX，(g)表示短路检测信号VS。
图9是例示第3实施方式涉及的DC-DC转换器的构成的电路图。
图10是图9中表示的DC-DC转换器的主要信号的时间图，(a)表示高端控制信号VH，(b)表示低端控制信号VL，(c)表示栅极电压VG，(d)表示开关电路的输出电压VLX，(e)表示高端电流IH，(f)表示低端电流IL，(g)表示电感器电流ILL。
图11是图9中表示的DC-DC转换器的主要信号的其他时间图，(a)表示高端控制信号VH，(b)表示低端控制信号VL，(c)表示栅极电压VG，(d)表示开关电路的输出电压VLX，(e)表示高端电流IH，(f)表示低端电流IL，(g)表示电感器电流ILL。
具体实施方式
下面，参照附图对本发明的实施方式详细进行说明。其中，在本申请说明书与各附图中，对于和已有附图中叙述过的要素相同的要素赋予相同的附图标记，并适当省略详细的说明。
(第1实施方式)
图1是例示第1实施方式涉及的开关电路的构成的电路图。
在开关电路1中，电源端子2与输出端子之间连接有高端开关3。输出端子5与接地端子GND之间连接有低端开关4。高端开关3与低端开关4串联连接。输出端子5上连接有电感性负载6。
控制高端开关3和低端开关4的信号由驱动电路7生成。驱动电路7根据被从外部输入的高端控制信号VH以及低端控制信号VL，使高端开关3及低端开关4分别导通或者截止。
在高端开关3导通、低端开关截止时，输出端子5与电源端子2电连接。此时，输出端子5的电压、即输出电压VLX成为由电源端子2供给的电源电压VIN。而且，在电感性负载6中流过电流，能量经由电源端子2从电源进行供给。
在高端开关3截止、低端开关导通时，输出端子5与接地端子GND电连接。此时，输出电压VLX成为0V。电感性负载6中流过再生电流，能量逐渐减少。
开关电路1根据高端控制信号VH、低端控制信号VL，对电感性负载6进行驱动。另外，在图1中作为电感性负载6而例示了电感器，但例如也可以是DC-DC转换器的电感器、马达等的致动器。
接着，对各部分进行说明。
高端开关3是P沟道MOSFET(以下称为PMOS)，源极与电源端子2连接，漏极与输出端子5连接。而且，高端开关3的栅极(控制端子)18与驱动电路7连接。高端开关3中包括未图示的寄生二极管。
低端开关4是N沟道MOSFET(以下称为NMOS)，源极与接地端子GND连接，漏极与输出端子5连接。而且，低端开关4的栅极与驱动电路7连接。低端开关4中包括寄生二极管DL。
在驱动电路7中，高端控制信号VH经由非电路(INV)8、9、10被输入给第1晶体管11、第2晶体管12。第1及第2晶体管11、12由PMOS构成，串联连接在电源端子2与内部电源线13之间。
第1晶体管11的源极与电源端子2连接，漏极与控制端子18连接。第1晶体管11的栅极与INV9的输出连接。第2晶体管12的源极与控制端子18连接，漏极与内部电源线13连接。第2晶体管12的栅极与INV10的输出连接。
另外，第3晶体管14与第2晶体管12并联连接。第3晶体管14由NMOS构成，漏极与控制端子18连接，源极与内部电源线13连接。第3晶体管14的栅极和或非电路(NOR)15的输出连接。
NOR15生成INV8的输出与通过延迟电路16使INV8的输出延迟后的信号VR的逻辑和(信号VD)。其中，延迟电路16由电阻和电容器构成。信号VD是INV8的输出的上升沿保持不变，仅使下降沿延迟进而将其反相(反転)后得到的信号。其中，延迟时间如在图2以及图4中说明那样，被设定为与低端开关4的寄生二极管DL的反向(逆方向)恢复时间Trr几乎相等的第1期间T1。
相对于电源端子2，内部电源线13被供给-VI2的电压。INV8、9、10等驱动电路7的内部的各逻辑电路被供给电压VI2作为内部电源。驱动电路7的内部的各逻辑电路以内部电源线13的电位为基准进行动作。
如上所述，第1晶体管11、第2晶体管12以及第3晶体管14与控制端子18连接。如在图2中说明那样，驱动电路7根据高端控制信号VH、输出电压VLX，控制高端开关3的栅极电压(控制端子的电压)VG。而且，驱动电路7将低端控制信号VL以保持原样的逻辑向低端开关4的栅极输出。
接着，对开关电路1的动作进行说明。
图2是图1中表示的开关电路的主要信号的时间图，(a)表示高端控制信号VH，(b)表示低端控制信号VL，(c)表示信号VR，(d)表示信号VD，(e)表示栅极电压VG，(f)表示输出电压VLX，(g)表示高端电流IH。
其中，在图2(b)中将低端开关4被控制成导通或者截止的情况分别用ON、OFF表示。而且，在图2(e)中，将高端开关3被控制成导通或者截止的情况分别用ON、OFF表示。
在图2中，表示输入了高电平和低电平周期性反复的矩形波作为高端控制信号VH的情况(图2(a))。而且，低端控制信号VL是将高端控制信号VH反相后得到的信号(图2(b))。另外，省略了为避免高端开关3与低端开关4同时导通而设置的死区时间(dead time)。
当高端控制信号VH为低电平、低端控制信号VL为高电平时(图2(a)、(b))，高端开关3截止，低端开关4导通。此时，输出电压VLX为低电平(图2(f))。而且，信号VD为低电平(图2(d))。另外，低端开关4中流过电感性负载6的再生电流。
若高端控制信号VH从低电平变化为高电平(图2(a))，则低端控制信号VL从高电平变化为低电平(图2(b))。低端开关4变为截止，低端开关4中流过的再生电流在寄生二极管DL中流动。
由于信号VD相对高端控制信号VH延迟第1期间T1，所以为低电平(图2(d))。
第1晶体管11变为截止，第2晶体管12变为导通，第3晶体管14变为截止。由于第2晶体管12是源极跟随器(source follower)输出，所以高端开关3的栅极电压VG成为比内部电源线13的电位高第2晶体管12的阈值电压Vth的第1电压V1(图2(e))。其中，在图2(e)中以电源端子2的电位VIN为基准，表示了栅极电压VG。
这里，第1电压V1被设定得比内部电源电压VI2低。高端开关3的导通电阻Ron成为比供给了内部电源电压VI2的情况大的值。因此，寄生二极管DL的反向电流被导通电阻Ron限制，作为高端开关3的电流IH流过(图2(g)的由点划线R包围的部分)。
延迟电路16的输出的信号VR根据时间常量而降低(图2(c))。在第1期间T1中，信号VR比NOR15的逻辑阈值电压低。信号VD变化为高电平(图2(d))。信号VD成为使高端控制信号VH的上升沿延迟了第1期间T1的信号。
在从高端控制信号VH变化为高电平起经过第1期间T1后，信号VD变成高电平。此时，输出电压VLX为高电平(图2(f)的由点划线P包围的部分)。
第3晶体管14变为导通，栅极电压VG变为第2电压V2＝-VI2。输出电压VLX上升到电源电压VIN(图2(f))。此时，由于经过了与寄生二极管DL的反向恢复时间Trr几乎相等的第1期间T1，所以寄生二极管DL的反向恢复电流已经减少。高端开关3的电流IH近似直线性地上升(图2(g))。
如果高端控制信号VH变化为低电平、低端控制信号VL变化为高电平，则高端开关3被切换成截止，低端开关4被切换成导通。下一周期之后重复同样的动作。
这样，当高端控制信号VH为低电平、低端控制信号VL为高电平时，驱动电路7将高端开关3切换成截止，将低端开关4切换成导通。此时，低端开关4中流过电感性负载6的再生电流。
另外，当高端控制信号VH变化为高电平、低端控制信号VL变化为低电平时，将低端开关4切换成截止。同时，对高端开关3的控制端子在第1期间T1的期间供给第1电压V1。此时，对于高端开关3的电流IH而言，流过被导通电阻Ron限制的低端开关4的寄生二极管DL的反向恢复电流。
然后，在经过第1期间后，供给电源电压VIN作为比第1电压V1高的第2电压V2，将高端开关3切换成导通。此时的高端开关3的导通电阻比第1期间T1中的值小。
在开关电路1中，通过在高端开关3从截止变化为导通时的第1期间T1的期间降低栅极驱动电压，使得寄生二极管DL的反向恢复电流被抑制。然后，在经过第1期间T1之后寄生二极管DL中流动的电流消失时，高端开关3的栅极驱动电压变高，使得导通电阻更小。
另外，即使在第1期间T1的期间输出端子5与接地端子GND短路的情况下，高端开关3中流过的电流IH也成为被比较高的导通电阻限制后的值。
图3是表示栅极/源极间电压VGs与导通电阻Ron的关系的特性图。
在图3中，横轴表示高端开关3的栅极/源极间电压VGs，纵轴表示导通电阻Ron，表示了导通电阻Ron的栅极/源极间电压VGs依赖性。其中，各电压表示了绝对值。
相对于阈值电压Vth以上的栅极/源极间电压VGs，导通电阻Ron单调降低。由于栅极电压VG以电源端子2的电位VIN为基准，所以栅极电压VG与高端开关3的栅极/源极间电压VGs相等。当栅极电压VG为第1电压V1时，导通电阻为Ron1。当栅极电压为第2电压V2(＝VI2)时，导通电阻为Ron2。这里，|VGs1|＜|VGs2|，Ron1＞Ron2。
图4是表示高端开关的状态的特性图，(a)表示导通电阻Ron，(b)表示高端电流IH。
在图4(a)中，横轴表示时间t，纵轴表示导通电阻Ron，表示了高端开关3的导通电阻Ron的时间变化。在图4(b)中，横轴表示时间t，纵轴表示高端开关3的电流IH，表示了电流IH的时间变化。
在时间t＝0处高端控制信号VH从低电平变化为高电平的情况下，在第1期间T1的期间，导通电阻Ron为Ron1。在经过第1期间T1后，导通电阻Ron变成比Ron1小的Ron2。
由于在第1期间T1的期间是比较大的导通电阻Ron1，所以高端开关3的电流IH被限制成比导通电阻为Ron2的情况下流过的寄生二极管DL的反向恢复电流Irr小的值。
因此，开关噪声减少、动作效率提高。
另外，在图4(b)中例示了第1期间T1与寄生二极管DL的反向恢复时间Trr相等时的电流IH。但是，第1期间T1也可以与寄生二极管DL的反向恢复时间Trr不相等。
例如，可以将第1期间T1设定为寄生二极管DL的反向恢复时间Trr以下。该情况下，在第1期间T1的期间，电流IH被比较大的导通电阻Ron1限制，在经过第1期间T1后到反向恢复时间Trr为止，也流过寄生二极管DL的反向恢复电流Irr。
但是，与不设定第1期间T1而在时间t＝0处将导通电阻设为Ron2这一较小的值的情况相比，流过的反向恢复电流Irr变小。因此，与不设定第1期间T1的情况相比，开关噪声降低、动作效率提高。另外，与将第1期间T1设定为和反向恢复时间Trr相等的情况相比，由于导通电阻小的期间变长，所以动作效率提高。
另外，也可以将第1期间T1设定得比寄生二极管DL的反向恢复时间Trr大。该情况下，在经过反向恢复时间Trr后到经过第1期间T1为止的期间，也保持为比较大的导通电阻Ron1。但是，如果第1期间T1与高端控制信号VH为高电平的期间、即高端开关3导通的期间相比足够短，则动作效率的降低极小。
此外，在图1所示的开关电路1中，第1晶体管11以及第2晶体管12PMOS、第3晶体管14分别由NMOS构成。但是，第1晶体管11以及第2晶体管12NMOS、第3晶体管14也可以分别由PMOS构成。
(第2实施方式)
图5是例示第2实施方式涉及的开关电路的构成的电路图。
在开关电路1a中，具备高端开关3、低端开关4、驱动电路7a。开关电路1a是将图1中表示的开关电路1的驱动电路7置换成驱动电路7a的构成。而且，驱动电路7a是将图1中表示的驱动电路7的INV8置换成与非电路(NAND)22，并且追加了短路检测电路17的构成。此外与图1中表示的开关电路1相同。
在驱动电路7a中，高端控制信号VH经由NAND22、INV9、10被输入给第1晶体管11、第2晶体管12。第1以及第2晶体管11、12由PMOS构成，串联连接在电源端子2与内部电源线13之间。
第1晶体管11的源极与电源端子2连接，漏极与控制端子18连接。第1晶体管11的栅极与INV9的输出连接。第2晶体管12的源极与控制端子18连接，漏极与内部电源线13连接。第2晶体管12的栅极与INV10的输出连接。
另外，第3晶体管14与第2晶体管12并联连接。第3晶体管14由NMOS构成，漏极与控制端子18连接，源极与内部电源线13连接。第3晶体管14的栅极与NOR15的输出连接。
NOR15生成NAND22的输出与通过延迟电路16使NAND22的输出延迟后的信号VR的逻辑和(信号VD)。其中，延迟电路16由电阻和电容器构成。信号VD是NAND8的输出的上升沿保持不变，仅使下降沿延迟进而使其反相后得到的信号。另外，延迟时间被设定为与低端开关4的寄生二极管DL的反向恢复时间Trr几乎相等的第1期间T1。
而且，短路检测电路17检测输出端子5与接地端子GND的短路。在图5中，短路检测电路17由D型触发器(DFF)构成。DFF的时钟端子CK被输入信号VD，DFF的输入端子D被输入输出电压VLX。DFF的输出端子Q输出短路检测信号VS。其中，短路检测电路17的DFF在信号VD的上升沿边缘(edge)被时钟同步(clock)。
NAND22生成高端控制信号VH与短路检测信号VS的与非。其中，如在图6说明那样，NAND22以短路检测信号VS屏蔽(mask)了高端控制信号VH。而且，构成短路检测电路17的DFF被设定成不检测短路的状态、即输出高电平的状态作为初始状态。另外，也可以按照从外部设定DFF使其返回到初始状态的方式，对开关电路1a设置设定端子。
相对于电源端子2，内部电源线13被供给-VI2的电压。NAND22、INV9、10等驱动电路7的内部的各逻辑电路被供给了电压VI2作为内部电源。驱动电路7a的内部的各逻辑电路以内部电源线13的电位为基准进行动作。
如上所述，第1晶体管11、第2晶体管12以及第3晶体管14与控制端子18连接。驱动电路7a根据高端控制信号VH、输出电压VLX，控制高端开关3的栅极电压(控制端子的电压)VG。另外，驱动电路7a将低端控制信号VL以保持原样的逻辑向低端开关4的栅极输出。
接着，对开关电路1的动作进行说明。
图6是图5中表示的开关电路的主要信号的时间图，(a)表示高端控制信号VH，(b)表示低端控制信号VL，(c)表示信号VR，(d)表示信号VD，(e)表示栅极电压VG，(f)表示输出电压VLX，(g)表示短路检测信号VS，(h)表示高端电流IH。
其中，在图6(b)中，将低端开关4被控制成导通或者截止的情况分别用ON、OFF表示。而且，在图6(e)中，将高端开关3被控制成导通或者截止的情况分别用ON、OFF表示。
在图6中，表示输入了高电平和低电平周期性反复的矩形波作为高端控制信号VH的情况(图6(a))。另外，低端控制信号VL是将高端控制信号VH反相后得到的信号(图6(b))。此外，省略了为避免高端开关3与低端开关4同时导通而设置的死区时间。
当高端控制信号VH为低电平、低端控制信号VL为高电平时(图6(a)、(b))，高端开关3截止，低端开关4导通。此时，输出电压VLX为低电平(图6(f))。而且，信号VD为低电平(图6(d))。另外，低端开关4中流过电感性负载6的再生电流。
若低端控制信号VL从高电平变化为低电平(图6(b))，则高端控制信号VH从低电平变化为高电平(图6(a))。低端开关4变为截止，低端开关4中流过的再生电流在寄生二极管DL中流动。
由于信号VD相对高端控制信号VH延迟了第1期间T1，所以为低电平(图6(d))。因此，短路检测信号VS成为不依赖于输出电压VLX的高电平(图6(g))。
第1晶体管11变为截止，第2晶体管12变为导通，第3晶体管14变为截止。由于第2晶体管12是源极跟随器输出，所以高端开关3的栅极电压VG成为比内部电源线13的电位高第2晶体管12的阈值电压Vth的第1电压V1(图6(e))。其中，在图6(e)中以电源端子2的电位VIN为基准，表示了栅极电压VG。
这里，第1电压V1被设定得比内部电源电压VI2低。高端开关3的导通电阻Ron成为比供给了内部电源电压VI2时大的值。因此，寄生二极管DL的反向电流被导通电阻Ron限制，作为高端开关3的电流IH流过(图6(h)的由点划线R包围的部分)。
延迟电路16的输出的信号VR根据时间常量降低(图6(c))。在第1期间T1中，信号VR比NOR15的逻辑阈值电压低。信号VD变化为高电平(图6(d))。信号VD成为使高端控制信号VH的上升沿延迟第1期间T1的信号。
从高端控制信号VH变化为低电平起经过第1期间T1后，信号VD变为高电平(图6(d))，短路检测电路17的DFF被时钟同步。此时，输出电压VLX为高电平(图6(f)的由点划线P包围的部分)。因此，短路检测电路17未检测出短路，短路检测信号VS保持为高电平(图6(g))。
第3晶体管14变为导通，栅极电压VG变为第2电压V2＝-VI2。输出电压VLX上升到电源电压VIN(图6(f))。此时，由于经过了与寄生二极管DL的反向恢复时间Trr几乎相等的第1期间T1，所以寄生二极管DL的反向恢复电流已经减少。高端开关3的电流IH近似直线性上升(图6(h))。
如果高端控制信号VH变化为低电平、低端控制信号VL变化为高电平，则高端开关3被切换成截止，低端开关4被切换成导通。下一周期以后重复同样的动作。
另外，在经过第1期间T1时输出电压VLX为低电平的情况下(图6(f)的由单点划线Q包围的部分)，短路检测电路17对短路进行检测，输出低电平作为短路检测信号VS(图6(g))。
NAND22被输入低电平的短路检测信号VS，NAND22输出高电平。信号VD成为低电平。第1晶体管11变为导通，第2晶体管12变为截止，第3晶体管14变为截止。
因此，高端开关3被切换成截止，高端开关3的电流IH变为0(图6(h))。
这样，在高端控制信号VH为低电平、低端控制信号VL为高电平时，驱动电路7a将高端开关3切换成截止，将低端开关4切换成导通。此时，低端开关4中流过电感性负载6的再生电流。
另外，在高端控制信号VH变化为高电平，低端控制信号VL变化为低电平时，将低端开关4切换成截止。同时，对高端开关3在第1期间T1的期间供给第1电压V1。此时，对于高端开关3的电流IH，流过被导通电阻Ron＝Ron1限制的低端开关4的寄生二极管DL的反向恢复电流。
然后，在经过第1期间后，供给电源电压VIN作为比第1电压V1高的第2电压V2，将高端开关3切换成导通。此时的高端开关3的导通电阻Ron＝Ron2比第1期间T1中的值小。
在开关电路1a中，通过在高端开关3从截止变化为导通时的第1期间T1的期间降低栅极驱动电压，使得寄生二极管DL的反向恢复电流被抑制。然后，在经过第1期间T1后寄生二极管DL中流过的电流消失时，高端开关3的栅极驱动电压变高，使得导通电阻更小。
另外，在高端控制信号VH从低电平变化为高电平起经过第1期间T1之后，输出端子5的输出电压VLX保持低电平不变的情况下，短路检测信号VS变为低电平。NAND22输出高电平，使高端开关3截止。防止高端开关3中连续流过过电流，从而防止击穿。
此外，在第1期间T1的间期间输出端子5与接地端子GND短路的情况下，高端开关3中流过的电流IH也成为被比较高的导通电阻Ron＝Ron1限制的值。
图7是例示第2实施方式涉及的开关电路的其他构成的电路图。
如图7所示，开关电路1b具备高端开关3、低端开关4、驱动电路7b。开关电路1b是将图5所示的开关电路1a的驱动电路7a置换成驱动电路7b的构成。除了低端开关4的栅极(控制端子)18被供给第1电压V1以及第2电压V2这一点以外，高端开关3，低端开关4与开关电路1a相同。
在驱动电路7b中，低端控制信号VL经由逻辑积电路(AND)19、INV9、10被输入给第1晶体管11、第2晶体管12。第1以及第2晶体管11、12由NMOS构成，串联连接在内部电源线13与接地端子GND之间。
第1晶体管11的源极与接地端子GND连接，漏极与低端开关4的栅极(控制端子)18连接。第1晶体管11的栅极与INV9的输出连接。第2晶体管12的源极与控制端子18连接，漏极与内部电源线13连接。第2晶体管12的栅极与INV10的输出连接。
另外，第3晶体管14与第2晶体管12并联连接。第3晶体管14由PMOS构成，漏极与控制端子18连接，源极与内部电源线13连接。第3晶体管14的栅极与NAND20的输出连接。
NAND20生成AND19的输出与通过延迟电路16使AND19的输出延迟后的信号VR的与非(信号VD)。其中，延迟电路16由电阻和电容器构成。信号VD是AND19的输出的下降沿保持不变，仅使上升沿延迟并且使其反相后得到的信号。其中，延迟时间如在图2以及图4中说明那样，例如可以设定为第1期间T1。
另外，短路检测电路17a检测输出端子5与电源端子2的短路。在图7中，短路检测电路17a由D型触发器(DFF)构成。DFF的时钟端子CK被输入信号VD，DFF的输入端子D被输入输出电压VLX。DFF的输出端子Q被输出短路检测信号VS。其中，短路检测电路17a的DFF在信号VD的下降沿边缘被时钟同步。
AND19生成低端控制信号VL与短路检测信号VS的反值(对短路检测信号VS求非得到的值)的逻辑积。其中，如在图8中说明那样，AND19利用短路检测信号VS的反值，屏蔽了低端控制信号VL。另外，构成短路检测电路17a的DFF被复位成不检测短路的状态即输出低电平的状态，作为初始状态。此外，也可以按照从外部复位DFF使其返回到初始状态的方式，对开关电路1b设置复位端子。
相对于接地端子GND，内部电源线13被供给VI1的电压。AND19、INV9、10等驱动电路7b的内部的各逻辑电路被输入VI1作为电源电压。驱动电路7b的内部的各逻辑电路以接地端子GND为基准进行动作。
如上所述，第1晶体管11、第2晶体管12以及第3晶体管14与控制端子18连接。如在图8中说明那样，驱动电路7b根据低端控制信号VL、输出电压VLX控制低端开关4的栅极电压VG。另外，驱动电路7b利用INV21将高端控制信号VH反相并向高端开关3的栅极输出。
接着，对开关电路1a的动作进行说明。
图8是图7中表示的开关电路的主要信号的时间图，(a)表示高端控制信号VH，(b)表示低端控制信号VL，(c)表示信号VR，(d)表示信号VD，(e)表示栅极电压VG，(f)表示输出电压VLX，(g)表示短路检测信号VS。
在图8中，例示输入了高电平和低电平周期性反复的矩形波作为低端控制信号VL的情况(图8(b))。而且，高端控制信号VH是将低端控制信号VL反相后得到的信号(图8(a))。此外，省略了为避免高端开关3与低端开关4同时导通而设置的死区时间。
其中，在图8(a)中，将高端开关3被控制成导通或者截止的情况分别用ON、OFF表示。而且，在图8(e)中，将低端开关4被控制成导通或者截止的情况分别用ON、OFF表示。
在高端控制信号VH为高电平、低端控制信号VL为低电平时(图8(a)、(b))，高端开关3导通，低端开关4截止。此时，输出电压VLX为高电平(图8(f))。而且，信号VD为高电平(图8(d))。
如果高端控制信号VH从高电平变化为低电平(图8(a))，则低端控制信号VL从低电平变化为高电平(图8(b))。高端开关3变为截止。
由于信号VD相对于低端控制信号VL延迟了第1期间T1，所以为高电平(图8(d))。因此，短路检测信号VS成为不依赖于输出电压VLX的低电平(图8(g))。
第1晶体管11变为截止，第2晶体管12变为导通，第3晶体管14变为截止。由于第2晶体管12是源极跟随器输出，所以低端开关4的栅极电压VG成为比内部电源电压VI1低了第2晶体管12的阈值电压Vth的第1电压V1(图8(e))。其中，在图8(e)中以接地电位的0V为基准，表示了栅极电压VG。
这里，第1电压V1被设定得比内部电源电压VI1低。低端开关4的导通电阻Ron成为比供给了内部电源电压VI1的情况大的值。因此，低端开关4的电流Il被导通电阻Ron限制。
延迟电路16的输出的信号VR根据时间常量上升(图8(c))。在第1期间T1中，信号VR比NOR15的逻辑阈值电压高。信号VD变化为低电平(图8(d))。信号VD成为使低端控制信号VL的上升沿延迟第1期间T1进而反相后得到的信号。
从低端控制信号VL变化为高电平起经过第1期间T1后，信号VD变为低电平(图8(d))，短路检测电路17a的DFF被时钟同步。此时，输出电压VLX为低电平(图8(f)的由点划线P包围的部分)。因此，短路检测电路17a未检测出短路，短路检测信号VS保持低电平不变(图8(h))。
第3晶体管14变为导通，输出电压VLX降低至接地电位0V(图8(f))。
如果低端控制信号VL变化为低电平、高端控制信号VH变化为高电平，则低端开关4被切换成截止，高端开关3被切换成导通。在下一周期以后重复同样的动作。
另外，在经过第1期间T1时输出电压VLX为高电平的情况下(图8(f)的由单点划线Q包围的部分)，短路检测电路17a检测出短路，输出高电平(图8(h))。
AND19被输入高电平的短路检测信号VS，AND19输出低电平。信号VD成为高电平。第1晶体管11变为导通，第2晶体管12变为截止，第3晶体管14变为截止。
因此，低端开关4被切换成截止。
这样，在高端控制信号VH为高电平、低端控制信号VL为低电平时，驱动电路7b将高端开关3切换成导通，将低端开关4切换成截止。
另外，在高端控制信号VH变化为低电平、低端控制信号VL变化为高电平时，将高端开关3切换成截止。同时，对低端开关4在第1期间T1的期间供给第1电压V1。此时，低端开关4的电流IL被导通电阻Ron＝Ron1限制。
然后，在经过第1期间后，供给内部电源电压VI1作为比第1电压V1高的第2电压V2，将低端开关4切换成导通。此时的低端开关4的导通电阻Ron＝Ron2比第1期间T1中的值Ron1小。
在开关电路1b中，通过在低端开关4从截止变化成导通时的第1期间T1的期间降低栅极驱动电压，限制了低端开关4的电流。因此，即使在输出端子5与电源端子2短路的情况下，也能防止低端开关4中流过过电流，从而防止击穿。
另外，在低端控制信号VL从低电平变化为高电平起经过第1期间T1后，输出端子5的输出电压VLX保持高电平不变的情况下，短路检测信号VS变成高电平。AND19输出低电平，使低端开关4截止。因此，可防止低端开关4中连续流过过电流，从而防止击穿。
此外，在图1、图5、图7分别所示的开关电路1、1a、1b中，高端开关3由PMOS构成，低端开关4由NMOS构成。但是，高端开关3、低端开关4可以都由NMOS、PMOS构成。
另外，在图7所示的开关电路1b中，第1晶体管11以及第2晶体管12由NMOS构成、第3晶体管14P由MOS构成。但是，也可以使第1晶体管11以及第2晶体管12由PMOS构成，第3晶体管14由NMOS构成。
另外，在图1、图5分别表示的开关电路1、1a中，对内部电源线13供给了内部电源电压-VI2。但是，也可以不供给内部电源电压-VI2，而将内部电源线13与接地端子GND连接。
另外，在图7所示的开关电路1b中，向内部电源线13供给了内部电源电压VI1。但是，也可以不供给内部电源电压VI1，而将内部电源线13与电源端子2连接。
(第3实施方式)
图9是例示第3实施方式涉及的DC-DC转换器的构成的电路图。
如图9所示，在DC-DC转换器30中，对开关电路1a追加了控制开关电路1a的控制电路31。开关电路1a与图5所示的开关电路1a相同。
另外，在DC-DC转换器32中，开关电路1a的输出端子5上连接着电感器33的一端。在电感器33的另一端与接地端子GND之间，串联连接着反馈电阻34和35。并且，平滑电容器36连接在电感器33的另一端与接地端子GND之间。
反馈电阻34、35将对电感器33的另一端的输出电压VOUT进行分压后的电压VFB反馈给控制电路31。
控制电路31向开关电路1输出高端控制信号VH、低端控制信号VL。控制电路31根据电感器33的另一端的输出电压VOUT控制开关电路1a。
图10是图9中表示的DC-DC转换器的主要信号的时间图，(a)表示高端控制信号VH，(b)表示低端控制信号VL，(c)表示栅极电压VG，(d)表示开关电路的输出电压VLX，(e)表示高端电流IH，(f)表示低端电流IL，(g)表示电感器电流ILL。
其中，在图10(b)中，将低端开关4被控制成导通或者截止的情况分别用ON、OFF表示。而且，在图10(c)中，将高端开关3被控制成导通或者截止的情况分别用ON、OFF表示。另外，为了避免高端开关3与低端开关4同时导通，设置了死区时间Td。
在高端控制信号VH为低电平、低端控制信号VL为高电平时(图10(a)、(b))，高端开关3的栅极电压VG为高电平(图10(c))。高端开关3截止，低端开关4导通。此时，开关电路1a的输出电压(输出端子5的电压)VLX为低电平(图10(d))。低端开关4中流过与电感器33的电流ILL相等的再生电流IL(图10(f)、(g))。
如果控制电路31将高端控制信号VH从低电平切换成高电平，将低端控制信号VL从高电平切换成低电平(图2(a)、(b))，则低端开关4变为截止。低端开关4中流过的再生电流IL在寄生二极管DL中流动。
另外，栅极电压VG在第1期间T1的期间成为第1电压V1(图10(c))。这里，第1电压V1如在图2中说明那样，被设定得比内部电源电压VI2低。高端开关3的导通电阻Ron＝Ron1成为比供给了内部电源电压VI2的情况大的值。因此，寄生二极管DL的反向电流被导通电阻Ron＝Ron1限制，作为高端开关3的电流IH流过(图10(e)的由点划线R包围的部分)。电感器33的电流ILL不断增加(图10(g))。
从高端控制信号VH变化为高电平起经过第1期间T1后，由于输出电压VLX为高电平(图10(d)的由点划线P包围的部分)，所以短路检测电路17未检测出短路，栅极电压VG变为第2电压V2＝-VI2(图10(c))。开关电路1a的输出电压VLX上升到电源电压VIN(图10(d))。
此时，由于经过了与寄生二极管DL的反向恢复时间Trr几乎相等的第1期间T1，所以寄生二极管DL的反向恢复电流已经减少。高端开关3的电流IH以及电感器33的电流ILL近似直线性上升(图10(e)、(g))。
如果控制电路31使高端控制信号VH变化为低电平，使低端控制信号VL变化为高电平，则高端开关3被切换成截止，低端开关4被切换成导通。低端开关4中流过电感器33的再生电流ILL(图10(f)，(g))。下一周期以后重复同样的动作。
另外，在经过第1期间T1时输出电压VLX为低电平的情况下(图10(d)的由单点划线Q包围的部分)，短路检测电路17检测出短路，栅极电压VG成为高电平(图10(c))。高端开关3被切换成截止，高端开关3的电流IH变为0(图10(e))。
这样，在DC-DC转换器32中，当高端控制信号VH为低电平、低端控制信号VL为高电平时，将高端开关3切换成截止，将低端开关4切换成导通。此时，低端开关4中流过与电感器33的电流ILL相等的再生电流IL。
另外，在高端控制信号VH变化为高电平、低端控制信号VL变化为低电平时，将低端开关4切换成截止。同时，在第1期间T1的期间供给第1电压V1，将高端开关3切换成导通。此时，对高端开关3的电流IH而言，流过被导通电阻Ron＝Ron1限制的低端开关4的寄生二极管DL的反向恢复电流。
然后，在经过第1期间后，供给电源电压VIN作为比第1电压V1高的第2电压V2。此时的高端开关3的导通电阻Ron＝Ron2比第1期间T1中的值小。
在DC-DC转换器32中，通过在高端开关3从截止变化为导通时的第1期间T1的期间降低栅极驱动电压，寄生二极管DL的反向恢复电流被抑制。然后，当在经过第1期间T1后寄生二极管DL中流过的电流消失时，高端开关3的栅极驱动电压变高，使得导通电阻更小。
另外，在高端控制信号VH从低电平变化为高电平起经过第1期间T1后，输出端子5的输出电压VLX保持低电平的情况下，检测到短路，向栅极驱动电压输出高电平，使高端开关3截止。防止高端开关3中连续流过过电流，从而防止击穿。
此外，即使在第1期间T1的期间输出端子5与接地端子GND短路的情况下，高端开关3中流过的电流IH也成为被比较高的导通电阻限制的值。
在图9中，例示了使用开关电路1a的DC-DC转换器32的构成。但是，也可以使用开关电路1、1b来构成DC-DC转换器。即，是将图9所示的开关电路1a置换成图1所示的开关电路1或者图7所示的开关电路1b的构成。
图11是图9所示的DC-DC转换器的主要信号的其他时间图，(a)表示高端控制信号VH，(b)表示低端控制信号VL，(c)表示栅极电压VG，(d)表示开关电路的输出电压VLX，(e)表示高端电流IH，(f)表示低端电流IL，(g)表示电感器电流ILL。
在图11中，表示了使用开关电路1b的DC-DC转换器的主要信号。
其中，在图11(a)中，将高端开关3被控制成导通或者截止的情况分别用ON、OFF表示。而且，在图11(c)中，将低端开关4被控制成导通或者截止的情况分别用ON、OFF表示。另外，为了避免高端开关3与低端开关4同时导通，设置了死区时间Td。
在高端控制信号VH为低电平、低端控制信号VL为高电平时(图11(a)、(b))，低端开关4的栅极电压VG为低电平(图11(c))。高端开关3导通，低端开关4截止。此时，开关电路1b的输出电压(输出端子5的电压)VLX为高电平(图11(d))。低端开关4中流过与电感器33的电流ILL相等的再生电流IL(图11(f)、(g))。
如果控制电路31将高端控制信号VH从高电平切换成低电平、将低端控制信号VL从低电平切换成高电平(图2(a)、(b))，则高端开关3变为截止。
低端开关4的栅极电压VG在第1期间T1的期间成为第1电压V1(图11(c))。这里，第1电压V1如在图8中说明那样，被设定得比内部电源电压VI1低。低端开关4的导通电阻Ron成为比供给了内部电源电压VI1的情况大的值。因此，低端开关4的电流IL被导通电阻Ron＝Ron1限制(图11(f))。电感器33的电流ILL不断减少(图10(g))。
在低端控制信号VL变化成高电平起经过第1期间T1后，由于输出电压VLX为低电平(图11(d)的由点划线P包围的部分)，所以未检测出短路，栅极电压VG成为第2电压V2＝VI1(图11(c))。开关电路1b的输出电压VLX降低到接地端子GND的电位0V(图11(d))。
低端开关4的电流IL以及电感器33的电流ILL近似直线性地减少(图11(f)、(g))。
如果控制电路31使高端控制信号VH变化为高电平、使低端控制信号VL变化为低电平，则高端开关3被切换成导通，低端开关4被切换成截止。在高端开关3中，基于低端开关4的寄生二极管DL的反向恢复电流Irr而流过电流IH(图10(e))。下一周期以后重复同样的动作。
另外，在经过第1期间T1时输出电压VLX为高电平的情况下(图11(d)的由单点划线Q包围的部分)，检测出短路，栅极电压VG变成低电平(图11(c))。低端开关4被切换成截止，低端开关4的电流IL变为0(图10(f))。
这样，在使用了开关电路1b的情况下，当高端控制信号VH为高电平、低端控制信号VL为低电平时，将高端开关3切换成导通，将低端开关4切换成截止。此时，在高端开关3中，基于低端开关4的寄生二极管DL的反向恢复电流Irr而流过电流IH。
另外，在高端控制信号VH变化为低电平、低端控制信号VL变化为高电平时，将高端开关3切换成截止。同时，对低端开关4在第1期间T1的期间供给第1电压V1。此时，低端开关4的电流IL被导通电阻Ron＝Ron1限制。
然后，在经过第1期间后，供给内部电源电压VI1作为比第1电压V1高的第2电压V2，将低端开关4切换成导通。此时的低端开关4的导通电阻Ron＝Ron2比第1期间T1中的值小。
这样，通过在低端开关4从截止变化为导通时的第1期间T1的期间降低栅极驱动电压，能够抑制低端开关4中流过的电流。然后，在经过第1期间T1后，低端开关4的栅极驱动电压变高，使得导通电阻更小。
因此，在低端控制信号VL从低电平变化为高电平起经过第1期间T1后，输出端子5的输出电压VLX为高电平的情况下，检测出短路，对栅极驱动电压输出低电平，使低端开关4截止。可防止低端开关4中连续流过过电流，从而防止击穿。
此外，即使在第1期间T1的期间输出端子5与电源端子2短路的情况下，低端开关4中流过的电流IL成为被比较高的导通电阻限制的值。
另外，对使用了开关电路1、1a、1b的DC-DC转换器进行了说明。但是，作为开关电路，也可以在图1所示的开关电路1或者图5所示的开关电路1a中，将内部电源线13与接地端子GND连接。也可以在图7所示的开关电路1b中，将内部电源线13与电源端子2连接。
对本发明的几个实施方式进行了说明，但这些实施方式都是例示，并不意味着对发明的范围进行限定。它们的新的实施方式能够通过其他各种方式加以实施，在不脱离发明主旨的范围，能够进行各种省略、置换、变更。这些实施方式和其变形包含在发明的范围与主旨中，并且包含在技术方案所记载的发明和其等同的范围中。

Claims (20)

1.一种开关电路，其特征在于，具备：
高端开关，连接在电源端子与输出端子之间；
低端开关，连接在上述输出端子与接地端子之间；和
驱动电路，根据控制信号，使上述高端开关以及上述低端开关中的任一个开关截止，并在第1期间的期间向另一个开关的控制端子供给第1电压而使上述另一个开关导通，在经过上述第1期间后，对上述另一个开关的上述控制端子供给比上述第1电压高的第2电压。
2.根据权利要求1所述的开关电路，其特征在于，
上述第1期间小于等于上述高端开关及上述低端开关中的任一个开关的寄生二极管的反向恢复时间。
3.根据权利要求1所述的开关电路，其特征在于，
上述第1期间大于等于上述高端开关及上述低端开关中的任一个开关的寄生二极管的反向恢复时间。
4.根据权利要求1所述的开关电路，其特征在于，
上述第1期间为上述高端开关及上述低端开关中的任一个开关的寄生二极管的反向恢复时间。
5.根据权利要求1所述的开关电路，其特征在于，
上述第2电压与上述第1电压的电压差等于晶体管的阈值电压。
6.根据权利要求1所述的开关电路，其特征在于，
上述驱动电路在经过上述第1期间后检测出上述输出端子的短路时，将上述另一个开关切换为截止，在未检测出上述输出端子的短路时，向上述另一个开关供给上述第2电压。
7.根据权利要求6所述的开关电路，其特征在于，
上述驱动电路将上述第1电压向上述高端开关供给，在经过上述第1期间后检测出上述输出端子与上述接地端子短路时，将上述高端开关切换成截止。
8.根据权利要求6所述的开关电路，其特征在于，
上述驱动电路将上述第1电压向上述低端开关供给，在经过上述第1期间后检测出上述输出端子与上述电源端子短路时，将上述低端开关切换成截止。
9.根据权利要求6所述的开关电路，其特征在于，
上述第1期间小于等于上述高端开关及上述低端开关中的任一个开关的寄生二极管的反向恢复时间。
10.根据权利要求6所述的开关电路，其特征在于，
上述第1期间大于等于上述高端开关及上述低端开关中的任一个开关的寄生二极管的反向恢复时间。
11.一种DC-DC转换器，其特征在于，具备
开关电路；和
控制电路，根据输入的电压输出控制信号，对上述开关电路进行控制；
上述开关电路具有：
高端开关，连接在电源端子与输出端子之间；
低端开关，连接在上述输出端子与接地端子之间；和
驱动电路，根据控制信号，使上述高端开关及上述低端开关中的任一个开关截止，并在第1期间的期间向另一个开关的控制端子供给第1电压而使上述另一个开关导通，在经过上述第1期间后对上述另一个开关的上述控制端子供给比上述第1电压高的第2电压。
12.根据权利要求11所述的DC-DC转换器，其特征在于，
上述第1期间小于等于上述高端开关及上述低端开关中的任一个开关的寄生二极管的反向恢复时间。
13.根据权利要求11所述的DC-DC转换器，其特征在于，
上述第1期间大于等于上述高端开关及上述低端开关中的任一个开关的寄生二极管的反向恢复时间。
14.根据权利要求11所述的DC-DC转换器，其特征在于，
上述第1期间为上述高端开关及上述低端开关中的任一个开关的寄生二极管的反向恢复时间。
15.根据权利要求11所述的DC-DC转换器，其特征在于，
上述第2电压与上述第1电压的电压差等于晶体管的阈值电压。
16.根据权利要求11所述的DC-DC转换器，其特征在于，
上述驱动电路在经过上述第1期间后检测出上述输出端子的短路时，将上述另一个开关切换为截止，在未检测出上述输出端子的短路时，对上述另一个开关供给上述第2电压。
17.根据权利要求16所述的DC-DC转换器，其特征在于，
上述驱动电路将上述第1电压向上述高端开关供给，在经过上述第1期间后检测出上述输出端子与上述接地端子的短路时，将上述高端开关切换为截止。
18.根据权利要求16所述的DC-DC转换器，其特征在于，
上述驱动电路将上述第1电压向上述低端开关供给，在经过上述第1期间后检测出上述输出端子与上述电源端子的短路时，将上述低端开关切换成截止。
19.根据权利要求16所述的DC-DC转换器，其特征在于，
上述第1期间小于等于上述高端开关及上述低端开关中的任一个开关的寄生二极管的反向恢复时间。
20.根据权利要求16所述的DC-DC转换器，其特征在于，
上述第1期间大于等于上述高端开关及上述低端开关中的任一个开关的寄生二极管的反向恢复时间。
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