JP2019154134A - ゲート駆動装置 - Google Patents

Abstract

【課題】複数の駆動回路を有する構成において、パワーデバイスのオン、オフ時のサージ電圧およびスイッチング損失の少なくとも一方を抑制すること。【解決手段】ゲートドライブ内で並列に接続された複数の駆動回路（１２）に対して、各駆動回路（１２）における第１の切替素子（１２ａ）および第２の切替素子（１２ｂ）のいずれか一方をオンにし且つ他方をオフに制御する制御部（２１）であって、半導体パワーデバイス（３）をオンとオフとの間で切り替える場合に発生するサージ電圧（５１）に基づいて、ゲートドライブ内の複数の駆動回路（１２）の中で切替素子（１２ａ，１２ｂ）をオンにする個数を時間経過に応じて制御する制御部（２１）と、を備えたゲート駆動装置（２）。【選択図】図３

Description

本発明は、半導体パワーデバイスをオン・オフさせる動作を行うゲート駆動装置に関し、特に、強電系の主回路を弱電系の信号を入力して制御するゲート駆動装置に関する。

電力の変換や制御を行うパワーエレクトロニクス分野において、半導体パワーデバイスのスイッチングが利用されている。このような、半導体パワーデバイスとして、下記の特許文献１に記載の技術が知られている。

特許文献１（特開２０１３−２１９８７４号公報）には、電力変換装置において、ｎチャネル型のＭＯＳＦＥＴにより構成された２つのスイッチ素子（ＳＷ１，ＳＷ２）が使用され、上アーム側スイッチ素子（ＳＷ１）のソースに下アーム側スイッチ素子（ＳＷ２）のドレインが接続されるとともに、各スイッチ素子（ＳＷ１，ＳＷ２）のゲートに対して、ゲート駆動回路（ＧＤ１，ＧＤ２）が接続され、ゲートドライバ制御回路（ＧＤＣＴＬ）からゲート駆動回路（ＧＤ１，ＧＤ２）に信号が入力されることで、スイッチ素子（ＳＷ１，ＳＷ２）がオン・オフされる構成が記載されている。特許文献１に記載の構成では、ゲートドライバ制御回路（ＧＤＣＴＬ）に、マイコン等で生成された上アーム用制御信号（ＨＩＮ）と下アーム用制御信号（ＬＩＮ）が入力されると、入力された信号（ＨＩＮ，ＬＩＮ）に応じて、上アームドライバ用制御信号（ＨＯ１）と下アームドライバ用制御信号（ＬＯ１）が出力される。

パワーエレクトロニクスでは、損失を低減するため、半導体パワーデバイスをスイッチとして動作させる。パワーデバイスの損失というのは、ある瞬間にパワーデバイスに印加されている「電圧」と流れている「電流」の「積」で計算される電力損失である。理想的なスイッチであれば、「スイッチオン時は電圧が０」、「スイッチオフ時は電流が０」なので損失は発生しないが、実際のパワーデバイスでは、ターンオンとターンオフには有限の時間がかかるため、電圧と電流が同時に存在する期間がある。スイッチング損失とは、ターンオンおよびターンオフの切換時に発生する損失で、一般的に、スイッチング速度が遅いほど、その損失が大きくなる。

特許文献１に記載の従来方式のゲートドライバでは、スイッチングによる電流の変化が急峻すぎると、回路配線や半導体パワーデバイス内などに存在する寄生インダクタンスにより過電圧、電流振動が発生する。特許文献１等の従来技術では、ゲート抵抗を用いてスイッチングによる電流の変化を緩やかにすることにより過電圧等を抑えているが、ゲート抵抗は回路が組み上がった後は変更することができない。そして、最初はゲート抵抗が最適であっても、回路の動作状況（例えば、出力電流が大きい時と小さい時とで過電圧の大きさが変わり、最適なゲート抵抗値も変わる）や、パワーデバイスの使用状況（導通している電流値・印加電圧・発熱や素子の劣化等）によっては、最適でなくなることがある。すなわち、特許文献１に記載の技術では、回路の動作状況やパワーデバイスの使用状況によっては、ゲート抵抗が最適でなくなり、過電圧等が発生する場合がある。
上記の過電圧を抑えるために、ゲート抵抗を大きくしてスイッチングを遅くした場合、スイッチング損失が増えてしまう。つまり、スイッチング時に発生する過電圧とスイッチング損失はトレードオフの関係にある。

非特許文献１には、ゲートドライバ内で６３対のＭＯＳドライバ（２組のスイッチ素子＋MOS用ゲート駆動回路）を並列に接続して、ＩＧＢＴ等のパワーデバイスの使用状況に応じて、オン、オフするＭＯＳドライバの数を変更することで、ゲート電流を変化させる技術が記載されている。例えば、ＭＯＳドライバを１つのみオンにする場合と、ＭＯＳドライバを１０個オンにする場合で、ゲート電流を１０倍にすることができる技術が記載されている。したがって、非特許文献１に記載の技術によれば、回路の動作状況やパワーデバイスの状態に応じてゲート電流を変化させることが可能である。

特開２０１３−２１９８７４号公報（「００２２」〜「００２８」、図１）

Koutaro Miyazaki,他６名，"General-Purpose Clocked Gate Driver(CGD) IC with Programmable 63-Level Drivability to Reduce Ic Overshoot and Switching Loss of Various Power Transistors"，2016 IEEE Applied Power Electronics Conference and Exposition(APEC 2016),pp.1640-1645,2016-3

（従来技術の問題点）
非特許文献１に記載された技術では、ＭＯＳドライバ（駆動回路）が６３対設けられる構成では、ｐＭＯＳとｎＭＯＳが６３個ずつで合計１２６個の素子が設けられることとなる。したがって、１２６個の素子のオン、オフを制御する信号（６ｂｉｔ×２＝１２ｂｉｔ）を入力する必要が発生する。すなわち、非特許文献１に記載の技術では、ゲートドライバの制御用の入力信号として、専用の入力信号が必要になる問題があった。そして、ＭＯＳドライバの数が増減すると、入力信号のｂｉｔ数も信号の内容も変える必要がある問題があった。

また、非特許文献１に記載された技術では、回路の使用状況に応じてゲート電流の増減を制御している。しかしながら、パワーデバイスでオン、オフを切り替える際には、サージ電圧が発生する。したがって、例えば、ゲート電流を１０倍にしたいときに、単純に１０個のＭＯＳドライバをオンにするだけでは、サージ電圧が発生して、最悪の場合は、パワーデバイスが破損してしまう恐れがある。

本発明は、複数の駆動回路を有する構成において、パワーデバイスのオン、オフ時のサージ電圧およびスイッチング損失の少なくとも一方を抑制することを技術的課題とする。

前記技術的課題を解決するために、請求項１に記載の発明のゲート駆動装置は、
半導体パワーデバイスのオン・オフを制御するゲートドライブ回路であって、第１の切替素子と、第２の切替素子と、を有し、前記第１の切替素子がオンの場合に前記半導体パワーデバイスをオンにする電源に出力端子が接続され、前記第２の切替素子がオンの場合に前記半導体パワーデバイスをオフにする電源に出力端子が接続される駆動回路と、
並列に接続された複数の前記駆動回路に対して、前記各駆動回路における第１の切替素子および第２の切替素子のいずれか一方をオンにし且つ他方をオフに制御する制御部であって、前記半導体パワーデバイスをオンとオフとの間で切り替える場合に発生するサージ電圧およびスイッチング損失の少なくとも一方に基づいて、前記ゲートドライブ回路の中に複数ある前記駆動回路の切替素子をオンにする個数を時間経過に応じて制御する制御部と、
を備えたことを特徴とする。

請求項２に記載の発明は、請求項１に記載のゲート駆動装置において、
前記半導体パワーデバイス内部の配線に起因する寄生インダクタンスにより発生する前記サージ電圧およびスイッチング損失の少なくとも一方に基づいて、前記ゲートドライブ回路の中で複数ある前記駆動回路の切替素子をオンにする個数を時間経過に応じて制御する制御部、
を備えたことを特徴とする。

請求項３に記載の発明は、請求項１または２に記載のゲート駆動装置において、
前記半導体パワーデバイスの周辺の回路の配線に起因する寄生インダクタンスにより発生する前記サージ電圧およびスイッチング損失の少なくとも一方に基づいて、前記ゲートドライブ回路の中で複数ある前記駆動回路の切替素子をオンにする個数を時間経過に応じて制御する制御部、
を備えたことを特徴とする。

請求項４に記載の発明は、請求項１ないし３のいずれかに記載のゲート駆動装置において、
前記半導体パワーデバイスの切り替えの後に発生する電圧の振動に基づいて、前記ゲートドライブ回路の中で複数ある前記駆動回路の切替素子をオンにする個数を時間経過に応じて制御する前記制御部、
を備えたことを特徴とする。

請求項１に記載の発明によれば、複数の駆動回路を有する構成において、パワーデバイスのオン、オフ時のサージ電圧・スイッチング損失等を抑制することができる。
請求項２，３に記載の発明によれば、パワーデバイスの内部や周辺の回路の配線の長さ等に起因する寄生インダクタンスを考慮しない場合に比べて、寄生インダクタンスによる悪影響を抑制することができる。
請求項４に記載の発明によれば、切り替え後の電圧の振動を考慮しない場合に比べて、電圧の振動を抑制することができる。

図１は本発明の実施例１のゲート駆動装置と半導体パワーデバイスの説明図である。 図２は実施例１のゲート駆動装置を含む主回路に寄生インダクタンスを明示した回路の説明図である。 図３は実施例１のゲート駆動装置の機能ブロックである。 図４は比較例１および比較例２と実験例１の説明図であり、横軸に時間を取り、縦軸に電圧や切替素子のオン・オフを表記したグラフであって、図４Ａは比較例１のグラフ、図４Ｂは比較例２のグラフ、図４Ｃは実験例１のグラフである。 図５は横軸に時間を取り、縦軸にゲート電圧Ｖｇやコレクタエミッタ間の電圧Ｖｃｅを取ったグラフであり、図５Ａは比較例１の場合のグラフ、図５Ｂは実験例１の場合のグラフである。 図６は図４Ｃに対応する実験例２，３および比較例３，４の説明図であり、図６Ａは比較例３のグラフ、図６Ｂは実験例２のグラフ、図６Ｃは比較例４のグラフ、図６Ｄは実験例３のグラフである。 図７は図４Ｃに対応する実験例４，５の説明図であり、図７Ａは実験例４のグラフ、図７Ｂは実験例５のグラフである。

次に図面を参照しながら、本発明の実施の形態の具体例である実施例を説明するが、本発明は以下の実施例に限定されるものではない。
なお、以下の図面を使用した説明において、理解の容易のために説明に必要な部材以外の図示は適宜省略されている。

図１は本発明の実施例１のゲート駆動装置と半導体パワーデバイスの説明図である。
図２は実施例１のゲート駆動装置を含む主回路に寄生インダクタンスを明示した回路の説明図である。
図１、図２において、電力を直流から交流に変換する実施例１の電力変換器１に、実施例１のゲート駆動装置の一例としてのゲート駆動装置２が組み込まれている。実施例１の電力変換器１は、主回路の一例としてハーフブリッジ回路３を有する。実施例１のハーフブリッジ回路３は、２つのＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）３ａ，３ｂを有する。実施例１のハーフブリッジ回路３では、第１のＩＧＢＴ３ａのコレクタが第２のＩＧＢＴ３ｂのエミッタ（Ｅ）に接続されている。各ＩＧＢＴ３ａ，３ｂでは、コレクタ（Ｃ）とエミッタ（Ｅ）の間に還流ダイオード３ａ１，３ｂ１が接続されている。

なお、実施例１では電力変換器１に負荷回路４と負荷インダクタ１５が接続されている。負荷回路４は、一例として、第３のＩＧＢＴ４ａと、第４のＩＧＢＴ４ｂが直列に接続されたハーフブリッジ回路を使用可能である。負荷インダクタ１５は、図２の回路において、第２のＩＧＢＴ３ｂのコレクタ（Ｃ）と第１のＩＧＢＴ３ａのエミッタ（Ｅ）の間と、第４のＩＧＢＴ４ｂのコレクタ（Ｃ）と第３のＩＧＢＴ４ａのエミッタ（Ｅ）の間に、接続されている。また、第３のＩＧＢＴ４ａのエミッタ（Ｅ）と第４のＩＧＢＴ４ｂのコレクタ（Ｃ）との間と、第１のＩＧＢＴ３ａのエミッタ（Ｅ）と第２のＩＧＢＴ３ｂのコレクタ（Ｃ）との間には、寄生インダクタンスを有する。
また、第２のＩＧＢＴ３ｂのコレクタ（Ｃ）と第１のＩＧＢＴ３ａのエミッタ（Ｅ）との間には、コンデンサ８が接続されており、コンデンサ８に並列に直流電源９が接続されている。コンデンサ８は、ＩＧＢＴがスイッチング時に流れるパルス状の電流を供給するために利用される。また直流電源９は負荷が必要とする電力を供給するために必要となる。そのため、直流電源９からはパルス状の電流を供給しない。
なお、実施例１では、直流電源９は、一例として、５００Ｖの電圧を印加する。

図３は実施例１のゲート駆動装置の機能ブロックである。
図２、図３において、前記第１のＩＧＢＴ３ａのゲート（Ｇ）には、駆動部の一例としてのゲートドライバ１１が接続されている。図３において、実施例１のゲートドライバ１１は、駆動回路１２を６３対有する。各駆動回路１２は、第１の切替素子の一例としての第１スイッチング素子１２ａと、第２の切替素子の一例としての第２スイッチング素子１２ｂとを有する。実施例１では、第１スイッチング素子１２ａは、ｐ型のＭＯＳＦＥＴにより構成されており、第２スイッチング素子１２ｂは、ｎ型のＭＯＳＦＥＴにより構成されている。

第１スイッチング素子１２ａのドレイン（Ｄ）と第２スイッチング素子１２ｂのドレイン（Ｄ）とが接続されている。また、第１スイッチング素子１２ａのソース（Ｓ）に、第１の電圧の一例としてのゲート駆動電圧Ｖ１が印加される。なお、実施例１では、ゲート駆動電圧Ｖ１は、一例として、Ｖ１＝１５［Ｖ］に設定されている。第２スイッチング素子１２ｂのソース（Ｓ）には、第２の電圧の一例としてのＶ２＝０［Ｖ］が印加されている。６３対の駆動回路１２は、ドレイン（Ｄ）どうしが接続されるとともに、第１のＩＧＢＴ３ａのゲート（Ｇ）に接続されている。

したがって、実施例１の回路構成では、第１スイッチング素子１２ａがオンになり、且つ、第２スイッチング素子１２ｂがオフになると、第１のＩＧＢＴ３ａのゲート（Ｇ）がゲート駆動電圧Ｖ１に接続され、第１のＩＧＢＴ３ａがオンになる。そして、第１スイッチング素子１２ａがオフになり、且つ、第２スイッチング素子１２ｂがオンになると、第１のＩＧＢＴ３ａのゲート（Ｇ）がゲート駆動電圧Ｖ２に接続され、第１のＩＧＢＴ３ａがオフになる。

また、実施例１のゲートドライバ１１では、駆動回路１２の１つ当たりが流せる最大のゲート電流がＩｇの場合、６３対の駆動回路１２が全てオンになると、最大６３×Ｉｇ［Ａ］のゲート電流がハーフブリッジ回路３のパワーデバイスに入力され、３０対がオンになれば、最大３０×Ｉｇ［Ａ］が入力されるといった形で、ハーフブリッジ回路３のパワーデバイスの特性（元々備えている特性や、使用状況や経時劣化等に伴って変化する特性）に応じて、駆動回路１２をオンにする個数を変更させて、入力されるゲート電流を設定可能である。

実施例１の６３対の駆動回路１２は、各スイッチング素子１２ａ，１２ｂのゲート（Ｇ）が、６３対のプレドライバ１８や、デコーダ１７、レベルシフタ１６等を介して、ドライバ制御回路（制御部）２１に接続されている。ドライバ制御回路２１からのクロック信号やｐＭＯＳの駆動信号、ｎＭＯＳの駆動信号は、レベルシフタ１６で分離され、各駆動信号がｐＭＯＳ用のデコーダ１７ａおよびｎＭＯＳ用のデコーダ１７ｂに入力される。各デコーダ１７ａ，１７ｂでは、入力された駆動信号に応じて何個のｐＭＯＳ，ｎＭＯＳをオン（またはオフ）にするかの信号に変換される。デコーダ１７ａ，１７ｂからの信号は、各プレドライバ１８ａ，１８ｂに入力され、各プレドライバ１８ａ，１８ｂから入力信号に応じて各スイッチング素子１２ａ，１２ｂのゲート（Ｇ）に電圧が供給される。

実施例１のドライバ制御回路２１は、集積回路の一例としてのＦＰＧＡ：Field Programmable Gate Arrayにより構成されている。図１において、ドライバ制御回路２１には、信号の入力端子の一例としての入力コネクタ２２が接続されている。
入力コネクタ２２には、電力変換器１のハーフブリッジ回路３のオン・オフの信号を出力する信号入力器２３が接続されている。実施例１では、入力コネクタ２２には、信号入力器２３からオフまたはオンの信号２３ａ、即ち、「０」または「１」からなる１ｂｉｔのデジタル信号２３ａが入力されるように構成されている。なお、信号入力器２３は、特許文献１に記載のＨＩＮ，ＬＩＮのように、一般的なゲートドライバに信号を入力する公知の構成を採用可能であるため、詳細な説明は省略する。したがって、入力信号はデジタル信号に限定されず、アナログ信号を使用して、信号の振幅や周波数等が閾値よりも高い場合をオン、低い場合をオフにするといった形態も採用可能である。

実施例１のドライバ制御回路２１は、入力コネクタ２２を介して信号入力器２３からの信号が入力される入力手段３１を有する。したがって、入力手段３１には、ハーフブリッジ回路３のオン・オフを切り替える入力信号が入力される。なお、実施例１では、入力信号は、前述のように、１ｂｉｔの信号であり、一例として、０／５［Ｖ］のパルス信号が入力される。

また、ドライバ制御回路２１には、記憶手段の一例として、パルスパターンの記憶手段３２が設けられている。パルスパターンの記憶手段３２は、各駆動回路１２のスイッチング素子１２ａ，１２ｂのオン・オフを切り替える場合に、６３対の駆動回路１２の中でオン・オフにする個数を、ハーフブリッジ回路３の特性に応じて予め記憶する。実施例１のパルスパターンの記憶手段３２は、ハーフブリッジ回路３の特性の一例として、配線等により生じる寄生インダクタンスに応じてスイッチングによる電流の変化が急峻過ぎる場合に発生する過電圧（サージ電圧）を抑制するために、ハーフブリッジ回路３をオン・オフする際に、オン・オフされる駆動回路１２の数が予め設定されている。具体的には、時間経過に伴ってスイッチング素子１２ａ，１２ｂをオン、オフにする個数の推移（パルスパターン）を記憶する。

すなわち、図２において、実施例１では、電力変換器１において主回路の配線等により生じる寄生インダクタンスＬ１〜Ｌ１２だけでなく、ゲートドライバとパワーデバイス間の配線等により生じる寄生インダクタンスＬ１３〜Ｌ１４も考慮してパルスパターンが設定されている。すなわち、直流電源９から、第１のＩＧＢＴ３ａと第３のＩＧＢＴ４ａとの分岐部Ｂ１までの配線（半導体パワーデバイスの周辺の配線）により生じる寄生インダクタンスＬ１や、第２のＩＧＢＴ３ｂと第４のＩＧＢＴ４ｂとの分岐部Ｂ２から直流電源９までの配線（半導体パワーデバイスの周辺の配線）により生じる寄生インダクタンスＬ２が存在する。同様にして、分岐部Ｂ１から第１のＩＧＢＴ３ａまでの配線（半導体パワーデバイスの周辺の配線）により生じる寄生インダクタンスＬ３や、第２のＩＧＢＴ３ｂから分岐部Ｂ２までの配線（半導体パワーデバイスの周辺の配線）により生じる寄生インダクタンスＬ４も存在する。また、各ＩＧＢＴ３ａ，３ｂ，４ａ，４ｂ内の配線（半導体パワーデバイスの内部の配線）により生じる寄生インダクタンスＬ５〜Ｌ１２も存在する。さらに、ゲートドライバ１１からＩＧＢＴ３ａ，３ｂまでの配線でも寄生インダクタンスＬ１３，Ｌ１４が生じる。さらに、負荷インダクタ１５でも配線によってインダクタンスＬ７が生じる。なお、配線の寄生インダクタンスを含めて負荷インダクタ１５と扱うことも可能である。

よって、実施例１では、主回路の寄生インダクタンスＬ１〜Ｌ１２だけでなく、ゲート駆動装置の寄生インダクタンスＬ１３〜Ｌ１４にも対応する形でパルスパターンが設定されている。
また、実施例１では、寄生インダクタンスＬ１〜Ｌ１４だけでなく、スイッチング後に現れる電圧の振動成分を打ち消すように、オン・オフされる駆動回路１２の個数の推移もあわせて記憶されている。
なお、パルスパターンの記憶手段３２に記憶されたデータは、図示しない更新ソフトウェア（更新手段）により、更新可能に構成されている。したがって、環境変化や経時劣化等でハーフブリッジ回路３のパワーデバイスの特性が変化した場合に、ユーザの入力に応じて、オン・オフされる駆動回路１２の個数を変更可能である。

ドライバ制御回路２１の入力信号の判別手段３３は、入力された信号が、ハーフブリッジ回路３をオンにする信号か、オフにする信号かを判別する。
クロック３４は、６３対の駆動回路１２を同期して制御するためのクロック信号（同期信号）を生成、出力する。したがって、このクロック３４の周期ごとに、パルスパターンを変化させることができる。
信号生成手段の一例としてのゲートドライバの制御信号生成手段３５は、６３対の駆動回路１２に対して、各駆動回路１２における第１のスイッチング素子１２ａおよび第２のスイッチング素子１２ｂのオン・オフを制御する信号３５ａを生成する。実施例１のゲートドライバの制御信号生成手段３５は、入力信号２３ａに応じてパルスパターンの記憶手段３２に記憶された個数に基づいたスイッチング素子１２ａ，１２ｂのオン・オフを制御する信号３５ａを生成する。したがって、実施例１のゲートドライバの制御信号生成手段３５は、６３個ずつのスイッチング素子１２ａ，１２ｂの制御を行うために、６ｂｉｔ（２^６＝６４通り）×２、合計１２ｂｉｔの信号３５ａを出力する。

なお、以下の説明において、実施例１のゲートドライバの制御信号生成手段３５から出力される信号３５ａの説明をする場合に、第１スイッチング素子（ｐＭＯＳ）１２ａをオンにする個数を「＋」、第２スイッチング素子（ｎＭＯＳ）１２ｂをオンにする個数を「−」として説明する。例えば、３０個の第１スイッチング素子１２ａをオンにする場合は「＋３０」と表現し、２０個の第２スイッチング素子１２ｂをオンにすると「−２０」と表現する。

そして、実施例１のゲートドライバの制御信号生成手段３５は、パルスパターンの記憶手段３２に記憶された個数が６０個の場合、入力されたデジタル信号２３ａが「オン」の場合は、「＋６０」の信号を出力し、入力されたデジタル信号２３ａが「オフ」になると「−６０」の信号を生成して、各駆動回路１２に出力して制御する。なお、実施例１では、ゲートドライバの制御信号生成手段３５が出力する信号３５ａは、パルス状の信号により構成されている。

なお、実施例１では、第２のＩＧＢＴ３ｂのゲート（Ｇ）に、第１のＩＧＢＴ３ａに接続されたゲートドライバ１１およびドライバ制御回路２１と同様に構成されたゲートドライバ１１およびドライバ制御回路２１が接続されている。なお、ゲートドライバ１１およびドライバ制御回路２１を２つ設けた構成を例示したが、これに限定されない。例えば、ゲートドライバ回路１１およびドライバ制御回路２１が１つのみとして、第２のＩＧＢＴ３ｂのゲート（Ｇ）とエミッタ（Ｅ）を電気的に接続することでも、同様の機能を実現可能である。

（実施例１の作用）
前記構成を備えた実施例１のゲート駆動装置２では、１ｂｉｔの入力信号２３ａが入力されると、入力信号２３ａに応じて、パルスパターンの記憶手段３２に記憶されたデータに基づいて、６３対の駆動回路１２に対して、ゲートドライバの制御信号生成手段３５から１２ｂｉｔの信号３５ａが出力される。そして、ゲートドライバ１１は、受信した信号３５ａに応じて、各スイッチング素子１２ａ，１２ｂがオン、オフされ、ＩＧＢＴ３ａ，３ｂがオン、オフされる。
したがって、実施例１のゲート駆動装置２では、非特許文献１に記載されているように６３対の駆動回路１２を駆動する際に１２ｂｉｔの入力信号を必要とせず、特許文献１に記載されているような従来から使用されている１ｂｉｔの入力信号２３ａを使用することが可能である。すなわち、実施例１のゲート駆動装置２では、１ｂｉｔの入力信号２３ａにより、６３対の駆動回路１２を制御し、第１のＩＧＢＴ３ａのデバイス特性に応じて制御を行うことができる。よって、実施例１のゲート駆動装置２は、複数の駆動回路１２を有する構成でも、特許文献１のようにゲートドライブ回路が１つの場合と同様の入力信号２３ａに対応して、駆動回路１２を動作させることができる。

また、実施例１のゲート駆動装置２では、パルスパターンの記憶手段３２に記憶されたデータを更新することで、ハーフブリッジ回路３の特性（パワーデバイスや寄生インダクタンスＬ１〜Ｌ１４）に応じて、駆動される駆動回路１２の数を調整することが可能である。したがって、特許文献１のように、ゲート抵抗の初期値に応じて設定されたゲートドライバの特性が、経時的に変更できない場合に比べて、実施例１では、パワーデバイスの特性変化に対応でき、過電圧等の発生を抑制することができる。すなわち、ゲート抵抗を動作中に動的に変更することに相当するゲート電流制御が可能となる。

パワーデバイスの特性が同じでも、パワーデバイスとゲートドライバとを接続する配線や、電源とパワーデバイスとを接続する配線等が長かったり、短かったりすると、配線による寄生インダクタンスが異なる。したがって、回路レイアウトによっては寄生インダクタンスの影響も大きくなり、特に、スイッチングが高速化すると寄生インダクタンスの影響が顕著になりやすい。したがって、パワーデバイスの特性に合わせてスイッチング素子１２ａ，１２ｂを切り替える個数を制御しても、サージ電圧が十分に抑制できない場合があった。よって、最悪の場合は、サージ電圧で主回路やハーフブリッジ回路３等が故障する恐れがあった。

これに対して、実施例１では、寄生インダクタンスＬ１〜Ｌ１４の影響も考慮してパルスパターンが設定されている。すなわち、配線が短い構成でも長い構成でも、それに応じたパルスパターンが設定可能であり、配線の長短（回路レイアウト）に応じてサージ電圧を抑制可能である。
また、実施例１では、スイッチング時のサージ電圧だけでなく、その後に発生する電圧の振動成分を抑制するようにパルスパターンが設定されている。電圧が振動すると、回路に想定しない電流、電圧がかかることとなり、回路が故障するまたはノイズが発生する恐れがあった。これに対して、実施例１では、スイッチング後の電圧の振動が抑制されており、回路故障・ノイズを抑制できる。

（実験例１）
図４は比較例１および比較例２と実験例１の説明図であり、横軸に時間を取り、縦軸に電圧や切替素子のオン・オフを表記したグラフであって、図４Ａは比較例１のグラフ、図４Ｂは比較例２のグラフ、図４Ｃは実験例１のグラフである。
図５は横軸に時間を取り、縦軸にゲート電圧Ｖｇやコレクタエミッタ間の電圧Ｖｃｅを取ったグラフであり、図５Ａは比較例１の場合のグラフ、図５Ｂは実験例１の場合のグラフである。
実験例１では、実施例１のゲート駆動装置２を使用して、スイッチング時の電圧変化を測定する実験を行った。実験例１および比較例１，２では、同一の回路を使用し、入力するパルスパターンを変えた。実験結果を図４に示す。

図４Ａにおいて、比較例１では、６３個のスイッチング素子１２ａ，１２ｂがオフの状態からオンの状態になった場合であり、流れる電流が最も多い状態である。したがって、図４Ａ、図５の符号５１に示すようにサージ電圧が観測された。また、サージ電圧の低下後に、電圧の振動５２も観測された。
図４Ｂにおいて、比較例２では、１２個のスイッチング素子１２ａ，１２ｂがオンになった状態であり、図４Ａの場合に比べて、流れる電流が約１／５となっている。したがって、比較例１の場合に比べて、流れる電流が少なくなっているために、スイッチングが遅れている。また、サージ電圧５１も観測され、その後の振動５２も観測されている。

図４Ｃ、図５Ｂにおいて、実験例１では、入力されるパルスパターンにおいて、サージ電圧抑制パターン部５６と、振動抑制パターン部５７とを有し、オンになるスイッチング素子１２ａ，１２ｂの個数が時間経過に応じて制御されている。すなわち、最初は、＋６３にするが、所定時間後に、＋８、＋３２、＋６３と切り替えることでサージ電圧５１が抑制される。また、その後０、＋２、＋６３、０、＋４、＋４８、＋６３と所定時間毎に切り替えていくことで電圧の振動５２も抑制される。
したがって、図４Ｃ、図５Ｂに示すようにサージ電圧５１′が抑制されており、振動５２も振幅のピーク間の高さも短く抑制されている。さらに、比較例２に比べて、早期に電圧が立ち上がっており、図４Ａに比べて、スイッチングの遅れもほとんどないことが確認された。

（実験例２，３）
図６は図４Ｃに対応する実験例２，３および比較例３，４の説明図であり、図６Ａは比較例３のグラフ、図６Ｂは実験例２のグラフ、図６Ｃは比較例４のグラフ、図６Ｄは実験例３のグラフである。
次に、第１のＩＧＢＴ３ａとコンデンサ８との間の配線の長さが異なる場合、すなわち、寄生インダクタンスが異なる場合の実験を行った。比較例３および実験例２では配線の長さが０．６ｍであり、比較例４および実験例３では配線の長さが１ｍであった。
図６Ａ、図６Ｃに示すように、配線の長さの違いにより寄生インダクタンスが異なり、サージ電圧５１や振動５２が異なることがわかる。そして、実験例２，３に示すように、配線の長さに応じて、それぞれ適切なパルスパターンを入力することで、サージ電圧および振動が抑制されることも確認された。

（実験例４，５）
図７は図４Ｃに対応する実験例４，５の説明図であり、図７Ａは実験例４のグラフ、図７Ｂは実験例５のグラフである。
次に、ゲートドライバからパワーデバイスまでの配線の長さが異なる場合、すなわち、寄生インダクタンスが異なる場合の実験を行った。ゲートドライバ１１から第１のＩＧＢＴ３ａのゲートまでの配線の長さを、実験例４では３ｃｍ程度とし、実験例５では２０ｃｍ程度とした。実験結果を図７に示す。
図７において、実験例４，５では、配線の長さの違いによって寄生インダクタンスＬ１３，Ｌ１４が異なり、サージ電圧５１および振動５２を抑制するサージ電圧抑制パターン部５６や振動抑制パターン部５７が異なる。しかしながら、実験例４，５のパルスパターンをそれぞれ使用することで、サージ電圧５１や振動５２が抑制可能であることが確認された。

（変更例）
以上、本発明の実施例を詳述したが、本発明は、前記実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内で、種々の変更を行うことが可能である。本発明の変更例（Ｈ01）〜（Ｈ09）を下記に例示する。
（Ｈ01）前記実施例において、半導体パワーデバイス（主回路のハーフブリッジ回路３）として、ＩＧＢＴを使用することが望ましいが、これに限定されない。ＭＯＳＦＥＴ、ＭＥＳＦＥＴ、ＪＦＥＴ、ＨＥＭＴ、ＩＥＧＴ等、使用可能な任意の構成を使用可能である。また、これらの半導体パワーデバイスを構成する半導体材料としては、シリコン（Ｓｉ）だけでなく、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ヒ化ガリウム（ＧａＡｓ）、ＡｌＧａＡｓ、ダイヤモンド、酸化ガリウム（ＧａＯ）等を使用することが可能である。

（Ｈ02）前記実施例において、スイッチング素子１２ａ，１２ｂとして、ｐＭＯＳとｎＭＯＳとを組み合わせた構成を例示したがこれに限定されない。例えば、２つのｎＭＯＳを使用したり、２つのｐＭＯＳを使用する構成とすることも可能である。また、ＭＯＳＦＥＴに限定されず、スイッチングが可能な任意の素子を使用可能である。さらに、ＭＯＳＦＥＴの数も２つに限定されず、使用目的等に応じて増減することも可能である。
（Ｈ03）前記実施例において、駆動回路１２の数として、６３個を例示したが、これに限定されない。用途や費用、仕様等に応じて、２以上の任意の数とすることが可能である。なお、本願発明は、駆動回路１２の数が多いほど（信号３５ａのｂｉｔ数が大きくなるほど）効果が高くなる。

（Ｈ04）前記実施例において、各手段３１〜３５を、ドライバ制御回路２１として、ＦＰＧＡの１チップで構成したものを例示したが、これに限定されない。ＦＰＧＡ以外の回路構成（例えば、ＤＳＰ（デジタルシグナルプロセッサ）、マイクロコンピュータ、ＣＰＵ等）や２以上のチップ（集積回路）で構成することも可能である。
（Ｈ05）前記実施例において、パルスパターンの時間変化の推移（プロファイル）を記憶させる構成を例示したが、実施例１においてもスイッチングの前後の予め設定された期間のオン、オフする個数を記憶させることも可能である。

（Ｈ06）前記実施例において、パルスパターンを予め設定する構成を例示したが、これに限定されない。例えば、電圧を測定する電圧計を回路内に設置して、電圧の検知結果に応じてパルスパターンを変更する構成とすることが可能である。予めいくつかのパルスパターンを用意しておき、各パターンを入力した場合の電圧の挙動で、最もサージ電圧５１や振動５２が少ないものを採用したり、最も少ないパターンと次に少ないパターンの平均を取って新たなパターンを作成したり、あるいは、人工知能等を使用して学習する等で、自動的にパルスパターンを設定する構成とすることも可能である。なお、検知するパラメータも電圧に限定されず、負荷インダクタ１５を流れる電流や、半導体パワーデバイスの端子間電圧、コモンモード電圧、漏れ電流、サージ電圧、あるいは、これらの組み合せとすることも可能である。

（Ｈ07）前記実施例において、サージ電圧が低減されるようにパルスパターンの設定を行い、スイッチング損失（スイッチング期間の長さ）よりもサージ電圧の低減を優先する構成を例示したがこれに限定されない。例えば、スイッチング損失の上限を制限し、スイッチング損失が上限を超えない範囲でサージ電圧が低減されるようにパルスパターンを設定する構成とすることも可能である。他にも、回路に流れる電流値に応じてデッドタイムを優先してパルスパターンを設定する構成とすることも可能である。

（Ｈ08）前記実施例において、ゲートドライバが半導体パワーデバイスをオン時の電圧として１５Ｖ、オフ時の電圧として０Ｖを例示したが、これに限定されない。例えば、一方が正の電圧で他方が負の電圧とすることが可能である。
（Ｈ09）前記実施例において、主回路一例として、２つのパワーデバイスから成るハーフブリッジ回路を例示したが、これに限定されない。フルブリッジ回路や三相インバータ回路、あるいは中性点クランプインバータやフライングキャパシタコンバータなど、３レベル以上の電圧出力が可能なマルチレベルインバータ等のあらゆる回路構成の主回路に対して適用可能である。

２…ゲート駆動装置、
３…半導体パワーデバイス、
１２…駆動回路、
１２ａ…第１の切替素子、
１２ｂ…第２の切替素子、
２１…制御部、
５１…サージ電圧、
５２…電圧の振動、
Ｌ１〜Ｌ１４…寄生インダクタンス。

Claims (4)

1. 半導体パワーデバイスのオン・オフを制御するゲートドライブ回路であって、第１の切替素子と、第２の切替素子と、を有し、前記第１の切替素子がオンの場合に前記半導体パワーデバイスをオンにする電源に出力端子が接続され、前記第２の切替素子がオンの場合に前記半導体パワーデバイスをオフにする電源に出力端子が接続される駆動回路と、
   並列に接続された複数の前記駆動回路に対して、前記各駆動回路における第１の切替素子および第２の切替素子のいずれか一方をオンにし且つ他方をオフに制御する制御部であって、前記半導体パワーデバイスをオンとオフとの間で切り替える場合に発生するサージ電圧およびスイッチング損失の少なくとも一方に基づいて、前記ゲートドライブ回路の中に複数ある前記駆動回路の切替素子をオンにする個数を時間経過に応じて制御する制御部と、
   を備えたことを特徴とするゲート駆動装置。
2. 前記半導体パワーデバイス内部の配線に起因する寄生インダクタンスにより発生する前記サージ電圧およびスイッチング損失の少なくとも一方に基づいて、前記ゲートドライブ回路の中で複数ある前記駆動回路の切替素子をオンにする個数を時間経過に応じて制御する制御部、
   を備えたことを特徴とする請求項１に記載のゲート駆動装置。
3. 前記半導体パワーデバイスの周辺の回路の配線に起因する寄生インダクタンスにより発生する前記サージ電圧およびスイッチング損失の少なくとも一方に基づいて、前記ゲートドライブ回路の中で複数ある前記駆動回路の切替素子をオンにする個数を時間経過に応じて制御する制御部、
   を備えたことを特徴とする請求項１または２に記載のゲート駆動装置。
4. 前記半導体パワーデバイスの切り替えの後に発生する電圧の振動に基づいて、前記ゲートドライブ回路の中で複数ある前記駆動回路の切替素子をオンにする個数を時間経過に応じて制御する前記制御部、
   を備えたことを特徴とする請求項１ないし３のいずれかに記載のゲート駆動装置。