JP2013110878A - インバータ装置 - Google Patents

Abstract

【課題】パワー半導体スイッチング素子とユニポーラ型ダイオードとを並列接続したスイッチング回路（インバータ装置）において、リンギングによるノイズの低減化を図る。
【解決手段】主回路１９に流れる主回路電流が所定値以下のときは、Ｓｉ−ＩＧＢＴ１２はゲート抵抗１２ｇによってスイッチング駆動する。ここで、主回路電流検出カレントトランス１８が検出した主回路電流が閾値以上になると、主回路電流検出回路５０は、ゲート抵抗切替用ｐＭＯＳ３３をＯＮからＯＦＦにする。これにより、Ｓｉ−ＩＧＢＴ１２はゲート抵抗１２ｇとゲート抵抗３１の和で動作する。すなわち、Ｓｉ−ＩＧＢＴ１２のゲート駆動回路のゲート抵抗値を大きくなる。これにより、Ｓｉ−ＩＧＢＴ１２のコレクタ−エミッタ間電圧のｄｖ／ｄｔ、つまり、ユニポーラ型ダイオード１４のリカバリｄｖ／ｄｔが小さくなるのでリンギングによるノイズを低減させることができる。
【選択図】図１

Description

本発明は、半導体スイッチング素子とダイオードとが逆並列に接続された半導体モジュールを備えたインバータ装置に関し、特に、パワー半導体スイッチング素子に、炭化ケイ素や窒化ガリウムなどのワイドギャップ半導体のユニポーラデバイスから成るダイオードが逆並列に接続されたパワー半導体モジュールに対してゲート駆動を行うインバータ装置に関する。

近年、電子が存在しない禁止帯領域（バンドギャップエリア）の幅が広いワイドギャップ半導体素子として、炭化ケイ素（以下、ＳｉＣという）や窒化ガリウム（以下、ＧａＮという）などの材料を用いた半導体素子が注目を浴びている。これらの材料は、通常の半導体素子の材料として使用されているシリコン（以下、Ｓｉという）より約１０倍程度の高い絶縁破壊電圧強度を有している。したがって、これらのワイドギャップ半導体素子は、耐圧を確保するためのドリフト層を、Ｓｉを用いた通常の半導体素子に対して１／１０程度まで薄くすることができるため、パワーデバイスの低オン電圧化を実現することが可能である。これにより、Ｓｉを用いた半導体素子の場合ではバイポーラ素子しか使用できないような高耐圧領域でも、ＳｉＣなどを用いたワイドギャップ半導体素子では、ユニポーラ素子を使用することができる。

また、インバータ装置に用いられるパワー半導体モジュールとしては、スイッチングデバイス（半導体スイッチング素子）に逆並列に還流用のダイオードが接続されている。このとき、従来のパワー半導体モジュールでは、還流用のダイオードとしてＳｉ−ＰｉＮダイオード（p-Intrinsic-ｎ Diode）が使用されている。このＳｉ−ＰｉＮダイオードはバイポーラ型の半導体素子（バイポーラ型ダイオード）であり、順方向バイアスで大電流を通電させる場合、伝導度変調により順方向電圧降下が低くなるような構造となっている。

しかし、バイポーラ型ダイオードであるＳｉ−ＰｉＮダイオードは、順方向バイアス状態から逆バイアス状態に至る過程で、伝導度変調によりＳｉ−ＰｉＮダイオードに残留したキャリアが逆回復電流（リカバリ電流）として発生するという特性を有する。このとき、Ｓｉ−ＰｉＮダイオードにおいては、残留するキャリアの寿命が長いために逆回復電流が大きくなる。そのため、この逆回復電流により、パワー半導体スイッチング素子のターンオン時の損失（以下、ターンオン損失Ｅｏｎという）や、還流用のダイオードが逆回復したときにそのダイオードに発生する逆回復損失（以下、リカバリ損失Ｅｒｒという）が大きくなるという欠点がある。

一方、ショットキーバリアダイオード（以下、ＳＢＤという）はユニポーラ型の半導体素子（ユニポーラ型ダイオード）であり、伝導度変調によるキャリア発生が殆ど生じないので、インバータ装置でＳＢＤが使用される場合は、還流用のダイオードの逆回復電流（リカバリ電流）が非常に小さいために、パワー半導体スイッチング素子のターンオン損失Ｅｏｎや還流用のダイオードのリカバリ損失Ｅｒｒを小さくすることができる。

このとき、Ｓｉは絶縁破壊電界強度が低いため、高耐圧を持たせる構造でユニポーラ型ダイオードのＳＢＤを作製すると、通電時に大きな抵抗が生じるために、Ｓｉ−ＳＢＤでは耐圧は２００Ｖ程度が限界である。一方、ＳｉＣはＳｉの１０倍の絶縁破壊電界強度を有するために、ＳｉＣを用いることにより２００Ｖよりさらに高耐圧のＳｉＣ−ＳＢＤを実現することが可能となり、かつ、ターンオン損失Ｅｏｎやリカバリ損失Ｅｒｒを低減させることで、インバータの損失を低減させて効率の高いパワー半導体モジュールを実現させることができる。

また、還流用のダイオードのリカバリ損失Ｅｒｒは、そのダイオードの逆回復時の電圧変化率、すなわち、還流用のダイオードのリカバリｄｖ／ｄｔの大きさに起因することが知られている。図２は、ユニポーラ型ダイオードとバイポーラ型ダイオードのリカバリｄｖ／ｄｔの電流依存性を示す特性図であり、横軸に主回路電流（Ｉ）、縦軸にリカバリｄｖ／ｄｔを示している。さらに詳しく述べると、図２は、ユニポーラ型ダイオードとしてＳｉＣ−ＳＢＤを用いた場合と、バイポーラ型ダイオードとしてＳｉ−ＰｉＮダイオードを用いた場合の、それぞれのリカバリｄｖ／ｄｔの電流依存性を示している。

すなわち、還流用のダイオードのリカバリｄｖ／ｄｔの電流依存性は、バイポーラ型ダイオードを用いた場合には、図２の特性（ａ）に示すように電流値に反比例し、ユニポーラ型ダイオードを用いた場合には、図２の特性（ｂ）に示すように電流値に比例し、その変化傾向も顕著であることが広く知られている。

このような前提条件に基づいて、パワー半導体スイッチング素子と逆並列にバイポーラ型ダイオードを用いた電力変換器のゲート駆動回路が、例えば、特許文献１などに開示されている。この技術に開示されたゲート駆動回路では、パワー半導体スイッチング素子と逆並列にバイポーラ型ダイオードを用いているために、図２の特性（ａ）に示すように、ターンオン時の主回路電流Ｉが小さい場合にはリカバリｄｖ／ｄｔが大きいために、パワー半導体スイッチング素子のゲート抵抗値を大きくして発生ノイズを低減させて、パワー半導体スイッチング素子などの素子破壊を防いでいる。また、主回路電流Ｉが大きい場合には、リカバリｄｖ／ｄｔが小さいためにゲート抵抗値を小さくしてターンオン損失を抑制している。

ここで、還流用のダイオードはパワー半導体スイッチング素子と逆並列に接続されているために、そのダイオードのリカバリｄｖ／ｄｔは、パワー半導体スイッチング素子のｄｖ／ｄｔと同期している。したがって、パワー半導体スイッチング素子のｄｖ／ｄｔを抑えることで、そのダイオードのリカバリｄｖ／ｄｔも抑えることが可能になる。パワー半導体スイッチング素子のｄｖ／ｄｔは、ゲート抵抗値を大きくすることでゲートに流れる電流値を制限してゲート電圧の立ち上がりを遅くすることができ、これによりパワー半導体スイッチング素子のｄｖ／ｄｔも抑えることが知られている。したがって、還流用のダイオードのリカバリｄｖ／ｄｔを制御するためには、これと同期するパワー半導体スイッチング素子のゲート抵抗値、すなわちゲートインピーダンスを制御することが有用である。特許文献１においては、この性質を利用してバイポーラ型ダイオードのリカバリｄｖ／ｄｔの制御を行っている。

特開平１１−６９７７９号公報

すなわち、前記特許文献１のゲート駆動方式では、パワー半導体スイッチング素子と逆並列に接続された還流用のダイオードとしてバイポーラ型ダイオードを使用しているため、パワー半導体スイッチング素子のターンオン時の主回路電流値が小さい場合においては、そのパワー半導体スイッチング素子のゲート抵抗値を大きくしてバイポーラ型ダイオードのリカバリｄｖ／ｄｔを小さくし、パワー半導体スイッチング素子のターンオン時の主回路電流の振動を抑えることでノイズの低減や素子破壊の抑制を行っている。また、パワー半導体スイッチング素子のターンオン時の主回路電流値が大きい場合においては、パワー半導体スイッチング素子のゲート抵抗値を小さくすることでターンオンを高速化してターンオン損失を抑制している。このような制御方法は、図２の特性（ａ）に示すようなリカバリｄｖ／ｄｔの電流依存性を有したバイポーラ型ダイオードに対しては有効である。

しかしながら、ＳｉＣ−ＳＢＤのようなユニポーラ型ダイオードにおいては、図２の特性（ｂ）に示すように、バイポーラ型ダイオードのリカバリｄｖ／ｄｔの電流依存性と大きく異なっている。言い換えると、ユニポーラ型ダイオードとしてＳｉＣ−ＳＢＤを用いることで低減できる還流用のダイオードのリカバリ損失Ｅｒｒにおいて、このリカバリ損失Ｅｒｒの要因となる還流用のダイオードのリカバリｄｖ／ｄｔは、図２の特性（ｂ）に示すように、電流値に比例して大きくなり、その電流依存性はバイポーラ型ダイオードに比べて顕著である。したがって、ユニポーラ型ダイオードを用いた場合は、バイポーラ型ダイオードを用いた場合のように大電流時にゲート抵抗値を小さくするような駆動制御を行うことができない。これについて、以下、詳細に説明する。

図３は、バイポーラ型ダイオード使用時の従来例と特許文献１適用時の動作波形図であり、（ａ−１）と（ａ−２）は従来例、（ｂ−１）と（ｂ−２）は特許文献１適用時を示す。すなわち、図３は、主回路電流の大電流時においてバイポーラ型ダイオードを用いた場合の、パワー半導体スイッチング素子のターンオン時の動作波形図であり、（ａ−１）は従来例であるゲート抵抗値を変えない場合のコレクタ−エミッタ間電圧Ｖｃｅ、（ａ−２）は従来例であるゲート抵抗値を変えない場合のコレクタ電流Ｉｃ、（ｂ−１）は特許文献１を適用してゲート抵抗値を小さくした場合のコレクタ−エミッタ間電圧Ｖｃｅ、（ｂ−２）は特許文献１を適用してゲート抵抗値を小さくした場合のコレクタ電流Ｉｃの動作波形を表わしている。なお、横軸は、いずれの図も時間を示し、縦軸は、それぞれ、パワー半導体スイッチング素子のコレクタ−エミッタ間電圧Ｖｃｅ及びコレクタ電流Ｉｃを示している。また、バイポーラ型ダイオードとしてはＳｉ−ＰｉＮダイオードを用いている。なお、当該バイポーラ型ダイオードは、パワー半導体スイッチング素子に逆並列に接続されている。

すなわち、パワー半導体スイッチング素子に逆並列にバイポーラ型ダイオードを用いたインバータ装置に所定値以上の大電流が流れている場合は、図３（ａ−１）のように大電流時にはパワー半導体スイッチング素子におけるコレクタ−エミッタ間電圧Ｖｃｅのｄｖ／ｄｔが小さいため（つまり、バイポーラ型ダイオードのリカバリｄｖ／ｄｔが小さいため）、特許文献１を適用してゲート抵抗値を小さくすると、図３（ｂ−１）のようにパワー半導体スイッチング素子におけるコレクタ−エミッタ間電圧Ｖｃｅのｄｖ／ｄｔが大きくなり（つまり、バイポーラ型ダイオードのリカバリｄｖ／ｄｔが大きくなり）ターンオン損失を低減させることができる。

さらに、詳しく述べると、パワー半導体スイッチング素子のゲート抵抗値が大きい場合には、そのゲート抵抗値とパワー半導体スイッチング素子の寄生容量（Ｃ）とによる時定数が大きいために、ターンオン時（時刻ｔ１）におけるゲート信号の立ち上がり波形が緩やかになるので、図３（ａ−１）のように、パワー半導体スイッチング素子のコレクタ−エミッタ間電圧Ｖｃｅのｄｖ／ｄｔが小さくなる。すなわち、コレクタ−エミッタ間電圧Ｖｃｅの立ち下がりが緩やかになる。そこで、特許文献１を適用してゲート抵抗値を小さくすると、そのゲート抵抗値とパワー半導体スイッチング素子の寄生容量（Ｃ）とによる時定数が小さくなる。そのため、ターンオン時（時刻ｔ１）におけるゲート信号の立ち下がり波形が急峻になるので、図３（ｂ−１）のように、パワー半導体スイッチング素子のコレクタ−エミッタ間電圧Ｖｃｅのｄｖ／ｄｔが大きくなる。すなわち、コレクタ−エミッタ間電圧Ｖｃｅの立ち下がりが急峻になる。その結果、パワー半導体スイッチング素子のターンオン損失を低減させることができる。

図４は、ユニポーラ型ダイオード使用時の従来例と特許文献１適用時の動作波形図であり、（ａ−１）と（ａ−２）は従来例、（ｂ−１）と（ｂ−２）は特許文献１適用時を示す。すなわち、図４は、主回路電流の大電流時におけるユニポーラ型ダイオードを用いた場合のパワー半導体スイッチング素子のターンオン時の動作波形図であり、（ａ−１）は所定のゲート抵抗値の場合のコレクターエミッタ間電圧Ｖｃｅ、（ａ−２）は所定のゲート抵抗値の場合のコレクタ電流Ｉｃ、（ｂ−１）は特許文献１を適用してゲート抵抗値を小さくした場合のコレクターエミッタ間電圧Ｖｃｅ、（ｂ−２）は特許文献１を適用してゲート抵抗を小さくした場合のコレクタ電流Ｉｃ、の各動作波形を表わしている。なお、横軸は、いずれの図も時間を示し、縦軸は、それぞれ、パワー半導体スイッチング素子のコレクタ−エミッタ間電圧Ｖｃｅ及びコレクタ電流Ｉｃを示している。また、ユニポーラ型ダイオードとしてはＳｉＣ−ＳＢＤを用いている。

すなわち、パワー半導体スイッチング素子と逆並列にユニポーラ型ダイオードを用いたインバータ装置に大電流が流れている場合には、図２で示したようにユニポーラ型ダイオードのリカバリｄｖ／ｄｔが大きい。言い換えると、ユニポーラ型ダイオードを用いた場合は、図４（ａ−１）に示すように、大電流が流れている場合には、パワー半導体スイッチング素子のコレクタ−エミッタ間電圧Ｖｃｅのｄｖ／ｄｔが大きい（立下りが急峻である）。したがって、図４（ａ―２）に示すように、パワー半導体スイッチング素子のターンオン時におけるコレクタ電流Ｉｃに若干の跳ね上がりの振動（リンギング）が発生するおそれがある。

そのため、ユニポーラ型ダイオードを用いた場合は、大電流が流れているときに特許文献１のゲート駆動方式を適用してゲート抵抗値をさらに小さくすると、図４（ｂ−１）に示すように、パワー半導体スイッチング素子のコレクタ−エミッタ間電圧Ｖｃｅのｄｖ／ｄｔがさらに大きくなり、その結果、図４（ｂ−２）に示すように、コレクタ電流Ｉｃのリンギングが非常に大きくなる。

言い換えると、パワー半導体スイッチング素子のゲート抵抗値を小さくするにしたがって、そのゲート抵抗値とパワー半導体スイッチング素子の寄生容量（Ｃ）とによる時定数が益々小さくなるため、ターンオン時の時刻ｔ１におけるゲート信号の立ち上がり波形が益々急峻になる。その結果、図４（ｂ−１）のように、パワー半導体スイッチング素子のコレクタ−エミッタ間電圧Ｖｃｅのｄｖ／ｄｔが大きく（急峻に）なり、図４（ｂ−２）のようにコレクタ電流Ｉｃのリンギングが益々大きくなる。

すなわち、特許文献１のゲート駆動方式は、バイポーラ型ダイオードにおいては、リカバリｄｖ／ｄｔによるコレクタ電流の振動を抑制してターンオン損失を低減させることができるが、特許文献１のゲート駆動方式をユニポーラ型ダイオードに適用した場合には、大電流時においてコレクタ電流Ｉｃの跳ね上がりの振動（リンギング）が大きくなるおそれがある。言い換えると、特許文献１のゲート駆動方式をユニポーラ型ダイオードに適用した場合には、パワー半導体スイッチング素子のターンオン時の主回路電流値が小さい場合にゲート抵抗値を大きくすることでターンオン損失がさらに増え、主回路電流が大きい場合にゲート抵抗値を小さくすることで電流値に比例して高速化されていたリカバリｄｖ／ｄｔがさらに大きくなり、インバータから発生する放射ノイズが増大したり、負荷であるモータの絶縁劣化が早くなるなどの不具合が生じる。

本発明は、このような事情に鑑みてなされたものであり、パワー半導体スイッチング素子に逆並列に接続される還流用のダイオードとしてユニポーラ型ダイオードを適用した場合でも、当該パワー半導体スイッチング素子のコレクタ電流のリンギングを抑制することができるインバータ装置を提供することを課題とする。

前記課題を解決するために、本発明のインバータ装置は以下のように構成した。すなわち、本発明のインバータ装置は、パワー半導体スイッチング素子とユニポーラ型ダイオードとが逆並列に接続されたパワー半導体モジュールを備えたインバータ装置であって、前記パワー半導体モジュールに流れる電流を検出する電流検出手段と、前記電流検出手段が検出した電流値が所定値より大きいときに、前記パワー半導体スイッチング素子を駆動するゲート駆動回路のゲートインピーダンスを大きくするように、該ゲートインピーダンスを切り替えるゲートインピーダンス切替手段とを備えることを特徴とする。

本発明によれば、還流用のダイオードとしてユニポーラ型ダイオードを用いた場合でも、コレクタ電流のリンギングを抑制することが可能なインバータ装置を提供することができる。

本発明の第１実施形態におけるインバータ装置の構成図である。 ユニポーラ型ダイオードとバイポーラ型ダイオードのリカバリｄｖ／ｄｔの電流依存性を示す特性図である。 バイポーラ型ダイオード使用時の従来例と特許文献１適用時の動作波形図であり、（ａ−１）と（ａ−２）は従来例、（ｂ−１）と（ｂ−２）は特許文献１適用時を示す。 ユニポーラ型ダイオード使用時の従来例と特許文献１適用時の動作波形図であり、（ａ−１）と（ａ−２）は第１実施形態、（ｂ−１）と（ｂ−２）は従来例を示す。 本発明の第１実施形態に係るインバータ装置の動作を示す各部の波形図である。 ユニポーラ型ダイオード使用時の第１実施形態と従来例の動作波形図であり、（ａ−１）と（ａ−２）は第１実施形態、（ｂ−１）と（ｂ−２）は従来例を示す。 本発明の第２実施形態におけるインバータ装置の構成図である。 本発明の第２実施形態に係るインバータ装置の動作を示す各部の波形図である。 本発明の第３実施形態におけるインバータ装置の構成図である。 本発明の第３実施形態に係るインバータ装置の動作を示す各部の波形図である。

《概要》
本発明の実施形態に係るインバータ装置は、パワー半導体スイッチング素子と、ＳｉＣやＧａＮなどのワイドギャップ半導体のユニポーラ型ダイオードとが逆並列に接続されたパワー半導体モジュールを備えたインバータ装置であって、そのインバータ装置の主回路電流が所定値より大きい場合には、パワー半導体スイッチング素子をスイッチング駆動するためのゲート抵抗値（ゲートインピーダンス）を大きくするように構成したことを特徴とする。これにより、ユニポーラ型ダイオードのリカバリｄｖ／ｄｔを低減させて、パワー半導体スイッチング素子のターンオン損失やユニポーラ型ダイオードのリカバリ損失を少なくすることができると共に、パワー半導体スイッチング素子のコレクタ電流の振動による跳ね上がり(リンギング)を抑制することができる。

また、本発明の実施形態に係るインバータ装置は、ＰＷＭ（Pulse Width Modulation）制御を行うインバータ装置の主回路電流が所定値より大きい場合には、パワー半導体スイッチング素子をスイッチング駆動するためのゲート抵抗値（ゲートインピーダンス）を大きくすると共に、インバータ装置を駆動するためのＰＷＭ信号のパルス数を低減させるように構成したことを特徴としている。これにより、ターンオン損失、リカバリ損失、及びリンギングを抑制することができると共に、パワー半導体スイッチング素子のスイッチング損失を低減させることができる。

以下、本発明に係るインバータ装置の幾つかの実施形態について図面を参照しながら詳細に説明する。なお、各実施形態を説明するための全図において、同一の構成要素は原則として同一の符号を付し、その繰り返しの説明は省略する。

《第１実施形態》
〈インバータ装置の構成〉
図１は、本発明の第１実施形態におけるインバータ装置の構成図である。なお、一般的には、インバータ装置はフルブリッジ回路で構成されているが、図１では、本実施形態の説明の便宜上、ハーフブリッジ回路のインバータ装置を示している。

先ず、本発明の第１実施形態に係るインバータ装置の構成について説明する。図１に示すように、インバータ装置１ａは、インバータ主回路１０、上アーム駆動／制御回路２０、下アーム駆動／制御回路３０、制御回路４０、及び主回路電流検出回路５０を備えて構成されている。

インバータ主回路１０は、直列に接続された２つのパワー半導体スイッチング素子であるＳｉ−ＩＧＢＴ（Silicon Insulated Gate Bipolar Transistor）１１，１２と、ゲート抵抗１１ｇ，１２ｇと、各Ｓｉ−ＩＧＢＴ１１，１２にそれぞれ逆並列に接続されたユニポーラ型ダイオード１３，１４と、主回路電源１５と、主回路インダクタンス１６，１７と、主回路電流検出カレントトランス（ＣＴ）１８と、及び主回路１９とを備えて構成されている。

Ｓｉ−ＩＧＢＴ１１，１２は、ゲート端子に入力された信号によって、コレクタ端子とエミッタ端子との間の導通と非導通とを切り替えるパワー半導体スイッチング素子である。Ｓｉ−ＩＧＢＴ１１とユニポーラ型ダイオード１３、及び、Ｓｉ−ＩＧＢＴ１２とユニポーラ型ダイオード１４は、それぞれ、パワー半導体モジュールを構成している。また、主回路電源１５は、正極端子と負極端子との間に直流電圧を印加する直流電源である。さらに、主回路電流検出カレントトランス（ＣＴ）１８は、主回路１９に流れる電流に応じた信号を出力する電流検出手段である。

主回路電源１５の正極端子には主回路インダクタンス１６の一方の端子が接続されている。主回路インダクタンス１６の他方の端子は、直列に接続されたＳｉ−ＩＧＢＴ１１のコレクタ端子に接続されている。また、主回路電源１５の負極端子には主回路インダクタンス１７の一方の端子が接続されている。主回路インダクタンス１７の他方の端子は、直列に接続されたＳｉ−ＩＧＢＴ１２のエミッタ端子に接続されていると共に、グランドに接続されている。また、Ｓｉ−ＩＧＢＴ１１のエミッタ端子とＳｉ−ＩＧＢＴ１２のコレクタ端子とが接続されているノードから、主回路電流検出カレントトランス（ＣＴ）１８と主回路１９とを介して、図示しない負荷に接続されている。

また、上アームのＳｉ−ＩＧＢＴ１１のゲート端子は、ゲート抵抗１１ｇを介して、上アームのＳｉ−ＩＧＢＴ１１を駆動する上アーム駆動／制御回路２０に接続されている。同様に、下アームのＳｉ−ＩＧＢＴ１２のゲート端子は、ゲート抵抗１２ｇを介して、下アームのＳｉ−ＩＧＢＴ１２を駆動する下アーム駆動／制御回路３０に接続されている。

下アーム駆動／制御回路３０は、ゲート抵抗３１，３２と、ゲート抵抗切替用ｐＭＯＳ（positive channel Metal Oxide Semiconductor）３３と、ｎｐｎトランジスタ３４と、ｐｎｐトランジスタ３５と、駆動ロジック回路３６、及び下アーム駆動／制御回路電源３７，３８とを備えて構成されている。なお、ｎｐｎトランジスタ３４及びｐｎｐトランジスタ３５は、それぞれ、ｐＭＯＳ及びｎＭＯＳ（negative channel Metal Oxide Semiconductor）などに代替可能である。

下アーム駆動／制御回路３０の回路構成は次のようになっている。すなわち、ゲート抵抗切替用ｐＭＯＳ３３とゲート抵抗３１とが並列に接続され、該ゲート抵抗切替用ｐＭＯＳ３３のソース側が下アーム駆動／制御回路電源３７の正極に接続され、該ゲート抵抗切替用ｐＭＯＳ３３のドレイン側がｎｐｎトランジスタ３４のコレクタ端子に接続されている。また、該ｎｐｎトランジスタ３４のエミッタ端子はｐｎｐトランジスタ３５のエミッタ端子に接続されると共に、インバータ主回路１０におけるゲート抵抗１１ｇの一方の端子に接続されている。さらに、該ｐｎｐトランジスタ３５のコレクタ端子はゲート抵抗３２の一端に接続され、該ゲート抵抗３２の他端は下アーム駆動／制御回路電源３８の負極に接続されている。そして、下アーム駆動／制御回路電源３８の正極は前記下アーム駆動／制御回路電源３７の負極に接続されると共にグランドに接続されている。また、制御信号系としては、ゲート抵抗切替用ｐＭＯＳ３３のゲート端子が主回路電流検出回路５０に接続され、ｎｐｎトランジスタ３４とｐｎｐトランジスタ３５のそれぞれのベース端子は駆動ロジック回路３６の一端に接続され、該駆動ロジック回路３６の他端は制御回路４０に接続されている。

このような回路構成において、駆動ロジック回路３６は、制御回路４０からの駆動信号（例えば、ＰＷＭ信号）を入力して、ｎｐｎトランジスタ３４とｐｎｐトランジスタ３５とを交互にスイッチング動作させる。また、ｎｐｎトランジスタ３４とｐｎｐトランジスタ３５は、駆動ロジック回路３６の駆動信号（例えば、ＰＷＭ信号）を増幅して下アームのＳｉ−ＩＧＢＴ１２をスイッチング駆動（例えば、ＰＷＭ駆動）させる。

上アーム駆動／制御回路２０も同様の構成であって、ゲート抵抗２１，２２、ゲート抵抗切替用ｐＭＯＳ２３、ｎｐｎトランジスタ２４、ｐｎｐトランジスタ２５、駆動ロジック回路２６、及び上アーム駆動／制御回路電源２７，２８を備えて構成されている。なお、上アーム駆動／制御回路２０の回路構成は、下アーム駆動／制御回路３０の回路構成と同じであるので、重複する説明は省略する。

主回路電流検出回路５０は、検出端子が主回路電流検出カレントトランス（ＣＴ）１８に接続され、上アームの制御端子が、上アーム駆動／制御回路２０のゲート抵抗切替用ｐＭＯＳ２３のゲート端子に接続され、下アームの制御端子が下アーム駆動／制御回路３０のゲート抵抗切替用ｐＭＯＳ３３のゲート端子に接続されている。主回路電流検出回路５０は、インバータ主回路１０の主回路電流検出カレントトランス（ＣＴ）１８からの主回路電流検出信号を入力し、上アーム駆動／制御回路２０のゲート抵抗切替用ｐＭＯＳ２３及び下アーム駆動／制御回路３０のゲート抵抗切替用ｐＭＯＳ３３をＯＮ／ＯＦＦ制御する。

また、制御回路４０は、上アーム駆動／制御回路２０の駆動ロジック回路２６と下アーム駆動／制御回路３０の駆動ロジック回路３６とに、それぞれの制御信号線を接続している。したがって、制御回路４０は、上アーム駆動／制御回路２０の駆動ロジック回路２６を制御してｎｐｎトランジスタ２４及びｐｎｐトランジスタ２５を駆動制御させると共に、下アーム駆動／制御回路３０の駆動ロジック回路３６を制御してｎｐｎトランジスタ３４及びｐｎｐトランジスタ３５を駆動制御させることができる。これによって、上アームのＳｉ−ＩＧＢＴ１１と下アームのＳｉ−ＩＧＢＴ１２は、それぞれ、制御回路４０で生成されたＰＷＭ信号によってＰＷＭ制御のスイッチング動作を行うことができる。あるいは、制御回路４０は、上アームのＳｉ−ＩＧＢＴ１１と下アームのＳｉ−ＩＧＢＴ１２を交互に１８０度通電するようにスイッチング動作を行わせてもよい。

本発明の第１実施形態では、ユニポーラ型ダイオードのように、リカバリｄｖ／ｄｔが電流値に比例する特性を有する還流用のダイオードを、パワー半導体スイッチング素子と逆並列に接続したパワー半導体モジュールとして用いた場合において、主回路電流検出回路５０が検出した主回路電流の大きさに応じて、上アーム駆動／制御回路２０及び下アーム駆動／制御回路３０が、それぞれ、ゲート抵抗２１とゲート抵抗２２を接続／短絡して、Ｓｉ−ＩＧＢＴ１１及びＳｉ−ＩＧＢＴ１２のゲート抵抗値（ゲートインピーダンス）を切り替え制御するように構成されている。ここで、ゲート抵抗とは、上アームのＳｉ−ＩＧＢＴ１１と下アームのＳｉ−ＩＧＢＴ１２のスイッチング動作を安定的に行うために、ゲート端子とゲート電源との間に設けられた抵抗のことである。

〈第１実施形態におけるインバータ装置の動作〉
図１に示すインバータ装置１ａの基本的な動作を以下に説明する。制御回路４０からの制御信号によって、上アーム駆動／制御回路２０の駆動ロジック回路２６及び下アーム駆動／制御回路３０の駆動ロジック回路３６を制御し、パワー半導体スイッチング素子であるＳｉ−ＩＧＢＴ１１とＳｉ−ＩＧＢＴ１２を交互にＯＮ／ＯＦＦ動作させることにより、主回路電源１５の直流電圧が交流電圧に変換され、主回路１９に交流電流（主回路電流）が流れて負荷（図示せず）に供給されると共に、主回路１９に流れた主回路電流は、主回路電流検出カレントトランス（ＣＴ）１８で検出されて主回路電流検出回路５０へ供給される。なお、制御回路４０は、Ｓｉ−ＩＧＢＴ１１とＳｉ−ＩＧＢＴ１２をＰＷＭ制御してもよいし、Ｓｉ−ＩＧＢＴ１１とＳｉ−ＩＧＢＴ１２をそれぞれ電気角１８０度ごとにＯＮ／ＯＦＦして矩形波制御してもよい。あるいは、制御回路４０は、矩形波制御をベースにして通電角を制御するデューティ幅制御（位相制御）を行ってもよい。

ここで、Ｓｉ−ＩＧＢＴ１１とＳｉ−ＩＧＢＴ１２のＯＮ／ＯＦＦ動作について概略説明する。Ｓｉ−ＩＧＢＴ１１がＯＮしたときは、Ｓｉ−ＩＧＢＴ１２はＯＦＦとなるが、このＳｉ−ＩＧＢＴ１２に逆並列に接続された還流用のダイオードであるユニポーラ型ダイオード１４がターンオンして還流電流が流れる。同様にして、Ｓｉ−ＩＧＢＴ１２がＯＮしたときは、Ｓｉ−ＩＧＢＴ１１はＯＦＦとなるが、このＳｉ−ＩＧＢＴ１１に逆並列に接続された還流用のダイオードであるユニポーラ型ダイオード１３がターンオンして還流電流が流れる。このようなスイッチング動作の過程において、Ｓｉ−ＩＧＢＴ１１，１２のそれぞれのターンオン時にはユニポーラ型ダイオード１３，１４のそれぞれに逆回復電圧（リカバリ電圧）が発生する。

上アーム駆動／制御回路２０と下アーム駆動／制御回路３０は同じ構成であって、かつ同じ動作を行うので、本実施形態に係るＳｉ−ＩＧＢＴ１１，１２のターンオン時のコレクタ−エミッタ間電圧変化の推移（つまり、ユニポーラ型ダイオード１３，１４のリカバリ電圧変化の推移）については、便宜上、下アーム駆動／制御回路３０を用いて説明する。したがって、上アーム駆動／制御回路２０の動作説明は、重複を避けるために省略する。

すなわち、本実施形態では、ユニポーラ型ダイオードのように、リカバリｄｖ／ｄｔが電流値に比例する特性を有する還流用のダイオードを用いた場合において、上アーム駆動／制御回路２０及び下アーム駆動／制御回路３０が、主回路電流検出カレントトランス１８で検出された主回路電流に基づいて、Ｓｉ−ＩＧＢＴ１１及びＳｉ−ＩＧＢＴ１２のゲート抵抗値を切り替える制御を行うが、本実施形態では、下アーム駆動／制御回路３０を用いてこの動作を説明する。

図５は、本発明の第１実施形態に係るインバータ装置の動作を示す各部の波形図であり、（ａ）は主回路電流、(ｂ)は制御回路の下アームＰＷＭ信号、（ｃ）は主回路電流が所定の閾値よりも大きいか否かによって主回路電流検出回路５０がゲート抵抗切替用ｐＭＯＳ３３のゲート端子へ送信する下アームのゲート抵抗切替信号、（ｄ）は下アームのユニポーラ型ダイオード１４の逆回復時の電圧変化率（リカバリｄｖ／ｄｔ）を示している。なお、いずれの図も横軸は時間を表わし、縦軸はそれぞれのレベルを表わしている。また、主回路電流（ａ）は、図１において図示しない負荷から主回路１９を通ってＳｉ−ＩＧＢＴ１２のコレクタからエミッタへ流れる電流（コレクタ電流Ｉｃ）の方向を正極として表わしている。なお、制御回路の下アームＰＷＭ信号(ｂ)は、主回路電流（ａ）を生成するために、駆動ロジック回路３６を介して下アームのＳｉ−ＩＧＢＴ１２のゲート部分に供給される信号である。

ここで、図５の主回路電流（ａ）と逆回復時の電圧変化率（ｄ）（つまり、リカバリｄｖ／ｄｔ）との関係について説明する。主回路電流（ａ）（つまり、コレクタ電流Ｉｃ）は、例えば、半サイクル１０ｍｓｅｃでＳｉ−ＩＧＢＴ１２のコレクタからエミッタへ正弦波状に流れている。このとき、Ｓｉ−ＩＧＢＴ１２は、例えば、１００μｓｅｃのキャリア周波数でスイッチング駆動している。なお、このときのスイッチング駆動の信号は、デューティ比制御を行うＰＷＭ信号によるキャリア周波数でもよいし、デューティ比制御を行わないでデューティ比が５０％のＯＮ／ＯＦＦ信号によるキャリア周波数であってもよい。いずれの場合においても、Ｓｉ−ＩＧＢＴ１２は、１００μｓｅｃのキャリア周波数でスイッチング駆動することになる。すなわち、主回路電流（コレクタ電流Ｉｃ）の半サイクル１０ｍｓｅｃの間にＳｉ−ＩＧＢＴ１２は１００回のスイッチング駆動を行う。したがって、Ｓｉ−ＩＧＢＴ１２がスイッチング駆動を行うごとに、Ｓｉ−ＩＧＢＴ１２のコレクタ電圧にｄｖ／ｄｔが発生する（つまり、ユニポーラ型ダイオード１４にリカバリｄｖ／ｄｔが発生する。）このときにキャリア周波数で発生する毎サイクルの逆回復時の電圧変化率（ｄ）（つまり、リカバリｄｖ／ｄｔ）は、主回路電流（ａ）（つまり、コレクタ電流Ｉｃ）が増加するにしたがって大きくなる。そのため、主回路電流（ａ）（つまり、コレクタ電流Ｉｃ）が所定の電流値まで上昇したら、Ｓｉ−ＩＧＢＴ１２のゲート抵抗値を大きくして、キャリア周波数の毎サイクル時における逆回復時の電圧変化率（ｄ）（つまり、リカバリｄｖ／ｄｔ）を減少させている。これについての詳細は、以下に説明する。

なお、ここでは、制御回路４０が図５（ｂ）のようにＰＷＭ制御を行うことによって、主回路電流を図５（ａ）のように正弦波にしている。しかし、これに限らず、制御回路４０がＯＮ／ＯＦＦのキャリア周波数で１８０度通電制御を行い、Ｓｉ−ＩＧＢＴ１１とＳｉ−ＩＧＢＴ１２をキャリア周波数で交互にＯＮ／ＯＦＦさせて矩形波を出力し、インバータ装置１ａの出力側のフィルタ（図１では図示せず）によって高調波を除去し、出力電流（主回路電流）を図５（ａ）のように正弦波状にしてもよい。

次に、図１及び図５を用いて、本発明の第１実施形態に係るインバータの動作について説明する。時刻ｔ０において、正弦波の主回路電流（ａ）がゼロから上昇し始めると、ユニポーラ型ダイオード１４の逆回復時の電圧変化率（ｄ）も上昇する。このとき、主回路電流検出カレントトランス１８で検出された主回路電流が所定値より小さい場合は、主回路電流検出回路５０はゲート抵抗切替用ｐＭＯＳ３３の制御端子にＯＮ信号を伝達する。すなわち、下アームのゲート抵抗切替信号（ｃ）はＯＮとなる。したがって、下アームのＳｉ−ＩＧＢＴ１２のゲート抵抗値は、ゲート抵抗切替用ｐＭＯＳ３３がＯＮ状態のため、ゲート抵抗１２ｇのみの抵抗値である。

やがて、時刻ｔ１において、主回路電流検出カレントトランス１８で検出された主回路電流（ａ）が所定の閾値Ith1（例えば、主回路電流のピーク値の１／２）よりも大きくなると、主回路電流検出回路５０はゲート抵抗切替用ｐＭＯＳ３３の制御端子にＯＦＦ信号を伝達する。すなわち、下アームのゲート抵抗切替信号（ｃ）はＯＮからＯＦＦとなる。したがって、下アームのＳｉ−ＩＧＢＴ１２のゲート抵抗値は、ゲート抵抗切替用ｐＭＯＳ３３がＯＦＦ状態のため、ゲート抵抗１２ｇの抵抗値とゲート抵抗３１の抵抗値との和となる。そのため、Ｓｉ−ＩＧＢＴ１２のターンオン時の電流変化率（ｄｉ／ｄｔ）が小さくなり、逆並列に接続されたユニポーラ型ダイオード１４の逆回復時の電圧変化率（ｄ）、すなわちリカバリｄｖ／ｄｔは、時刻ｔ１以降においては、破線のレベル（図５（ｄ）の従来例のレベル）から実線のレベル（図５（ｄ）の第１実施形態のレベル）に低減する。その結果、Ｓｉ−ＩＧＢＴ１１のコレクタ−エミッタ間電圧Ｖｃｅのサージ電圧（リンギング電圧）を低減させることができる。

そして、時刻ｔ１から時刻ｔ２までは、主回路電流（ａ）の上昇に伴って、ユニポーラ型ダイオード１４の逆回復時の電圧変化率（ｄ）、すなわち、リカバリｄｖ／ｄｔは上昇するが、Ｓｉ−ＩＧＢＴ１２のゲート抵抗値は、ゲート抵抗１２ｇの抵抗値とゲート抵抗３１の抵抗値との和となるため、ユニポーラ型ダイオード１４のリカバリｄｖ／ｄｔは従来例より低いレベルで推移する。

次に、時刻ｔ２以降においては、主回路電流（ａ）の低下に伴って、ユニポーラ型ダイオード１４の逆回復時の電圧変化率（ｄ）、すなわち、リカバリｄｖ／ｄｔは低下する。そして、時刻ｔ３において、主回路電流検出カレントトランス１８で検出された主回路電流（ａ）が所定の閾値Ith1（例えば、主回路電流のピーク値の１／２）まで低下すると、主回路電流検出回路５０はゲート抵抗切替用ｐＭＯＳ３３の制御端子にＯＮ信号を伝達する。すなわち、下アームのゲート抵抗切替信号（ｃ）はＯＦＦからＯＮとなる。

したがって、下アームのＳｉ−ＩＧＢＴ１２のゲート抵抗値は、ゲート抵抗切替用ｐＭＯＳ３３がＯＮ状態のため、ゲート抵抗１２ｇの抵抗値のみとなる。その結果、時刻ｔ３以降においてはリカバリｄｖ／ｄｔは従来例と同じレベルまで上昇するが、このときは主回路電流（ａ）が所定の閾値Ith1より低下しているのでリカバリｄｖ／ｄｔの値も低くなっている。そして、時刻ｔ４において主回路電流（ａ）がゼロになるとリカバリｄｖ／ｄｔの値もゼロとなる。

なお、主回路電流検出回路５０は、主回路電流検出カレントトランス１８に限らず、シャント抵抗やセンス機能付きのＩＧＢＴなどを使用する回路を用いることで、主回路電流を容易に検出することができる。また、主回路電流を検出する箇所は、図１で示した主回路１９の位置に限ることはなく、Ｓｉ−ＩＧＢＴ１２のエミッタ、Ｓｉ−ＩＧＢＴ１２のコレクタ、ユニポーラ型ダイオード１４、または上アーム側のユニポーラ型ダイオード１３などの箇所でも検出することが可能である。なお、上アーム側のユニポーラ型ダイオード１３で主回路電流を検出できるのは、下アームのＳｉ−ＩＧＢＴ１２がＯＮ状態のときに図示しない負荷を通った主回路電流が上アームのユニポーラ型ダイオード１３を還流するためである。すなわち、主回路電流を検出する箇所は、下アームのＳｉ−ＩＧＢＴ１２と逆並列のユニポーラ型ダイオード１４とからなるパワー半導体モジュールに流れる電流を検出できる箇所であれば、いずれの箇所でもよい。

図６は、ユニポーラ型ダイオード使用時の第１実施形態と従来例の動作波形図であり、（ａ−１）と（ａ−２）は第１実施形態、（ｂ−１）と（ｂ−２）は従来例を示す。すなわち、図６は、主回路電流の大電流時におけるユニポーラ型ダイオードを用いた場合のパワー半導体スイッチング素子のターンオン時の動作波形図であり、（ａ−１）は第１実施形態のコレクタ−エミッタ間電圧Ｖｃｅ、（ａ−２）は第１実施形態のコレクタ電流Ｉｃ、（ｂ−１）は従来例のコレクタ−エミッタ間電圧Ｖｃｅ、（ｂ−２）は従来例のコレクタ電流Ｉｃ、の各動作波形を表わしている。なお、横軸は、いずれの図も時間を示し、縦軸は、それぞれ、パワー半導体スイッチング素子（下アームのＳｉ−ＩＧＢＴ１２）のコレクタ−エミッタ間電圧Ｖｃｅ及びコレクタ電流Ｉｃを示している。また、ユニポーラ型ダイオードとしてはＳｉＣ−ＳＢＤを用いている。

図６の（ｂ−１），（ｂ−２）に示すように、従来例では、パワー半導体スイッチング素子のゲート抵抗値が固定されているために、主回路電流が大電流のときはパワー半導体スイッチング素子のコレクタ−エミッタ間電圧Ｖｃｅ（すなわち、ユニポーラ型ダイオードのリカバリｄｖ／ｄｔ）が大きくなり、パワー半導体スイッチング素子のコレクタ電流Ｉｃにやや大きい跳ね上がりの振動（リンギング）が発生している。

ところが、第１実施形態の場合は、主回路電流が大電流のときにはパワー半導体スイッチング素子（つまり、Ｓｉ−ＩＧＢＴ１２）のゲート抵抗値を大きくしているので（ゲート抵抗３１の抵抗値とゲート抵抗１２ｇの抵抗値の和にしているので）、Ｓｉ−ＩＧＢＴ１２のゲート抵抗値が一定である従来例に比べて、図６の（ａ−１），（ａ−２）に示すように、パワー半導体スイッチング素子（Ｓｉ−ＩＧＢＴ１２）のコレクタ電流Ｉｃの跳ね上がりの振動（リンギング）は小さくなっている。このようにして、主回路電流の大きさに応じて２段階でゲート抵抗値を変化させることにより、主回路電流の大電流時におけるユニポーラ型ダイオードのリカバリｄｖ／ｄｔを低減させることができるため、コレクタ電流Ｉｃのリンギングを抑えてインバータ装置１ａから発生する放射ノイズを低減させ、負荷であるモータの絶縁抵抗の長寿命化を実現することが可能となる。

言い換えると、主回路電流が大電流時にはパワー半導体スイッチング素子のゲート抵抗値を大きくすることによって、そのゲート抵抗値とパワー半導体スイッチング素子の寄生容量（Ｃ）とによる時定数が大きくなるため、パワー半導体スイッチング素子のターンオン時のゲート信号の立ち上がり波形が緩やかになる。その結果、パワー半導体スイッチング素子のコレクタ−エミッタ間電圧Ｖｃｅのｄｖ／ｄｔが小さくなり（つまり、ユニポーラ型ダイオードのリカバリｄｖ／ｄｔが小さくなり）、図６の（ａ−２）のようにコレクタ電流Ｉｃのリンギングを小さくすることができる。

《第２実施形態》
図７は、本発明の第２実施形態におけるインバータ装置の構成図である。図７に示す第２実施形態のインバータ装置１ｂについては、図１に示す第１実施形態のインバータ装置１ａと同じ構成要素は同一の符号が付されている。第２実施形態のインバータ装置１ｂが第１実施形態のインバータ装置１ａと異なる点は、主回路電流検出回路５０から制御回路４０へ制御信号線５１が接続されているところである。

すなわち、前記の第１実施形態のインバータ装置１ａにおいては、主回路電流検出回路５０が、主回路電流検出カレントトランス１８の検出した主回路電流の大きさに基づいてパワー半導体スイッチング素子（つまり、Ｓｉ−ＩＧＢＴ１１，１２）のゲート抵抗値を変化させ、そのパワー半導体スイッチング素子のコレクタ−エミッタ間電圧Ｖｃｅのｄｖ／ｄｔ（つまり、ユニポーラ型ダイオードのリカバリｄｖ／ｄｔ）を抑制していた。第２実施形態のインバータ装置１ｂでは、これに加えて、主回路電流検出回路５０から制御回路４０へ制御信号線５１によって制御信号を伝達し、主回路電流検出カレントトランス１８が検出した主回路電流の大きさに基づいてＰＷＭ信号のスイッチング回数を制御している。これによって、パワー半導体スイッチング素子のコレクタ電流Ｉｃの跳ね上がりの振動を抑制すると共に、ＰＷＭ信号のスイッチングロスによる効率低下を抑制することができる。

図８は、本発明の第２実施形態に係るインバータ装置の動作を示す各部の波形図であり、（ａ）は主回路電流Ｉｃ、(ｂ)は第２実施形態の制御回路の下アームＰＷＭ信号、（ｃ）は従来例の制御回路の下アームＰＷＭ信号、（ｄ）は主回路電流が所定の閾値よりも大きいか否かによって主回路電流検出回路５０がゲート抵抗切替用ｐＭＯＳ３３のゲート端子へ送信する下アームのゲート抵抗切替信号、（ｅ）は下アームのユニポーラ型ダイオード１４の逆回復時の電圧変化率（リカバリｄｖ／ｄｔ）を示している。いずれの図も横軸は時間を表わし、縦軸はそれぞれのレベルを表わしている。なお、主回路電流Ｉｃ（ａ）は、図示しない負荷から主回路１９を通ってＳｉ−ＩＧＢＴ１２のコレクタ−エミッタに流れる電流（コレクタ電流Ｉｃ）の方向を正極として表わしている。さらに、第２実施形態の制御回路の下アームＰＷＭ信号(ｂ)、及び従来例の制御回路の下アームＰＷＭ信号（ｃ）は、それぞれ、主回路電流（ａ）を生成するために、駆動ロジック回路３６を介して下アームのＳｉ−ＩＧＢＴ１２のゲート部分に供給される信号を示している。

図８の時刻ｔ０において、正弦波の主回路電流（ａ）がゼロから上昇し始めると、ユニポーラ型ダイオード１４の出力電圧の電圧変化率（ｅ）も上昇する。このとき、主回路電流検出カレントトランス１８で検出された主回路電流が所定の閾値Ith1（例えば、主回路電流のピーク値の１／２）より小さい場合は、主回路電流検出回路５０はゲート抵抗切替用ｐＭＯＳ３３の制御端子にＯＮ信号を伝達する。すなわち、下アームゲート抵抗切替信号（ｄ）はＯＮとなる。したがって、下アームのＳｉ−ＩＧＢＴ１２のゲート抵抗値は、ゲート抵抗切替用ｐＭＯＳ３３がＯＮ状態のため、ゲート抵抗１２ｇの抵抗値のみとなる。

やがて、時刻ｔ１において、主回路電流検出カレントトランス１８で検出された主回路電流（ａ）が所定の閾値Ith1よりも大きくなると、主回路電流検出回路５０はゲート抵抗切替用ｐＭＯＳ３３の制御端子にＯＦＦ信号を伝達する。すなわち、下アームのゲート抵抗切替信号（ｄ）はＯＦＦとなる。したがって、下アームのＳｉ−ＩＧＢＴ１２のゲート抵抗値は、ゲート抵抗切替用ｐＭＯＳ３３がＯＦＦ状態のため、ゲート抵抗１２ｇの抵抗値とゲート抵抗３１の抵抗値との和となる。そのため、Ｓｉ−ＩＧＢＴ１２のターンオン時の電流変化率（ｄｉ／ｄｔ）が小さくなり、逆並列に接続されたユニポーラ型ダイオード１４の逆回復時の電圧変化率（ｅ）、すなわちリカバリｄｖ／ｄｔは、時刻ｔ１以降においては、図８（ｅ）の破線のレベル（従来例のレベル）から実線のレベル（第２実施形態のレベル）に低減する。その結果、Ｓｉ−ＩＧＢＴ１２のコレクタ電流Ｉｃのリンギングを低減することができる。

そして、時刻ｔ１から時刻ｔ２までは、主回路電流（ａ）の上昇に伴って、逆回復時の電圧変化率（ｅ）、すなわち、リカバリｄｖ／ｄｔは上昇するが、Ｓｉ−ＩＧＢＴ１２のゲート抵抗値がゲート抵抗１２ｇの抵抗値とゲート抵抗３１の抵抗値との和となるために、ユニポーラ型ダイオード１４のリカバリｄｖ／ｄｔは従来例より低いレベルで推移する。

次に、時刻ｔ２以降においては、主回路電流（ａ）の低下に伴って、ユニポーラ型ダイオード１４の逆回復時の電圧変化率（ｅ）、すなわち、リカバリｄｖ／ｄｔは低下する。そして、時刻ｔ３において、主回路電流検出カレントトランス１８で検出された主回路電流（ａ）が所定の閾値Ith1（例えば、主回路電流のピーク値の１／２）まで低下すると、主回路電流検出回路５０はゲート抵抗切替用ｐＭＯＳ３３の制御端子にＯＮ信号を伝達する。すなわち、下アームのゲート抵抗切替信号（ｄ）はＯＮとなる。

したがって、下アームのＳｉ−ＩＧＢＴ１２のゲート抵抗値は、ゲート抵抗切替用ｐＭＯＳ３３がＯＮ状態のため、ゲート抵抗１２ｇの抵抗値のみとなる。その結果、時刻ｔ３以降においてリカバリｄｖ／ｄｔが従来例と同じレベルまで上昇するが、このときは主回路電流（ａ）が所定値より低下しているのでリカバリｄｖ／ｄｔの値も低くなっている。そして、時刻ｔ４において主回路電流（ａ）がゼロになるとリカバリｄｖ／ｄｔの値もゼロとなる。

さらに、本実施形態では、主回路電流検出回路５０が、主回路電流検出カレントトランス１８の検出した主回路電流の情報を制御回路４０へ伝達している。これによって、制御回路４０は、主回路電流の検出値が大きい場合には、駆動ロジック回路３６へ出力するＰＷＭ信号の出力パルス数を少なくしている。

すなわち、図８に示すように、パワー半導体スイッチング素子（Ｓｉ−ＩＧＢＴ１２）が駆動する電気角１８０度の間においては、通常は、従来例の制御回路の下アームＰＷＭ信号（ｃ）に示すような、間引きのないＰＷＭ信号に基づいてＳｉ−ＩＧＢＴ１２のスイッチング制御を行うことにより、主回路電流（ａ）は正弦波の状態になる。しかし、このような間引きのないＰＷＭ信号で各パワー半導体スイッチング素子を駆動すると、スイッチング回数が多くなってパワー半導体スイッチング素子（Ｓｉ−ＩＧＢＴ１２）のスイッチング損失が増加してしまう。

そこで、図８における時刻ｔ１から時刻ｔ３の間は、主回路電流（ａ）が所定の閾値Ith1よりも大きくなる。この間は、制御回路４０が、第２実施形態の制御回路の下アームＰＷＭ信号（ｂ）に示すように、ＰＷＭ信号の間引きを行い、出力パルス数を少なくする。これによって、主回路電流（ａ）が大電流のときは、パワー半導体スイッチング素子（Ｓｉ−ＩＧＢＴ１２）のスイッチング回数を低減させてそのパワー半導体スイッチング素子（Ｓｉ−ＩＧＢＴ１２）のスイッチング損失を減少させることができる。その結果、インバータ装置１ｂの効率低下を抑制することができる。

以上述べたように、通常は主回路電流が大きい場合に、ゲート抵抗値を大きくすると、パワー半導体スイッチング素子（Ｓｉ−ＩＧＢＴ１２）のスイッチング損失が増大するが、主回路電流が大きいときには、制御回路４０から駆動ロジック回路３６へ出力するＰＷＭ信号の出力パルス数を小さくすることによって、パワー半導体スイッチング素子（Ｓｉ−ＩＧＢＴ１２）のスイッチング損失を低減させることができる。このため、本実施形態を適用したインバータ装置１ｂでは、インバータ装置１ｂで発生する放射ノイズを低減させて負荷であるモータの絶縁抵抗の長寿命化を実現させることができると共に、インバータ装置１ｂの電力損失を低減させることができる。

なお、ＰＷＭ信号の間引きを多くすることによってパワー半導体スイッチング素子のスイッチング損失を減少させて効率を向上させることができるが、その反面、ＰＷＭ信号の間引きを多くすることによって主回路電流に歪みが生じて正弦波を維持できなくなるというトレードオフの関係がある。したがって、実機によるカットアンドトライによって、最適なトレードオフの関係になるようにＰＷＭ信号のスイッチング回数の最適な低減化を行うことが望ましい。

《第３実施形態》
図９は、本発明の第３実施形態におけるインバータ装置の構成図である。図９に示す第３実施形態のインバータ装置１ｃについては、図７に示す第２実施形態のインバータ装置１ｂと同じ構成要素は同一の符号が付されている。第３実施形態のインバータ装置１ｃが第２実施形態のインバータ装置１ｂと異なる点は、パワー半導体スイッチング素子のゲート抵抗値（ゲートインピーダンス）を３段階で切り替えているところである。

先ず、図９に示す第３実施形態に係るインバータ装置１ｃの構成について、重複説明を避けて説明するする。図９に示すように、本発明の第３実施形態におけるインバータ装置１ｃは、インバータ主回路１０、上アーム駆動／制御回路２０ａ、下アーム駆動／制御回路３０ａ、制御回路４０、及び主回路電流検出回路５０を備えて構成されている。なお、インバータ主回路１０と制御回路４０は図１と同じであるので構成の説明は省略する。

下アーム駆動／制御回路３０ａの回路構成は次のようになっている。すなわち、下アーム駆動／制御回路電源３７の正極が、ゲート抵抗切替用ｐＭＯＳ３３ａのソース端子とゲート抵抗切替用ｐＭＯＳ３３ｂのソース端子とに接続されている。そして、ゲート抵抗切替用ｐＭＯＳ３３ａのソース端子がゲート抵抗３１ａの一端に接続され、該ゲート抵抗切替用ｐＭＯＳ３３ａのドレイン端子が前記ゲート抵抗３１ａの他端に接続されている（すなわち、ゲート抵抗切替用ｐＭＯＳ３３ａとゲート抵抗３１ａとが並列に接続されている）。さらに、ゲート抵抗切替用ｐＭＯＳ３３ａのドレイン端子がｎｐｎトランジスタ３４のコレクタ端子に接続されている。また、ゲート抵抗切替用ｐＭＯＳ３３ｂのドレイン端子はゲート抵抗３１ｂの一端に接続され、該ゲート抵抗３１ｂの他端はｎｐｎトランジスタ３４のコレクタ端子に接続されている。

また、該ｎｐｎトランジスタ３４のエミッタ端子は、ｐｎｐトランジスタ３５のエミッタ端子に接続されると共に、インバータ主回路１０におけるゲート抵抗１２ｇの一方の端子に接続されている。さらに、該ｐｎｐトランジスタ３５のコレクタ端子はゲート抵抗３２の一端に接続され、該ゲート抵抗３２の他端は下アーム駆動／制御回路電源３８の負極に接続されている。そして、該下アーム駆動／制御回路電源３８の正極は、前記下アーム駆動／制御回路電源３７の負極に接続されると共にグランドに接続されている。また、制御信号系としては、ゲート抵抗切替用ｐＭＯＳ３３ａのゲート端子とゲート抵抗切替用ｐＭＯＳ３３ｂのゲート端子が、それぞれ、主回路電流検出回路５０の制御端子に接続されている。さらに、ｎｐｎトランジスタ３４のベース端子とｐｎｐトランジスタ３５のベース端子は、駆動ロジック回路３６の制御端子に接続され、該駆動ロジック回路３６の信号入力端子は制御回路４０に接続されている。

このような回路構成において、駆動ロジック回路３６は、制御回路４０からの駆動信号（例えば、ＰＷＭ信号）を入力して、ｎｐｎトランジスタ３４とｐｎｐトランジスタ３５とを交互にスイッチング動作させる。また、ｎｐｎトランジスタ３４とｐｎｐトランジスタ３５とは、駆動ロジック回路３６の駆動信号（例えば、ＰＷＭ信号）を増幅して下アームのＳｉ−ＩＧＢＴ１２をスイッチング駆動（例えば、ＰＷＭ駆動）させる。

なお、上アーム駆動／制御回路２０ａの回路構成は、下アーム駆動／制御回路３０ａの回路構成と同じであるので、重複する説明は省略する。

すなわち、図９に示すように、本発明の第３実施形態におけるインバータ装置１ｃは、下アームのＳｉ−ＩＧＢＴ１２のゲート抵抗値を３段階で切り替えるために、ゲート抵抗３１ａに並列に接続されたゲート抵抗切替用ｐＭＯＳ３３ａと、ゲート抵抗３１ｂに直列に接続されたゲート抵抗切替用ｐＭＯＳ３３ｂとが設けられている。同様にして、上アームのＳｉ−ＩＧＢＴ１１のゲート抵抗値を３段階で切り替えるために、ゲート抵抗２１ａに並列に接続されたゲート抵抗切替用ｐＭＯＳ２３ａと、ゲート抵抗２１ｂに直列に接続されたゲート抵抗切替用ｐＭＯＳ２３ｂとが設けられている。その他の構成要素は図７に示す第２実施形態のインバータ装置１ｂと同じである。

図１０は、本発明の第３実施形態に係るインバータ装置の動作を示す各部の波形図であり、（ａ）は主回路電流、(ｂ)は第３実施形態の制御回路の下アームＰＷＭ信号、（ｃ）は従来例の制御回路の下アームＰＷＭ信号、（ｄ）は主回路電流が第１の閾値よりも大きいか否かによって主回路電流検出回路５０がゲート抵抗切替用ｐＭＯＳ３３ａのゲート端子へ送信する下アームの第１ゲート抵抗切替信号、（ｅ）は主回路電流が第２の閾値（但し、第２の閾値＞第１の閾値）よりも大きいか否かによって主回路電流検出回路５０がゲート抵抗切替用ｐＭＯＳ３３ｂのゲート端子へ送信する下アームの第２ゲート抵抗切替信号、（ｆ）は下アームのユニポーラ型ダイオード１４の逆回復時の電圧変化率（リカバリｄｖ／ｄｔ）を示している。いずれの図も横軸は時間を表わし、縦軸はそれぞれのレベルを表わしている。なお、主回路電流（ａ）は、図示しない負荷から主回路１９を通ってＳｉ−ＩＧＢＴ１２のコレクタ−エミッタに流れる電流（コレクタ電流Ｉｃ）の方向を正極として表わしている。さらに、第３実施形態の制御回路の下アームＰＷＭ信号(ｂ)、及び従来例の制御回路の下アームＰＷＭ信号（ｃ）は、それぞれ、主回路電流（ａ）を生成するために、駆動ロジック回路３６を介して下アームのＳｉ−ＩＧＢＴ１２のゲート部分へ供給されるＰＷＭ信号である。

図１０の時刻ｔ０において、正弦波の主回路電流（ａ）がゼロから上昇し始めると、ユニポーラ型ダイオード１４の逆回復時の電圧変化率（ｆ）、すなわち、リカバリｄｖ／ｄｔも上昇する。このとき、主回路電流検出カレントトランス１８で検出された主回路電流（ａ）が第１の閾値Ith1（例えば、主回路電流のピーク値の１／３）より小さい場合は、主回路電流検出回路５０はゲート抵抗切替用ｐＭＯＳ３３ａ，３３ｂの各制御端子にＯＮ信号を伝達する。すなわち、第１ゲート抵抗切替信号（ｄ）と第２ゲート抵抗切替信号（ｅ）とが共にＯＮとなる。これにより、ｎｐｎトランジスタ３４のコレクタ端子と、下アーム駆動／制御回路電源３７の正極との間の抵抗値は０となるので、インバータ主回路１０における下アームのＳｉ−ＩＧＢＴ１２のゲート抵抗値は、ゲート抵抗１２ｇの抵抗値のみとなる。

やがて、時刻ｔ１において、主回路電流検出カレントトランス１８で検出された主回路電流（ａ）が第１の閾値Ith1（例えば、主回路電流のピーク値の１／３）よりも大きくなると、主回路電流検出回路５０は、ゲート抵抗切替用ｐＭＯＳ３３ｂの制御端子にＯＮ信号を伝達したまま、ゲート抵抗切替用ｐＭＯＳ３３ａの制御端子にＯＦＦ信号を伝達する。すなわち、第１ゲート抵抗切替信号（ｄ）がＯＦＦで、第２ゲート抵抗切替信号（ｅ）がＯＮとなる。

これによって、下アームのＳｉ−ＩＧＢＴ１２のゲート抵抗値は、ゲート抵抗切替用ｐＭＯＳ３３ａがＯＦＦ状態でゲート抵抗切替用ｐＭＯＳ３３ｂがＯＮ状態であるため、ゲート抵抗３１ａ、ゲート抵抗３１ｂの並列接続による抵抗値とゲート抵抗１２ｇの抵抗値との和となる。時刻ｔ１以降のゲート抵抗値は、時刻ｔ０〜ｔ１のゲート抵抗値よりも大きい。そのため、Ｓｉ−ＩＧＢＴ１２のターンオン時の電流変化率（ｄｉ／ｄｔ）が小さくなり、逆並列に接続されたユニポーラ型ダイオード１４の逆回復時の電圧変化率（ｆ）、すなわちリカバリｄｖ／ｄｔは、時刻ｔ１以降においては、図１０（ｆ）の破線のレベル（従来例のレベル）から実線のレベル（第３実施形態のレベル）に低減する。その結果、Ｓｉ−ＩＧＢＴ１２のコレクタ電流Ｉｃのリンギングを低減させることができる。

さらに、時刻ｔ２において、主回路電流検出カレントトランス１８で検出された主回路電流（ａ）が第２の閾値Ith2（例えば、主回路電流のピーク値の２／３）より大きくなると、主回路電流検出回路５０は、ゲート抵抗切替用ｐＭＯＳ３３ａの制御端子にＯＦＦ信号を伝達したまま、ゲート抵抗切替用ｐＭＯＳ３３ｂの制御端子にもＯＦＦ信号を伝達する。すなわち、第１ゲート抵抗切替信号（ｄ）がＯＦＦ、第２ゲート抵抗切替信号（ｅ）がＯＦＦとなる。

これによって、下アームのＳｉ−ＩＧＢＴ１２のゲート抵抗値は、ゲート抵抗切替用ｐＭＯＳ３３ａとゲート抵抗切替用ｐＭＯＳ３３ｂが共にＯＦＦ状態であるため、ゲート抵抗３１ａの抵抗値とゲート抵抗１２ｇの抵抗値との和となる。時刻ｔ２以降のゲート抵抗値は、時刻ｔ１〜ｔ２のゲート抵抗値よりも大きい。そのため、時刻ｔ２以降においては、Ｓｉ−ＩＧＢＴ１２のターンオン時の電流変化率（ｄｉ／ｄｔ）がさらに小さくなる。すなわち、時刻ｔ２以降において、ユニポーラ型ダイオード１４の逆回復時の電圧変化率（ｅ）、つまり、リカバリｄｖ／ｄｔがさらに減少する。これによって、インバータ装置１ｃのサージ電圧（リンギング電圧）をさらに低減させることが可能となる。

また、時刻ｔ２から時刻ｔ３までは主回路電流（ａ）の上昇に伴ってリカバリｄｖ／ｄｔは上昇するが、Ｓｉ−ＩＧＢＴ１２のゲート抵抗値は、ゲート抵抗３１ａの抵抗値とゲート抵抗１２ｇの抵抗値との和となる。そのために、図１０（ｆ）の実線で示す第３実施形態のリカバリｄｖ／ｄｔは、破線で示す従来例のリカバリｄｖ／ｄｔに比べてかなり小さな値となっている。

次に、時刻ｔ３から時刻ｔ４までは主回路電流（ａ）の減少に伴って逆回復時の電圧変化率（ｆ）、すなわち、リカバリｄｖ／ｄｔも減少し、時刻ｔ４において主回路電流（ａ）が第２の閾値Ith2（例えば、主回路電流のピーク値の２／３）よりも小さくなると、主回路電流検出回路５０は、ゲート抵抗切替用ｐＭＯＳ３３ａの制御端子にＯＦＦ信号を伝達したまま、ゲート抵抗切替用ｐＭＯＳ３３ｂの制御端子にはＯＮ信号を伝達する。すなわち、第１ゲート抵抗切替信号（ｄ）がＯＦＦで、第２ゲート抵抗切替信号（ｅ）がＯＮとなる。

これによって、下アームのＳｉ−ＩＧＢＴ１２のゲート抵抗値は、ゲート抵抗切替用ｐＭＯＳ３３ａがＯＦＦ状態で、ゲート抵抗切替用ｐＭＯＳ３３ｂがＯＮの状態であるため、ゲート抵抗３１ａ、ゲート抵抗３１ｂの並列接続による抵抗値とゲート抵抗１２ｇの抵抗値との和となる。時刻ｔ４以降のゲート抵抗値は、時刻ｔ３〜ｔ４のゲート抵抗値よりも小さい。したがって、時刻ｔ４以降においても、第３実施形態のリカバリｄｖ／ｄｔは、従来例の破線のレベルより低い実線のレベル（図１０（ｆ）の第３実施形態のレベル）に低減した状態で減少する。

次に、時刻ｔ５になると、主回路電流検出カレントトランス１８で検出された主回路電流が第１の閾値Ith1（例えば、主回路電流のピーク値の１／３）よりも小さくなるので、時刻ｔ５以降においては、主回路電流検出回路５０は、ゲート抵抗切替用ｐＭＯＳ３３ａとゲート抵抗切替用ｐＭＯＳ３３ｂとにＯＮ信号を伝達する。すなわち、第１ゲート抵抗切替信号（ｄ）と第２ゲート抵抗切替信号（ｅ）が共にＯＮとなる。したがって、インバータ主回路１０の下アームのＳｉ−ＩＧＢＴ１２のゲート抵抗値は、ゲート抵抗切替用ｐＭＯＳ３３ａとゲート抵抗切替用ｐＭＯＳ３３ｂとが共にＯＮ状態であるため、ゲート抵抗１２ｇの抵抗値のみとなる。時刻ｔ５以降のゲート抵抗値は、時刻ｔ４〜ｔ５のゲート抵抗値よりも小さい。これによって、主回路電流（ａ）が第１の閾値Ith1以下のときは、ユニポーラ型ダイオード１４の逆回復時の電圧変化率（ｆ）、つまり、リカバリｄｖ／ｄｔは従来例と同じ値で低下するが、このときは、主回路電流（ａ）が小さいためにリカバリｄｖ／ｄｔも小さくなっているので、インバータ装置１ｃにサージ電圧（リンギング電圧）が生じるおそれはない。

すなわち、前記の図６で示したように、従来例のようにゲート抵抗値が固定されている場合であって、パワー半導体スイッチング素子に大電流が流れているときには、逆並列に接続されたユニポーラ型ダイオードのリカバリｄｖ／ｄｔが大きい。そのために、図６（ｂ−２）のようにコレクタ電流Ｉｃに大きな振動電流が発生する。ところが、本発明の第３実施形態の場合は、パワー半導体スイッチング素子の電流が大きくなると３段階でゲート抵抗を大きくするため、ユニポーラ型ダイオード１４のリカバリｄｖ／ｄｔをきめ細かに低く抑えることができる。これによって、図６（ａ−２）のようにコレクタ電流Ｉｃには大きな振動電流は発生しなくなる。また、このようにしてリカバリｄｖ／ｄｔを低減させることにより、インバータ装置１ｃから発生する放射ノイズを低減させて、モータの絶縁抵抗の長寿命化を実現することができる。

言い換えると、ゲート抵抗値を多段階に変化させてユニポーラ型ダイオードのリカバリｄｖ／ｄｔを多段階で制御することにより、リカバリｄｖ／ｄｔの主回路電流に対する依存性をきめ細かに低減させることができる。これにより、主回路電流が変化してもリカバリｄｖ／ｄｔをより平坦な値に保持することができるので、インバータ装置１ｃから発生する放射ノイズを低減させて、モータの絶縁抵抗のさらなる長寿命化を実現することができる。
なお、ゲート抵抗切替用ｐＭＯＳとゲート抵抗との並列組み合わせ（例えば、ゲート抵抗切替用ｐＭＯＳ３３ａとゲート抵抗３１ａとの並列組み合わせ）の一組に対して、ゲート抵抗切替用ｐＭＯＳとゲート抵抗との直列組み合わせ（例えば、ゲート抵抗切替用ｐＭＯＳ３３ｂとゲート抵抗３１ｂとの直列組み合わせ）を多段に設けることにより、ゲート抵抗の抵抗値を何段階にも可変させることが可能である。

さらに、本発明の第３実施形態では、第２実施形態と同様に、主回路電流検出回路５０が、主回路電流検出カレントトランス１８の検出した主回路電流の検出情報を制御回路４０へ伝達している。これによって、主回路電流の検出値が大きい場合には、制御回路４０は、駆動ロジック回路２６，３６へ出力するＰＷＭ信号のパルス数を低減させている。

さらに詳しく説明すると、図１０に示すように、主回路電流（ａ）が第１の閾値Ith1より小さい期間（時刻ｔ０〜ｔ１、及び時刻ｔ５〜ｔ６）においては、第３実施形態の制御回路の下アームＰＷＭ信号（ｂ）は、従来例の制御回路の下アームＰＷＭ信号（ｃ）と同じパルス数であって、ＰＷＭ信号のパルス数を低減させていない。そして、主回路電流（ａ）が第１の閾値Ith1より大きくて第２の閾値Ith2より小さい期間（時刻ｔ１〜ｔ２、及び時刻ｔ４〜ｔ５）においては、第３実施形態の制御回路の下アームＰＷＭ信号（ｂ）は、従来例の制御回路の下アームＰＷＭ信号（ｃ）よりわずかにパルス数を低減させる。

さらに、主回路電流（ａ）が第２の閾値Ith2より大きい期間（時刻ｔ２〜ｔ４）においては、第３実施形態の制御回路の下アームＰＷＭ信号（ｂ）は、従来例の制御回路の下アームＰＷＭ信号（ｃ）に比べてＰＷＭ信号のパルス数をより多く低減させている。

すなわち、一般的には、主回路電流が大きい場合にゲート抵抗値を大きくすると、パワー半導体スイッチング素子のスイッチング損失が増大するが、本実施形態のように、主回路電流が大きいときには制御回路４０から出力するＰＷＭ信号のパルス数を低減させることにより、パワー半導体スイッチング素子のスイッチング損失を低減させることができる。しかも、主回路電流の大きさに応じて３段階でＰＷＭ信号のパルス数を低減させることができる。そのため、本実施形態を適用したインバータ装置では、そのインバータ装置から発生する放射ノイズを低減させてモータの絶縁抵抗の長寿命化を実現すると共に、主回路電流の大きさに応じてインバータ装置のスイッチング損失をきめ細かに低減させることもできる。

《まとめ》
以上説明したように、本発明のインバータ装置は、パワー半導体スイッチング素子とユニポーラ型ダイオードとが逆並列に接続されたインバータ装置であって、主回路電流が所定値より大きいときに、パワー半導体スイッチング素子を駆動するゲート駆動回路のゲート抵抗値を大きくしてユニポーラ型ダイオードのリカバリｄｖ／ｄｔを抑制し、ターンオン損失、リカバリ損失、及びリンギングによるノイズを低減させることができる。また、主回路電流が所定値より大きいときに、パワー半導体スイッチング素子をＰＷＭ制御するスイッチング回数を低減させてスイッチング損失を低減させることができる。

さらに詳しく述べると、インバータ装置の還流用のダイオードとして、ＳｉＣなどのワイドギャップ半導体であるショットキーバリアダイオード（ＳＢＤ）、すなわちユニポーラ型ダイオードを用いて、ターンオン損失やリカバリ損失の低減化と高耐圧化を図っている。このとき、ユニポーラ型ダイオードのリカバリｄｖ／ｄｔは電流値に比例して大きくなるので、主回路電流が所定値より大きい場合にはパワー半導体スイッチング素子のゲート抵抗値（ゲートインピーダンス）を大きくしている。したがって、主回路電流が所定値より大きくなっても、パワー半導体スイッチング素子のコレクタ電流のリンギングが抑制され、インバータから発生する放射ノイズを低減させることができる。その結果、インバータ装置の負荷であるモータの絶縁抵抗の長寿命化を実現させることができる。また、主回路電流が所定値より大きい場合には、インバータ装置を駆動するためのＰＷＭ信号のパルス数を少なくすることで、放射ノイズの低減化とインバータ装置のスイッチング損失を低減することができる。言い換えると、リカバリｄｖ／ｄｔに起因するリンギングを抑制すると共にスイッチング損失を低減させたインバータ装置を提供することができる。

ここで、請求項で述べる電流検出手段は、主回路電流検出カレントトランス（ＣＴ）１８と主回路電流検出回路５０とによって実現される。また、ゲートインピーダンスは、ゲート抵抗１１ｇ，１２ｇ，２１，２２，２１ａ，２１ｂ，３１，３２，３１ａ，３１ｂであって、ゲートインピーダンス切替手段は、ゲート抵抗切替用ｐＭＯＳ２３，２３ａ，２３ｂ，３３，３３ａ，３３ｂによって実現される。さらに、スイッチング回数低減手段は、ＰＷＭ信号を生成する制御回路４０の内部機能によって実現される。

また、パワー半導体スイッチング素子は、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、またはダイヤモンドなどの材料によって生成され、絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor：ＩＧＢＴ)、接合型電界効果トランジスタ（Junction Field Effect Transistor：ＪＦＥＴ）、金属酸化膜型電界効果トランジスタ（Metal Oxide Semiconductor-Field Effect Transistor：ＭＯＳＦＥＴ）、などのパワー半導体デバイスとして実現される。

さらに、ユニポーラ型ダイオードは、Ｓｉ、ＳｉＣ、ＧａＮ、またはダイヤモンドなどのワイドギャップ半導体などから成り、例えば、ショットキーバリアダイオード（Schottky Barrier Diode：ＳＢＤ）などとして実現される。このようなＳＢＤは、リカバリｄｖ／ｄｔが電流値に比例して大きくなる特性を有している。

以上、本発明に係るインバータ装置の実施形態について具体的に説明したが、本発明は前記した各実施形態の内容に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更が可能であることは言うまでもない。言い換えると、上述した各実施形態は、本発明の内容を分かりやすく説明するために詳細に例示したものであり、必ずしも前記で説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることも可能であり、さらに、ある実施形態の構成に他の実施形態の構成を加えることも可能である。例えば、インバータ装置の主回路電流が大きくなるにしたがってゲート抵抗値を段階的に大きくするように切り替えるのではなく、主回路電流が大きくなるにしたがってゲート抵抗値が連続的に大きくなるように連続可変させてもよい。

本発明のインバータ装置によれば、パワー半導体スイッチング素子のターンオン損失及びスイッチング損失や、還流用ダイオードのリカバリ損失を低減させたり、スイッチングノイズを低減させることができるので、品質の高い電源が要求される各種機器としても有効に利用することが可能である。

１ａ，１ｂ，１ｃ インバータ装置
１０ インバータ主回路
１１，１２ Ｓｉ−ＩＧＢＴ（パワー半導体スイッチング素子）
１１ｇ，１２ｇ，２１，２２，２１ａ，２１ｂ，３１，３２，３１ａ，３１ｂ ゲート抵抗（ゲートインピーダンス）
１３，１４ ユニポーラ型ダイオード
１５ 主回路電源
１６，１７ 主回路インダクタンス
１８ 主回路電流検出カレントトランス（電流検出手段）
１９ 主回路
２０，２０ａ 上アーム駆動／制御回路
２３，２３ａ，２３ｂ，３３，３３ａ，３３ｂ ゲート抵抗切替用ｐＭＯＳ（ゲートインピーダンス切替手段）
２４，３４ ｎｐｎトランジスタ
２５，３５ ｐｎｐトランジスタ
２６，３６ 駆動ロジック回路
２７，２８，３７，３８ 駆動／制御回路電源
３０，３０ａ 下アーム駆動／制御回路
４０ 制御回路（スイッチング回数低減手段）
５０ 主回路電流検出回路（電流検出手段）
５１ 制御信号線

Claims (8)

1. パワー半導体スイッチング素子とユニポーラ型ダイオードとが逆並列に接続されたパワー半導体モジュールを備えたインバータ装置であって、
   前記パワー半導体モジュールに流れる電流を検出する電流検出手段と、
   前記電流検出手段が検出した電流値が所定値より大きいときに、前記パワー半導体スイッチング素子を駆動するゲート駆動回路のゲートインピーダンスを大きくするように、該ゲートインピーダンスを切り替えるゲートインピーダンス切替手段と、
   を備えることを特徴とするインバータ装置。
2. 前記パワー半導体スイッチング素子はＰＷＭ制御を行うものであって、
   前記電流検出手段が検出した電流値が所定値より大きいときに、前記ＰＷＭ制御のスイッチング回数を低減させるスイッチング回数低減手段をさらに備えることを特徴とする請求項１に記載のインバータ装置。
3. 前記ゲートインピーダンス切替手段は、前記電流検出手段が検出した電流値の大きさに応じて前記ゲートインピーダンスを２段階以上に可変させることを特徴とする請求項１または請求項２に記載のインバータ装置。
4. 前記スイッチング回数低減手段は、前記電流検出手段が検出した電流値の大きさに応じて前記ＰＷＭ制御のスイッチング回数を２段階以上に可変させることを特徴とする請求項２または請求項３に記載のインバータ装置。
5. 前記パワー半導体スイッチング素子は、シリコン、炭化ケイ素、窒化ガリウム、またはダイヤモンドの少なくとも１つの材料によって生成されていることを特徴とする請求項１ないし請求項４のいずれか１項に記載のインバータ装置。
6. 前記パワー半導体スイッチング素子は、絶縁ゲートバイポーラトランジスタ、接合型電界効果トランジスタ、金属酸化膜型電界効果トランジスタのいずれかであることを特徴とする請求項５に記載のインバータ装置。
7. 前記ユニポーラ型ダイオードは、シリコン、炭化ケイ素、窒化ガリウム、またはダイヤモンドの少なくとも１つの材料によって生成されたワイドギャップ半導体であることを特徴とする請求項１ないし請求項６のいずれか１項に記載のインバータ装置。
8. 前記ユニポーラ型ダイオードは、逆回復時の電圧変化率が電流値に比例して大きくなるショットキーバリアダイオードであることを特徴とする請求項７に記載のインバータ装置。

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