JP2001346376A - 電力用半導体素子のゲート駆動方法 - Google Patents
電力用半導体素子のゲート駆動方法Info
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- JP2001346376A JP2001346376A JP2000164067A JP2000164067A JP2001346376A JP 2001346376 A JP2001346376 A JP 2001346376A JP 2000164067 A JP2000164067 A JP 2000164067A JP 2000164067 A JP2000164067 A JP 2000164067A JP 2001346376 A JP2001346376 A JP 2001346376A
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Abstract
(57)【要約】
【課題】電力変換装置を形成する電力用半導体素子のタ
ーンオフ損失を低減させる該半導体素子のゲート駆動方
法を提供する。 【解決手段】電圧検出手段１３として駆動電源２４とＩ
ＧＢＴ２ａのコレクタ端子との間に抵抗１３ａとダイオ
ード１３ｂの直列回路を設け、ダイオード１３ｂのアノ
ード側の電位をコンパレータ素子４０〜４２で監視し、
この監視結果によりＩＧＢＴ２ａのゲート端子に接続さ
れるターンオフ用のゲート抵抗３４〜３７による合成抵
抗値を変化させ、ＩＧＢＴ２ａの電流が小さいときには
前記合成抵抗値を小さくする。
ーンオフ損失を低減させる該半導体素子のゲート駆動方
法を提供する。 【解決手段】電圧検出手段１３として駆動電源２４とＩ
ＧＢＴ２ａのコレクタ端子との間に抵抗１３ａとダイオ
ード１３ｂの直列回路を設け、ダイオード１３ｂのアノ
ード側の電位をコンパレータ素子４０〜４２で監視し、
この監視結果によりＩＧＢＴ２ａのゲート端子に接続さ
れるターンオフ用のゲート抵抗３４〜３７による合成抵
抗値を変化させ、ＩＧＢＴ２ａの電流が小さいときには
前記合成抵抗値を小さくする。
Description
【０００１】
【発明の属する技術分野】この発明は、インバータなど
の電力変換装置を形成する電力用半導体素子のゲート駆
動方法に関する。
の電力変換装置を形成する電力用半導体素子のゲート駆
動方法に関する。
【０００２】
【従来の技術】図６は、この種の電力用半導体素子とそ
のゲート駆動回路などからなる三相インバータの主回路
構成図であり、１は整流電源などの直流電源、２〜７は
ＩＧＢＴとダイオードの逆並列回路とこのＩＧＢＴのゲ
ート駆動回路（ＧＤＵ）とからなる半導体スイッチ回
路、８は半導体スイッチ回路２〜７を三相ブリッジ接続
したインバータ回路のスナバコンデンサ、１０はこの三
相インバータの負荷としての電動機である。
のゲート駆動回路などからなる三相インバータの主回路
構成図であり、１は整流電源などの直流電源、２〜７は
ＩＧＢＴとダイオードの逆並列回路とこのＩＧＢＴのゲ
ート駆動回路（ＧＤＵ）とからなる半導体スイッチ回
路、８は半導体スイッチ回路２〜７を三相ブリッジ接続
したインバータ回路のスナバコンデンサ、１０はこの三
相インバータの負荷としての電動機である。
【０００３】図７は図６に示した半導体スイッチ回路２
〜７のうち、いずれか１組としての半導体スイッチ回路
２の従来例を詳細回路構成図である。
〜７のうち、いずれか１組としての半導体スイッチ回路
２の従来例を詳細回路構成図である。
【０００４】このゲート駆動回路２０には外部からのＩ
ＧＢＴ２ａへのオン，オフ指令をオン，オフ信号に変換
するインタフェース回路２１と、インタフェース回路２
１からのオン信号（例えば、論理「Ｌ」レベルがアクテ
ィブ）により閉路するスイッチ２２と、インタフェース
回路２１からのオフ信号（例えば、論理「Ｈ」レベルが
アクティブ）により閉路するスイッチ２３と、駆動電源
２４と、ＩＧＢＴ２ａのターンオン用のゲート抵抗２５
と、ＩＧＢＴ２ａのターンオフ用のゲート抵抗２６とを
備え、前記オン指令が発せられてスイッチ２２が閉路す
ると、駆動電源２４の電圧がゲート抵抗２５を介してＩ
ＧＢＴ２ａのゲート−エミッタ間に印加され、従って、
ＩＧＢＴ２ａがターンオンする。また、前記オフ指令が
発せられてスイッチ２３が閉路すると、ＩＧＢＴ２ａの
ゲート−エミッタ間の電圧がゲート抵抗２６を介して放
電し、従って、ＩＧＢＴ２ａがターンオフする。
ＧＢＴ２ａへのオン，オフ指令をオン，オフ信号に変換
するインタフェース回路２１と、インタフェース回路２
１からのオン信号（例えば、論理「Ｌ」レベルがアクテ
ィブ）により閉路するスイッチ２２と、インタフェース
回路２１からのオフ信号（例えば、論理「Ｈ」レベルが
アクティブ）により閉路するスイッチ２３と、駆動電源
２４と、ＩＧＢＴ２ａのターンオン用のゲート抵抗２５
と、ＩＧＢＴ２ａのターンオフ用のゲート抵抗２６とを
備え、前記オン指令が発せられてスイッチ２２が閉路す
ると、駆動電源２４の電圧がゲート抵抗２５を介してＩ
ＧＢＴ２ａのゲート−エミッタ間に印加され、従って、
ＩＧＢＴ２ａがターンオンする。また、前記オフ指令が
発せられてスイッチ２３が閉路すると、ＩＧＢＴ２ａの
ゲート−エミッタ間の電圧がゲート抵抗２６を介して放
電し、従って、ＩＧＢＴ２ａがターンオフする。
【０００５】図６に示した三相インバータの半導体スイ
ッチ回路２〜７を形成するＩＧＢＴなど電圧駆動形電力
用半導体において、ターンオフする際のコレクタ−エミ
ッタ間の電流ＩC と、コレクタ−エミッタ間の電圧ＶCE
とは図８に示す波形図のように推移する。このとき、タ
ーンオフ用のゲート抵抗２６の抵抗値が固定値のときに
はターンオフする電流値が大きい程フォール期間中の電
流変化率（ｄｉ／ｄｔ）が高くなることが知られてい
る。
ッチ回路２〜７を形成するＩＧＢＴなど電圧駆動形電力
用半導体において、ターンオフする際のコレクタ−エミ
ッタ間の電流ＩC と、コレクタ−エミッタ間の電圧ＶCE
とは図８に示す波形図のように推移する。このとき、タ
ーンオフ用のゲート抵抗２６の抵抗値が固定値のときに
はターンオフする電流値が大きい程フォール期間中の電
流変化率（ｄｉ／ｄｔ）が高くなることが知られてい
る。
【０００６】すなわち、ターンオフ時に発生するサージ
電圧（ΔＶ）は、図６に示す配線インダクタンス９のイ
ンダクタンス値（Ｌ）とすると、ΔＶ＝Ｌ・ｄｉ／ｄｔ
となり、このサージ電圧（ΔＶ）と直流電源１の電圧
（Ｅｄ）との和がＩＧＢＴの定格電圧値以上になると、
このＩＧＢＴが破壊する恐れがある。
電圧（ΔＶ）は、図６に示す配線インダクタンス９のイ
ンダクタンス値（Ｌ）とすると、ΔＶ＝Ｌ・ｄｉ／ｄｔ
となり、このサージ電圧（ΔＶ）と直流電源１の電圧
（Ｅｄ）との和がＩＧＢＴの定格電圧値以上になると、
このＩＧＢＴが破壊する恐れがある。
【０００７】従来は上述の破壊防止策として、図７に示
したターンオフ用のゲート抵抗２６の抵抗値を、それぞ
れのＩＧＢＴに流れる仕様上の最大電流でも前記サージ
電圧で破壊しないように、フォール期間中の電流変化率
（ｄｉ／ｄｔ）を抑える値に設定していた。このとき、
前記最大電流は電動機１０の加速時の電流値などから導
出され、電動機１０が定格電流時のＩＧＢＴの電流値の
数倍に設定されることが一般的である。
したターンオフ用のゲート抵抗２６の抵抗値を、それぞ
れのＩＧＢＴに流れる仕様上の最大電流でも前記サージ
電圧で破壊しないように、フォール期間中の電流変化率
（ｄｉ／ｄｔ）を抑える値に設定していた。このとき、
前記最大電流は電動機１０の加速時の電流値などから導
出され、電動機１０が定格電流時のＩＧＢＴの電流値の
数倍に設定されることが一般的である。
【０００８】
【発明が解決しようとする課題】上述の従来の電力用半
導体素子のゲート駆動方法によると、電動機１０が定格
電流以下での前記ＩＧＢＴのターンオフ時には、前記サ
ージ電圧（ΔＶ）は十分低い値にでき、該ＩＧＢＴがタ
ーンオフ時に破壊することが防止されるが、このときの
該ＩＧＢＴのｄｉ／ｄｔと該ＩＧＢＴの電流とに伴うタ
ーンオフ時間が長くなり、該ＩＧＢＴのターンオフ損失
が増大するという難点があった。
導体素子のゲート駆動方法によると、電動機１０が定格
電流以下での前記ＩＧＢＴのターンオフ時には、前記サ
ージ電圧（ΔＶ）は十分低い値にでき、該ＩＧＢＴがタ
ーンオフ時に破壊することが防止されるが、このときの
該ＩＧＢＴのｄｉ／ｄｔと該ＩＧＢＴの電流とに伴うタ
ーンオフ時間が長くなり、該ＩＧＢＴのターンオフ損失
が増大するという難点があった。
【０００９】この発明の目的は、上記問題点を解決する
電力用半導体素子のゲート駆動方法を提供することにあ
る。
電力用半導体素子のゲート駆動方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】この発明は電力変換装置
を形成する電力用半導体素子のゲート駆動方法におい
て、前記電力用半導体素子がターンオフ動作を開始した
直後の該半導体素子の主端子間電流又は主端子間電圧を
検出し、この検出した値により、前記半導体素子のゲー
ト端子に接続されたターンオフ用のゲート抵抗の抵抗値
を変化させることを特徴とした電力用半導体素子のゲー
ト駆動方法にする。
を形成する電力用半導体素子のゲート駆動方法におい
て、前記電力用半導体素子がターンオフ動作を開始した
直後の該半導体素子の主端子間電流又は主端子間電圧を
検出し、この検出した値により、前記半導体素子のゲー
ト端子に接続されたターンオフ用のゲート抵抗の抵抗値
を変化させることを特徴とした電力用半導体素子のゲー
ト駆動方法にする。
【００１１】この発明は、電圧駆動形電力用半導体素子
では主端子間の電流の増大に伴って、主端子間の電圧も
増大することに着目してなされたものであり、ターンオ
フ用のゲート抵抗を固定値としたときには該半導体素子
はターンオフする電流値が大きい程フォール期間中の電
流変化率（ｄｉ／ｄｔ）が高くなることから、該半導体
素子がターンオフ動作を開始した直後の主端子間の電流
又は電圧を検出し、この検出値により前記主端子間の電
流が大きいと判定されたときにはターンオフ用のゲート
抵抗の抵抗値を増大させてｄｉ／ｄｔを減少させること
により、該半導体素子に印加される過大なサージ電圧
（ΔＶ）を抑制し、また、前記検出値により前記主端子
間の電流が小さいと判定されたときには前記ゲート抵抗
の抵抗値を減少させてｄｉ／ｄｔを増大させるが、この
減少した抵抗値による主端子間電流では、該半導体素子
に印加されるサージ電圧（ΔＶ）と前記直流電源の電圧
との和を該半導体素子の定格電圧以下になるようにしつ
つ、該半導体素子のターンオフ損失を減少させることが
できる。
では主端子間の電流の増大に伴って、主端子間の電圧も
増大することに着目してなされたものであり、ターンオ
フ用のゲート抵抗を固定値としたときには該半導体素子
はターンオフする電流値が大きい程フォール期間中の電
流変化率（ｄｉ／ｄｔ）が高くなることから、該半導体
素子がターンオフ動作を開始した直後の主端子間の電流
又は電圧を検出し、この検出値により前記主端子間の電
流が大きいと判定されたときにはターンオフ用のゲート
抵抗の抵抗値を増大させてｄｉ／ｄｔを減少させること
により、該半導体素子に印加される過大なサージ電圧
（ΔＶ）を抑制し、また、前記検出値により前記主端子
間の電流が小さいと判定されたときには前記ゲート抵抗
の抵抗値を減少させてｄｉ／ｄｔを増大させるが、この
減少した抵抗値による主端子間電流では、該半導体素子
に印加されるサージ電圧（ΔＶ）と前記直流電源の電圧
との和を該半導体素子の定格電圧以下になるようにしつ
つ、該半導体素子のターンオフ損失を減少させることが
できる。
【００１２】
【発明の実施の形態】図１はこの発明の第１の実施の形
態を示し、図６に示した半導体スイッチ回路２の回路構
成図であり、ＩＧＢＴ２ａのエミッタ側に配置された電
流検出手段１１とゲート駆動回路３０とから構成され、
この電流検出手段１１としてはシャント抵抗と電圧増幅
器、または、ホール素子，磁気回路等による直流電流検
出器（ＤＣＣＴ）などが用いられる。
態を示し、図６に示した半導体スイッチ回路２の回路構
成図であり、ＩＧＢＴ２ａのエミッタ側に配置された電
流検出手段１１とゲート駆動回路３０とから構成され、
この電流検出手段１１としてはシャント抵抗と電圧増幅
器、または、ホール素子，磁気回路等による直流電流検
出器（ＤＣＣＴ）などが用いられる。
【００１３】図２はこの発明の第２の実施の形態を示
し、図６に示した半導体スイッチ回路２の回路構成図で
あり、ＩＧＢＴ２ａのコレクタ側に配置された電流検出
手段１２とゲート駆動回路３０とから構成され、この電
流検出手段２１としては、電流検出手段１１と同様構
成、または、図６に示した三相インバータにおける制
御，保護を目的として設置される直流電源１からの電流
を検出するシャント抵抗と電圧増幅器、または、ホール
素子，磁気回路等による直流電流検出器（ＤＣＣＴ）な
どの検出出力値を流用することができる。
し、図６に示した半導体スイッチ回路２の回路構成図で
あり、ＩＧＢＴ２ａのコレクタ側に配置された電流検出
手段１２とゲート駆動回路３０とから構成され、この電
流検出手段２１としては、電流検出手段１１と同様構
成、または、図６に示した三相インバータにおける制
御，保護を目的として設置される直流電源１からの電流
を検出するシャント抵抗と電圧増幅器、または、ホール
素子，磁気回路等による直流電流検出器（ＤＣＣＴ）な
どの検出出力値を流用することができる。
【００１４】図３はこの発明の第３の実施の形態を示
し、図６に示した半導体スイッチ回路２の回路構成図で
あり、ＩＧＢＴ２ａのコレクタ−エミッタ間に設置され
た電圧検出手段１３とゲート駆動回路３０とから構成さ
れ、この電圧検出手段１３としては抵抗分圧回路、また
は、後述の図５に示す回路構成のものが用いられる。
し、図６に示した半導体スイッチ回路２の回路構成図で
あり、ＩＧＢＴ２ａのコレクタ−エミッタ間に設置され
た電圧検出手段１３とゲート駆動回路３０とから構成さ
れ、この電圧検出手段１３としては抵抗分圧回路、また
は、後述の図５に示す回路構成のものが用いられる。
【００１５】図４はこの発明の第１の実施例を示す図１
〜図３におけるゲート駆動回路３０の詳細回路構成図で
あり、図７に示した従来のゲート駆動回路２０と同一機
能を有するものには同一符号を付している。
〜図３におけるゲート駆動回路３０の詳細回路構成図で
あり、図７に示した従来のゲート駆動回路２０と同一機
能を有するものには同一符号を付している。
【００１６】このゲート駆動回路３０にはインタフェー
ス回路２１，スイッチ２２，スイッチ２３，駆動電源２
４，ターンオン用のゲート抵抗２５の他に、スイッチ３
１〜３３と、ターンオフ用のゲート抵抗３４〜３７と、
後述の比較電圧を生成する基準電源３８及び抵抗分圧回
路３９と、コンパレータ素子４０〜４２と、Ｄ型フリッ
プフロップ（ＤＦＦ）４３〜４５と、アンド素子４６〜
４８とを備えている。
ス回路２１，スイッチ２２，スイッチ２３，駆動電源２
４，ターンオン用のゲート抵抗２５の他に、スイッチ３
１〜３３と、ターンオフ用のゲート抵抗３４〜３７と、
後述の比較電圧を生成する基準電源３８及び抵抗分圧回
路３９と、コンパレータ素子４０〜４２と、Ｄ型フリッ
プフロップ（ＤＦＦ）４３〜４５と、アンド素子４６〜
４８とを備えている。
【００１７】以下に、図４に示したゲート駆動回路３０
の動作を説明する。
の動作を説明する。
【００１８】先ず、外部よりオン指令が発せられ、イン
タフェース回路２１を介してスイッチ２２が閉路する
と、駆動電源２４の電圧がゲート抵抗２５を介してＩＧ
ＢＴ２ａのゲート−エミッタ間に印加され、ＩＧＢＴ２
ａがターンオンし、コレクタ−エミッタ間に電動機など
の負荷が要求する所定の電流（ＩC ）が流れる。
タフェース回路２１を介してスイッチ２２が閉路する
と、駆動電源２４の電圧がゲート抵抗２５を介してＩＧ
ＢＴ２ａのゲート−エミッタ間に印加され、ＩＧＢＴ２
ａがターンオンし、コレクタ−エミッタ間に電動機など
の負荷が要求する所定の電流（ＩC ）が流れる。
【００１９】次に、外部よりオフ指令が発せられ、イン
タフェース回路２１を介してスイッチ２３が閉路すると
同時に、このインタフェース回路２１からのオフ信号が
論理「Ｌ」レベルから論理「Ｈ」レベルに変化したこと
により、ＤＦＦ４３〜４５がコンパレータ素子４０〜４
２の出力の論理レベルをＤ端子を介して取り込み、その
取り込み論理レベルの結果（Ｑ）の反転値（Ｑバー）を
出力する。
タフェース回路２１を介してスイッチ２３が閉路すると
同時に、このインタフェース回路２１からのオフ信号が
論理「Ｌ」レベルから論理「Ｈ」レベルに変化したこと
により、ＤＦＦ４３〜４５がコンパレータ素子４０〜４
２の出力の論理レベルをＤ端子を介して取り込み、その
取り込み論理レベルの結果（Ｑ）の反転値（Ｑバー）を
出力する。
【００２０】ここで、コンパレータ素子４０〜４２は先
述の電流検出手段１１，１２又は電圧検出手段１３の検
出値と、基準電源３８及び抵抗分圧回路３９で得られる
それぞれの比較電圧との間で比較演算を行い、該検出値
がそれぞれの比較電圧より大ならば、この状態のコンパ
レータ素子は論理「Ｈ」レベルを出力し、該検出値がそ
れぞれの比較電圧に等しいかより小ならば、この状態の
コンパレータ素子は論理「Ｌ」レベルを出力するものと
する。さらに、抵抗分圧回路３９において、例えば図４
に示す如く、構成する抵抗4個の抵抗値を互いに等しい
値に設定すると、コンパレータ素子４０の比較電圧は基
準電源３８の電圧（ＶREF ）となり、コンパレータ素子
４１の比較電圧は〔ＶREF ／２〕となり、コンパレータ
素子４１の比較電圧は〔ＶREF ／４〕となる。
述の電流検出手段１１，１２又は電圧検出手段１３の検
出値と、基準電源３８及び抵抗分圧回路３９で得られる
それぞれの比較電圧との間で比較演算を行い、該検出値
がそれぞれの比較電圧より大ならば、この状態のコンパ
レータ素子は論理「Ｈ」レベルを出力し、該検出値がそ
れぞれの比較電圧に等しいかより小ならば、この状態の
コンパレータ素子は論理「Ｌ」レベルを出力するものと
する。さらに、抵抗分圧回路３９において、例えば図４
に示す如く、構成する抵抗4個の抵抗値を互いに等しい
値に設定すると、コンパレータ素子４０の比較電圧は基
準電源３８の電圧（ＶREF ）となり、コンパレータ素子
４１の比較電圧は〔ＶREF ／２〕となり、コンパレータ
素子４１の比較電圧は〔ＶREF ／４〕となる。
【００２１】すなわち、ＩＧＢＴ２ａがターンオフ直後
の電流（ＩC ）に対応する電流検出手段１１，１２、又
は電圧検出手段１３の検出値が前記ＶREF より大なら
ば、コンパレータ素子４０〜４２のすべての出力が論理
「Ｈ」レベルとなり、従って、アンド素子４６〜４８を
介したスイッチ３１〜３３は開路状態のままなので、Ｉ
ＧＢＴ２ａのゲート−エミッタ間の電圧がゲート抵抗３
４を介して放電する。
の電流（ＩC ）に対応する電流検出手段１１，１２、又
は電圧検出手段１３の検出値が前記ＶREF より大なら
ば、コンパレータ素子４０〜４２のすべての出力が論理
「Ｈ」レベルとなり、従って、アンド素子４６〜４８を
介したスイッチ３１〜３３は開路状態のままなので、Ｉ
ＧＢＴ２ａのゲート−エミッタ間の電圧がゲート抵抗３
４を介して放電する。
【００２２】また、前記検出値がＶREF ≧検出値＞Ｖ
REF ／２ならば、コンパレータ素子４０の出力が論理
「Ｌ」レベル、コンパレータ素子４１，４２の出力が論
理「Ｈ」レベルとなり、従って、アンド素子４６を介し
たスイッチ３１は閉路状態となり、ＩＧＢＴ２ａのゲー
ト−エミッタ間の電圧がゲート抵抗３４，３５を介して
放電する。
REF ／２ならば、コンパレータ素子４０の出力が論理
「Ｌ」レベル、コンパレータ素子４１，４２の出力が論
理「Ｈ」レベルとなり、従って、アンド素子４６を介し
たスイッチ３１は閉路状態となり、ＩＧＢＴ２ａのゲー
ト−エミッタ間の電圧がゲート抵抗３４，３５を介して
放電する。
【００２３】また、前記検出値がＶREF ／２≧検出値＞
ＶREF ／４ならば、コンパレータ素子４０，４１の出力
が論理「Ｌ」レベル、コンパレータ素子４２の出力が論
理「Ｈ」レベルとなり、従って、アンド素子４６を介し
たスイッチ３１と、アンド素子４７を介したスイッチ３
２とが閉路状態となり、ＩＧＢＴ２ａのゲート−エミッ
タ間の電圧がゲート抵抗３４〜３６を介して放電する。
ＶREF ／４ならば、コンパレータ素子４０，４１の出力
が論理「Ｌ」レベル、コンパレータ素子４２の出力が論
理「Ｈ」レベルとなり、従って、アンド素子４６を介し
たスイッチ３１と、アンド素子４７を介したスイッチ３
２とが閉路状態となり、ＩＧＢＴ２ａのゲート−エミッ
タ間の電圧がゲート抵抗３４〜３６を介して放電する。
【００２４】さらに、前記検出値がＶREF ／４≧検出値
ならば、コンパレータ素子４０〜４２の全ての出力が論
理「Ｌ」レベルとなり、従って、アンド素子４６〜４８
を介したスイッチ３１〜３３が閉路状態となり、ＩＧＢ
Ｔ２ａのゲート−エミッタ間の電圧がゲート抵抗３４〜
３７を介して放電する。
ならば、コンパレータ素子４０〜４２の全ての出力が論
理「Ｌ」レベルとなり、従って、アンド素子４６〜４８
を介したスイッチ３１〜３３が閉路状態となり、ＩＧＢ
Ｔ２ａのゲート−エミッタ間の電圧がゲート抵抗３４〜
３７を介して放電する。
【００２５】すなわち、このゲート駆動回路３０によれ
ば、電流検出手段１１，１２、又は電圧検出手段１３の
検出値により、ＩＧＢＴ２ａの電流（ＩC ）が大きいと
判定されたときにはターンオフ用のゲート抵抗の並列数
を減少させ、その合成抵抗値を増大させてｄｉ／ｄｔを
減少させることにより、ＩＧＢＴ２ａに印加される過大
なサージ電圧（ΔＶ）を抑制し、また、前記検出値によ
り前記ＩC が小さいと判定されたときには前記ゲート抵
抗の並列数を増大させ、その合成抵抗値を減少させてｄ
ｉ／ｄｔを増大させるが、この減少した抵抗値と前記Ｉ
C ではＩＧＢＴ２に印加されるサージ電圧（ΔＶ）と前
記直流電源の電圧（Ｅｄ）との和をＩＧＢＴ２ａの定格
電圧以下になるようにしつつ、ＩＧＢＴ２ａのターンオ
フ損失を減少させることができる。
ば、電流検出手段１１，１２、又は電圧検出手段１３の
検出値により、ＩＧＢＴ２ａの電流（ＩC ）が大きいと
判定されたときにはターンオフ用のゲート抵抗の並列数
を減少させ、その合成抵抗値を増大させてｄｉ／ｄｔを
減少させることにより、ＩＧＢＴ２ａに印加される過大
なサージ電圧（ΔＶ）を抑制し、また、前記検出値によ
り前記ＩC が小さいと判定されたときには前記ゲート抵
抗の並列数を増大させ、その合成抵抗値を減少させてｄ
ｉ／ｄｔを増大させるが、この減少した抵抗値と前記Ｉ
C ではＩＧＢＴ２に印加されるサージ電圧（ΔＶ）と前
記直流電源の電圧（Ｅｄ）との和をＩＧＢＴ２ａの定格
電圧以下になるようにしつつ、ＩＧＢＴ２ａのターンオ
フ損失を減少させることができる。
【００２６】図５はこの発明の第２の実施例を示し、図
３における電圧検出手段１３と駆動回路３０とを一体化
した構成の詳細回路構成図であり、図４に示したゲート
駆動回路３０と同一機能を有するものには同一符号を付
している。
３における電圧検出手段１３と駆動回路３０とを一体化
した構成の詳細回路構成図であり、図４に示したゲート
駆動回路３０と同一機能を有するものには同一符号を付
している。
【００２７】すなわち、図５に示した回路構成では電圧
検出手段１３として抵抗１３ａとダイオード１３ｂとを
備え、ＩＧＢＴ２ａがオン状態では、駆動電源２４→抵
抗１３ａ→ダイオード１３ｂ→ＩＧＢＴ２ａ→駆動電源
２４の経路に電流が流れ、電圧検出手段１３の出力点
（＊記号の部位）にはＩＧＢＴ２ａのオン状態のコレク
タ−エミッタ間電圧（ＶCE）とダイオード１３ｂのえん
層電圧の和が得られ、このえん層電圧はほぼ一定値であ
ることから、電圧検出手段13の前記出力点をコンパレー
タ素子４０〜４１それぞれの一方の入力とすることによ
り、前述のターンオフ用のゲート抵抗の合成抵抗値を変
えることができる。
検出手段１３として抵抗１３ａとダイオード１３ｂとを
備え、ＩＧＢＴ２ａがオン状態では、駆動電源２４→抵
抗１３ａ→ダイオード１３ｂ→ＩＧＢＴ２ａ→駆動電源
２４の経路に電流が流れ、電圧検出手段１３の出力点
（＊記号の部位）にはＩＧＢＴ２ａのオン状態のコレク
タ−エミッタ間電圧（ＶCE）とダイオード１３ｂのえん
層電圧の和が得られ、このえん層電圧はほぼ一定値であ
ることから、電圧検出手段13の前記出力点をコンパレー
タ素子４０〜４１それぞれの一方の入力とすることによ
り、前述のターンオフ用のゲート抵抗の合成抵抗値を変
えることができる。
【００２８】なお、ＩＧＢＴ２ａがオフしているときに
は、ダイオード１３ｂが不導通となり、ゲート駆動回路
３０に、例えば、図６に示した直流電源１などの高電圧
が印加されることが阻止される。
は、ダイオード１３ｂが不導通となり、ゲート駆動回路
３０に、例えば、図６に示した直流電源１などの高電圧
が印加されることが阻止される。
【００２９】
【発明の効果】この発明によれば、電力用半導体素子の
ターンオフ時の主端子間電流、又は主端子間の電圧の値
により、ターンオフ用のゲート抵抗の抵抗値を変化さ
せ、例えば三相インバータなどにおける通常動作時の如
く、該半導体素子の電流が低電流のときには、前記ゲー
ト抵抗の抵抗値をより小さくして、該半導体素子のター
ンオフ損失を軽減することができる。
ターンオフ時の主端子間電流、又は主端子間の電圧の値
により、ターンオフ用のゲート抵抗の抵抗値を変化さ
せ、例えば三相インバータなどにおける通常動作時の如
く、該半導体素子の電流が低電流のときには、前記ゲー
ト抵抗の抵抗値をより小さくして、該半導体素子のター
ンオフ損失を軽減することができる。
【００３０】特に第２の実施例回路では、電力用半導体
素子の主端子間電圧を非常に簡単な回路構成の電圧検出
手段で検出でき、この電圧検出手段の設置に伴う該半導
体素子に対する影響は僅かである。
素子の主端子間電圧を非常に簡単な回路構成の電圧検出
手段で検出でき、この電圧検出手段の設置に伴う該半導
体素子に対する影響は僅かである。
【図１】この発明の第１の実施の形態を示す回路構成図
【図２】この発明の第２の実施の形態を示す回路構成図
【図３】この発明の第３の実施の形態を示す回路構成図
【図４】この発明の第１の実施例を示す回路構成図
【図５】この発明の第２の実施例を示す回路構成図
【図６】三相インバータの主回路構成図
【図７】従来例を示す回路構成図
【図８】図７の動作を説明する波形図
１…直流電源、２〜７…半導体スイッチ回路、２ａ…Ｉ
ＧＢＴ、８…スナバコンデンサ、９…配線インダクタン
ス、１０…電動機、１１，１２…電流検出手段、１３…
電圧検出手段、１３ａ…抵抗、１３ｂ…ダイオード、２
０…ゲート駆動回路、２１…インタフェース回路、２
２，２３…スイッチ、２４…駆動電源、２５，２６…ゲ
ート抵抗、３０…ゲート駆動回路、３１〜３３…スイッ
チ、３４〜３７…ゲート抵抗、３８…基準電源、３９…
抵抗分圧回路、４０〜４２…コンパレータ素子、４３〜
４５…ＤＦＦ、４６〜４８…アンド素子。
ＧＢＴ、８…スナバコンデンサ、９…配線インダクタン
ス、１０…電動機、１１，１２…電流検出手段、１３…
電圧検出手段、１３ａ…抵抗、１３ｂ…ダイオード、２
０…ゲート駆動回路、２１…インタフェース回路、２
２，２３…スイッチ、２４…駆動電源、２５，２６…ゲ
ート抵抗、３０…ゲート駆動回路、３１〜３３…スイッ
チ、３４〜３７…ゲート抵抗、３８…基準電源、３９…
抵抗分圧回路、４０〜４２…コンパレータ素子、４３〜
４５…ＤＦＦ、４６〜４８…アンド素子。
Claims (1)
- 【請求項１】 電力変換装置を形成する電力用半導体素
子のゲート駆動方法において、前記電力用半導体素子が
ターンオフ動作を開始した直後の該半導体素子の主端 子間電流又は主端子間電圧を検出し、 この検出した値により、前記半導体素子のゲート端子に
接続されたターンオフ用のゲート抵抗の抵抗値を変化さ
せることを特徴とする電力用半導体素子のゲート駆動方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000164067A JP2001346376A (ja) | 2000-06-01 | 2000-06-01 | 電力用半導体素子のゲート駆動方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2000164067A JP2001346376A (ja) | 2000-06-01 | 2000-06-01 | 電力用半導体素子のゲート駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001346376A true JP2001346376A (ja) | 2001-12-14 |
Family
ID=18667733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000164067A Pending JP2001346376A (ja) | 2000-06-01 | 2000-06-01 | 電力用半導体素子のゲート駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001346376A (ja) |
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-
2000
- 2000-06-01 JP JP2000164067A patent/JP2001346376A/ja active Pending
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