WO2021177098A1

WO2021177098A1 - ゲート駆動装置

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Publication number: WO2021177098A1
Application number: PCT/JP2021/006820
Authority: WO
Inventors: 博則秋山; 哲也出羽
Original assignee: 株式会社デンソー
Priority date: 2020-03-03
Filing date: 2021-02-24
Publication date: 2021-09-10
Also published as: JP7180626B2; CN115244838A; US20220416782A1; US11909386B2; JP2021141661A

Abstract

検出部（１１、３２、５２、７２）は、一方の半導体スイッチング素子（５Ａ、５Ｂ）の素子電圧が変化する変化期間における素子電圧のピーク値または変化率を検出する。判別部（１２、３３、５３）は、変化期間における前記半導体スイッチング素子に対する通電が順方向通電であるか逆方向通電であるかを判別する。演算部（１３、３４、５４、７４、８２、９２）は、前記通電が順方向通電であると判別された変化期間における前記検出部による検出値と前記半導体スイッチング素子の仕様に応じて定められるピーク値の許容値または変化率の許容値とに基づいてピーク値または変化率が前記許容値以下となるようなスイッチング速度に対応する目標指令値を演算する。駆動部（１４、３５、５５、７５）は、前記演算部により演算された目標指令値に基づいて前記半導体スイッチング素子のゲート抵抗値またはゲート電流値を変更し、前記半導体スイッチング素子のゲートを駆動する。

Description

ゲート駆動装置

関連出願の相互参照

　本出願は、２０２０年３月３日に出願された日本出願番号２０２０－０３５７７９号に基づくもので、ここにその記載内容を援用する。

　本開示は、ハーフブリッジ回路の上下アームを構成する半導体スイッチング素子のゲートを駆動するゲート駆動装置に関する。

　ハーフブリッジ回路の上下アームを構成する半導体スイッチング素子のゲートを駆動するゲート駆動装置では、半導体スイッチング素子の主端子に印加されるサージがその半導体スイッチング素子の耐圧である素子耐圧を超えると故障が生じる可能性があることから、その対策が求められている。なお、本明細書では、ハーフブリッジ回路の上アームを構成する半導体スイッチング素子のことを上側素子と称することがあるとともに、ハーフブリッジ回路の下アームを構成する半導体スイッチング素子のことを下側素子と称することがある。また、本明細書では、半導体スイッチング素子に対して順方向の電流が流れる通電のことを順方向通電と称することがあるとともに、半導体スイッチング素子に対して逆方向の電流が流れる通電のことを逆方向通電と称することがある。

　例えば、上側素子に対して順方向通電が行われるとともに下側素子に対して逆方向通電が行われる期間において、上側素子のターンオフ時には上側素子の主端子にサージ電圧が印加される。このようなサージ電圧は、ターンオフサージと呼ばれる。ターンオフサージは、上側素子に流れる素子電流の傾き、つまり素子電流の変化率と、システム構造により定まる電流経路の寄生インダクタンスと、の積で定まるものであり、素子電流の変化率が大きくなるほど大きなものとなる。そこで、従来では、このようなターンオフサージが素子耐圧を超えないように、上側素子のターンオフ時のゲート抵抗を選定し、チップ抵抗などで実装するようになっていた。

　ただし、半導体スイッチング素子のターンオフ時におけるスイッチング損失は、ターンオフ時のゲート抵抗の抵抗値に比例する。そのため、上記した従来の手法のように、ターンオフ時のゲート抵抗の抵抗値を固定値とすると、発生するターンオフサージが比較的低くなる動作条件では、ターンオフサージの抑制効果が過大なものとなり、スイッチング損失の増加が問題となる。このように、ターンオフサージの抑制とスイッチング損失の低減とはトレードオフの関係にある。

　一方、特許文献１には、ＭＯＳＦＥＴである半導体スイッチング素子のドレイン・ソース間電圧を計測し、その計測結果に基づいて半導体スイッチング素子のゲートに与えるゲート信号のタイミングを調整する構成が開示されている。なお、特許文献１には、ゲート信号のタイミングを調整する具体的な手法に関する記載はないものの、このようなタイミングの調整は、ゲート抵抗値またはゲート電流値の変更により実現することができる。したがって、特許文献１の構成は、半導体スイッチング素子のドレイン・ソース間電圧、つまり半導体スイッチング素子の主端子に印加されるサージ電圧を計測し、その計測結果に応じてターンオフ時のゲート抵抗値などを調整するものであると考えられる。

特開２０１９－５７７５７号公報

　ハーフブリッジ回路の上下アームを構成する半導体スイッチング素子の主端子に印加されるサージには、上記したターンオフサージだけでなく、リカバリサージも含まれる。リカバリサージは、半導体スイッチング素子に対して逆並列接続されたボディダイオードなどの還流ダイオードの逆回復特性に起因して生じるものであり、例えば上側素子に対して逆方向通電が行われるとともに下側素子に対して順方向通電が行われる期間において、下側素子のターンオン時に上側素子の主端子に印加されるサージである。

　このようなリカバリサージは、ターンオフサージと同様、電流の変化率と寄生のインダクタンスとの積で定まる。ただし、この場合の電流は、還流ダイオードにおけるリカバリ電流に相当する。リカバリサージは、ターンオフサージとは異なり、上側素子のターンオフ時のゲート抵抗値などとは相関がなく、下側素子のターンオン時のゲート抵抗値に応じて操作することができる。

　特許文献１に開示された従来技術では、半導体スイッチング素子のドレイン・ソース間電圧、つまり半導体スイッチング素子の主端子に印加されるサージ電圧を計測するタイミングについては特に記載されていない。そのため、従来技術では、ターンオフサージおよびリカバリサージの双方が含まれるサージ電圧の計測結果に応じてゲート抵抗値などを調整することになり、その結果、ターンオフサージを適切に制御することができないおそれがある。

　本開示の目的は、ターンオフサージを適切に制御することができるゲート駆動装置を提供することにある。

　本開示の一態様において、ゲート駆動装置は、ハーフブリッジ回路の上下アームを構成する２つの半導体スイッチング素子のゲートを駆動するものであり、検出部、判別部、演算部および駆動部を備える。検出部は、一方の半導体スイッチング素子の主端子の電圧である素子電圧が変化する変化期間における素子電圧のピーク値または素子電圧の変化率を検出する。変化期間における素子電圧のピーク値および素子電圧の変化率は、半導体スイッチング素子の主端子に印加されるサージの大きさに対応した値となる。そのため、この場合、検出部は、一方の半導体スイッチング素子の主端子に印加されるサージの大きさを検出していると言える。

　判別部は、変化期間における一方の半導体スイッチング素子に対する通電が順方向の電流が流れる順方向通電であるか逆方向の電流が流れる逆方向通電であるかを判別する。前述したように、半導体スイッチング素子の主端子に印加されるサージには、ターンオフサージおよびリカバリサージがあり、対象とする半導体スイッチング素子に対する通電が順方向通電であるときにはターンオフサージが発生するとともに逆方向通電であるときにはリカバリサージが発生する。そのため、この場合、判別部は、発生するサージがターンオフサージであるのかリカバリサージであるのかを判別していると言える。

　演算部は、判別部により一方の半導体スイッチング素子に対する通電が順方向通電であると判別された変化期間における検出部による検出値と半導体スイッチング素子の仕様に応じて定められるピーク値の許容値または変化率の許容値とに基づいてピーク値または変化率が許容値以下となるような半導体スイッチング素子のスイッチング速度に対応する目標指令値を演算する。つまり、演算部は、発生するサージがターンオフサージであると判別された変化期間におけるサージの大きさに対応した検出値と許容値とに基づいて、素子電圧のピーク値または変化率が許容値以下となるような目標指令値を演算する。

　駆動部は、演算部により演算された目標指令値に基づいて一方の半導体スイッチング素子のゲート抵抗値またはゲート電流値を変更し、半導体スイッチング素子のゲートを駆動する。すなわち、駆動部は、ターンオフサージだけが含まれるサージ電圧の検出結果を用いて演算された目標指令値に基づいて、ゲート抵抗値またはゲート電流値を変更する。このような構成によれば、素子電圧のピーク値または変化率が許容値を超えないようにするとともにスイッチング損失がむやみに増加しないようにターンオフサージの大きさを制御すること、言い換えると、ターンオフサージを適切に制御することができるという優れた効果が得られる。

　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、第１実施形態に係るゲート駆動装置およびハーフブリッジ回路の概略構成を模式的に示す図であり、図２は、第１実施形態に係る負荷電流と半導体スイッチング素子に関連する電流および電圧の波形とを模式的に示す図であり、図３は、第１実施形態に係る半導体スイッチング素子のターンオフ時の各部の波形を模式的に示す図であり、図４は、第１実施形態に係るゲート駆動装置が有する各機能を模式的に示す図であり、図５は、第１実施形態に係るゲート駆動装置が有する各機能により行われる処理の流れを模式的に示す図であり、図６は、第１実施形態に係るゲート駆動装置の具体的な構成例を模式的に示す図であり、図７は、第１実施形態に係るゲート駆動装置による各制御のタイミングを説明するためのタイミングチャートであり、図８は、ドレイン電流の検出に関する第１変形例を示す図であり、図９は、ドレイン電流の検出に関する第２変形例を示す図であり、図１０は、第２実施形態に係るゲート駆動装置の具体的な構成例を模式的に示す図であり、図１１は、第２実施形態に係るしきい値とドレイン電流との関係を模式的に示す図であり、図１２は、第２実施形態に係る順方向通電時におけるゲート駆動装置による各制御のタイミングを説明するためのタイミングチャートであり、図１３は、第２実施形態に係る逆方向通電時におけるゲート駆動装置による各制御のタイミングを説明するためのタイミングチャートであり、図１４は、第３実施形態に係るゲート駆動装置の具体的な構成例を模式的に示す図であり、図１５は、第４実施形態に係るゲート駆動装置の具体的な構成例を模式的に示す図であり、図１６は、第５実施形態に係るゲート駆動装置が有する各機能を模式的に示す図であり、図１７は、第６実施形態に係るゲート駆動装置が有する各機能を模式的に示す図である。

　以下、複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
　　　（第１実施形態）
　以下、第１実施形態について図１～図９を参照して説明する。

　　＜ゲート駆動装置の概略構成＞
　図１に示すように、本実施形態のゲート駆動装置１Ａは、一対の直流電源線２、３の間に接続されたハーフブリッジ回路４の上アームを構成する半導体スイッチング素子５Ａを駆動する。また、本実施形態のゲート駆動装置１Ｂは、ハーフブリッジ回路４の下アームを構成する半導体スイッチング素子５Ｂを駆動する。この場合、ゲート駆動装置１Ａ、１Ｂは同様の構成であり、半導体スイッチング素子５Ａ、５Ｂは同様の構成である。そのため、本明細書では、ゲート駆動装置１Ａ、１Ｂおよび半導体スイッチング素子５Ａ、５Ｂのそれぞれについて区別する必要がない場合には、末尾のアルファベットを省略して総称することとする。

　ハーフブリッジ回路４は、図示しないモータを駆動するインバータに含まれるものである。ハーフブリッジ回路４には、例えば電池などの図示しない直流電源から直流電源線２、３を介して電源電圧Ｖａが供給されている。半導体スイッチング素子５は、パワー素子であり、この場合、Ｎチャネル型のＭＯＳＦＥＴと、そのＭＯＳＦＥＴのドレイン・ソース間にソース側をアノードとして接続された、つまりＭＯＳＦＥＴに対して逆並列に接続された還流用のダイオードと、を含む構成となっている。なお、この場合、ＭＯＳＦＥＴとは別の素子として還流用のダイオードが設けられているが、ＭＯＳＦＥＴのボディダイオードを還流用のダイオードとして利用してもよい。

　上側素子５Ａのドレインは、高電位側の直流電源線２に接続されている。上側素子５Ａのソースは、下側素子５Ｂのドレインに接続されている。下側素子５Ｂのソースは、低電位側の直流電源線３に接続されている。上側素子５Ａおよび下側素子５Ｂの相互接続ノードであるノードＮ１は、上記した図示しないモータに接続されている。これにより、ハーフブリッジ回路４の出力電流である負荷電流ＩＬがモータに供給される。コントローラ６は、インバータを構成するハーフブリッジ回路４の動作を制御することによりモータの駆動を制御する。

　コントローラ６には、図示しない電流検出部から出力される負荷電流ＩＬの検出値を表す検出信号Ｓｃが与えられている。コントローラ６は、検出信号Ｓｃに基づいて負荷電流ＩＬが所望の目標電流に一致するように、ゲート駆動装置１Ａの動作を指令する指令信号Ｓａおよびゲート駆動装置１Ｂの動作を指令する指令信号Ｓｂを生成して出力する。ゲート駆動装置１Ａは、コントローラ６から与えられる指令信号Ｓａに基づいて上側素子５Ａの駆動をＰＷＭ制御する。また、ゲート駆動装置１Ｂは、コントローラ６から与えられる指令信号Ｓｂに基づいて下側素子５Ｂの駆動をＰＷＭ制御する。

　この場合、上側素子５Ａおよび下側素子５Ｂは、相補的にオンオフされる。したがって、上側素子５Ａがオンされる期間には下側素子５Ｂはオフされており、また、下側素子５Ｂがオンされる期間には上側素子５Ａはオフされている。上記構成では、負荷電流ＩＬがノードＮ１からモータへと流れる期間、上側素子５Ａがドレインからソースに向けて順方向に電流を流すように駆動されるとともに、下側素子５Ｂがソースからドレインに向けて逆方向に電流を流すように駆動される。また、上記構成では、負荷電流ＩＬがモータからノードＮ１へと流れる期間、下側素子５Ｂがドレインからソースに向けて順方向に電流を流すように駆動されるとともに、上側素子５Ａがソースからドレインに向けて逆方向に電流を流すように駆動される。

　図２に示すように、負荷電流ＩＬは、正弦波状の電流となる。このような負荷電流ＩＬの供給を実現するため、下側素子５Ｂのドレイン電流Ｉｄ、ドレイン・ソース間電圧Ｖｄｓおよびゲート・ソース間電圧Ｖｇｓは、図２に示すような波形となる。なお、上側素子５Ａのドレイン電流Ｉｄ、ドレイン・ソース間電圧Ｖｄｓおよびゲート・ソース間電圧Ｖｇｓについての図示は省略されているが、下側素子５Ｂにおける各波形に対して逆相になる点を除いて同様の波形となる。

　この場合、ドレイン・ソース間電圧Ｖｄｓは、半導体スイッチング素子５の主端子の電圧であり、素子電圧に相当する。また、この場合、ドレイン電流Ｉｄは、半導体スイッチング素子５に流れる電流であり、素子電流に相当する。なお、本明細書では、ドレイン電流Ｉｄ、ドレイン・ソース間電圧Ｖｄｓおよびゲート・ソース間電圧Ｖｇｓのことを、それぞれ単に電流Ｉｄ、電圧Ｖｄｓおよび電圧Ｖｇｓと称することがある。

　半導体スイッチング素子５のターンオフ時の各部の波形は、図３に示すような波形となる。なお、図３では、下側素子５Ｂに対応した各部の波形を例示しているが、上側素子５Ａについても同様の波形となる。下側素子５Ｂがオフのときのオフ電圧Ｖｄｓ＿ｏｆｆは、電源電圧Ｖａに概ね等しい電圧となる。この場合、ターンオフ時における電圧Ｖｄｓのピーク値Ｖｄｓ＿ｐであるピーク電圧とオフ電圧Ｖｄｓ＿ｏｆｆとの差であるΔＶｄｓが、下側素子５Ｂに重畳するサージ電圧に相当する。この場合、電圧Ｖｄｓの変動の傾きは、素子電圧の変化率に相当する。なお、本明細書では、電圧Ｖｄｓの変動の傾きのことをｄＶ／ｄｔと称することがあるとともに、電流Ｉｄの変動の傾きのことをｄＩ／ｄｔと称することがある。

　　＜ゲート駆動装置が有する各機能＞
　続いて、ゲート駆動装置１が有する各機能について図４を参照して説明する。図４などでは、ゲート駆動装置１が有する各機能を機能ブロックの形で表している。なお、各機能の具体的な実現方法については後述する。また、以下の説明では、２つの半導体スイッチング素子５のうち、自装置の駆動対象となるものを自アームの半導体スイッチング素子５と称するとともに、自装置とは別のゲート駆動装置１の駆動対象となるものを対向アームの半導体スイッチング素子５と称することとする。なお、自アームの半導体スイッチング素子５は、特許請求の範囲における一方の半導体スイッチング素子に対応し、対向アームの半導体スイッチング素子５は、特許請求の範囲における他方の半導体スイッチング素子に対応する。

　検出部１１は、自アームの半導体スイッチング素子５、つまり当該ゲート駆動装置１の駆動対象となる半導体スイッチング素子５の電圧Ｖｄｓが変化する変化期間における電圧Ｖｄｓのピーク値Ｖｄｓ＿ｐを検出する。判別部１２は、上記した変化期間における自アームの半導体スイッチング素子５に対する通電が順方向通電であるか逆方向通電であるかを判別する。本実施形態において、判別部１２は、自アームの半導体スイッチング素子５の電流Ｉｄを直接的または間接的に検出し、その電流Ｉｄが順方向に流れる期間は上記通電が順方向通電であると判別し、素子電流が逆方向に流れる期間は上記通電が逆方向通電であると判別する。

　演算部１３は、半導体スイッチング素子５のスイッチング速度に対応する目標指令値を演算する。この場合、目標指令値は、半導体スイッチング素子５のゲート抵抗値を指令する値となっている。演算部１３は、判別部１２により自アームの半導体スイッチング素子５に対する通電が順方向通電であると判別された変化期間における検出部１１による検出値、つまり電圧Ｖｄｓのピーク値Ｖｄｓ＿ｐの検出値と、電圧Ｖｄｓのピーク値Ｖｄｓ＿ｐの許容値と、に基づいて、電圧Ｖｄｓのピーク値Ｖｄｓ＿ｐが許容値以下となるような目標指令値を演算する。

　電圧Ｖｄｓのピーク値の許容値は、半導体スイッチング素子５の仕様に応じて定められるものであり、具体的には次のような値となる。すなわち、許容値は、半導体スイッチング素子５の耐圧より所定のマージン分だけ低い値であり、その値の電圧が主端子に印加されても半導体スイッチング素子５が故障する可能性はないものの、その値を上記マージン以上に超える電圧が主端子に印加されると半導体スイッチング素子５が故障する可能性があるような値に設定される。本実施形態において、演算部１３は、検出部１１による検出値と予め定められた許容値との偏差がゼロになるように目標指令値を演算する。

　駆動部１４は、自アームの半導体スイッチング素子５のゲートを駆動する。この場合、駆動部１４は、演算部１３により演算された目標指令値に基づいて自アームの半導体スイッチング素子５のターンオフ時におけるゲート抵抗値Ｒｇ＿ｏｆｆを変更するようになっている。また、この場合、駆動部１４は、自アームの半導体スイッチング素子５が次にターンオフされるまでにゲート抵抗値Ｒｇ＿ｏｆｆの変更を完了する。本実施形態において、駆動部１４は、目標指令値に基づいて自アームの半導体スイッチング素子５のゲート抵抗値Ｒｇ＿ｏｆｆを連続的に切り替えるようになっている。

　　＜各機能による処理の概要＞
　続いて、上記構成のゲート駆動装置１が有する各機能により行われる処理の概要について図５を参照して説明する。図５に示すように、処理開始後、最初に実行されるステップＳ１００では、自アームのゲート抵抗値Ｒｇ＿ｏｆｆが初期値に設定される。この場合、初期値は、発生するサージが半導体スイッチング素子５の耐圧よりも十分に低いものとなるような比較的高い値に設定される。ステップＳ１００の実行後はステップＳ２００に進む。ステップＳ２００では、電圧Ｖｄｓのピーク値Ｖｄｓ＿ｐの検出値、つまりサージのピーク電圧が取得される。

　ステップＳ３００では、自アームの半導体スイッチング素子５に対する通電が順方向通電であると判別されたか否かが判断される。ここで、当該通電が逆方向通電であると判別された場合、つまりリカバリサージが発生する期間であると判別された場合、ステップＳ３００で「ＮＯ」となり、ステップＳ２００に戻る。一方、当該通電が順方向通電であると判別された場合、つまりターンオフサージが発生する期間であると判別された場合、ステップＳ３００で「ＹＥＳ」となり、ステップＳ４００に進む。

　ステップＳ４００では、ピーク値Ｖｄｓ＿ｐの検出値および許容値に基づいてゲート抵抗値Ｒｇ＿ｏｆｆが調整される。ステップＳ４００の実行後はステップＳ５００に進む。ステップＳ５００では、終了指令が与えられたか否かが判断される。上記した終了指令は、装置の電源オフ時、何らかの異常が検出されたことに伴うシステム停止時などにゲート駆動装置１の上位の制御装置から与えられるものである。ここで、終了指令が与えられた場合、ステップＳ５００で「ＹＥＳ」となり、ステップＳ６００に進む。

　一方、終了指令が与えられていない場合、ステップＳ５００で「ＮＯ」となり、ステップＳ２００に戻ってステップＳ２００以降の処理が繰り返される。ステップＳ６００では、終了時の各処理が実施される。終了時の各処理としては、ゲート抵抗値Ｒｇ＿ｏｆｆを安全サイドの所定値に設定するための処理、演算部１３が積分器を備えた構成である場合において積分器をリセットするための処理などが含まれる。なお、ゲート抵抗値Ｒｇ＿ｏｆｆの安全サイドの所定値としては、発生するサージが半導体スイッチング素子５の耐圧よりも十分に低いものとなるような比較的高い値に設定される。ステップＳ６００の実行後、本処理が終了となる。

　　＜ゲート駆動装置の具体的構成＞
　上記したような各機能を有するゲート駆動装置１の具体的な構成としては、例えば図６に示すような構成例を採用することができる。なお、図６では、下側素子５Ｂを駆動するゲート駆動装置１Ｂを例にしてゲート駆動装置１の具体的な構成を示しているが、上側素子５Ａを駆動するゲート駆動装置１Ａについても同様の構成を採用することができる。この場合、半導体スイッチング素子５Ｂのソースと直流電源線３との間には、電流Ｉｄを検出するためのシャント抵抗Ｒｓが直列に挿入されている。

　図６に示すゲート駆動装置１では、ピークホールド回路１５およびスイッチ１６により検出部１１が構成され、コンパレータ１７およびサンプリングホールド回路１８により判別部１２が構成され、メモリ１９、減算器２０および制御器２１により演算部１３が構成されている。ピークホールド回路１５には、ノードＮ１の電圧、つまり下側素子５Ｂのドレイン電圧が入力されている。ピークホールド回路１５は、下側素子５Ｂのソースの電位を基準とした場合における下側素子５Ｂのドレイン電圧、つまり電圧Ｖｄｓを入力し、そのピーク値Ｖｄｓ＿ｐを保持する回路となっている。

　すなわち、ピークホールド回路１５は、下側素子５Ｂの主端子に印加されるサージのピーク電圧を取得するために設けられている。ピークホールド回路１５は、下側素子５Ｂの電圧Ｖｄｓが変化する毎に、つまり下側素子５Ｂがスイッチングされる毎に、ピーク値Ｖｄｓ＿ｐを取得し、随時更新した値を出力する。ピークホールド回路１５は、ピーク値Ｖｄｓ＿ｐの検出値を表す検出電圧Ｖｂを出力する。この場合、ピークホールド回路１５から出力される検出電圧Ｖｂは、スイッチ１６を介して後段の演算部１３へと与えられる。詳細は後述するが、スイッチ１６のオンオフは、判別部１２から出力される信号ＳＷにより制御される。

　コンパレータ１７の非反転入力端子は、下側素子５Ｂとシャント抵抗Ｒｓとの相互接続ノードであるノードＮ２に接続されている。これにより、コンパレータ１７の非反転入力端子には、下側素子５Ｂに流れる電流Ｉｄをシャント抵抗Ｒｓにより電圧変換することで得られる電圧Ｖｓｅが入力されている。コンパレータ１７の反転入力端子は、回路の基準電位である０Ｖが与えられる直流電源線３に接続されている。これにより、コンパレータ１７は、電流Ｉｄに対応した電圧Ｖｓｅと０Ｖとを比較し、その比較結果を表す２値の信号Ｓｄを出力する。

　上記構成によれば、コンパレータ１７から出力される信号Ｓｄのレベルに基づいて、電流Ｉｄがドレインからソースに向けて流れているか、つまり順方向に流れているか、あるいは、電流Ｉｄがソースからドレインに向けて流れているか、つまり逆方向に流れているか、を判別することができる。具体的には、信号Ｓｄがハイレベルである場合には、電流Ｉｄが順方向に流れており下側素子５Ｂに対する通電が順方向通電であると判別される。

　また、信号Ｓｄがロウレベルである場合には、電流Ｉｄが逆方向に流れており下側素子５Ｂに対する通電が逆方向通電であると判別される。なお、コンパレータ１７による判定のしきい値は、０Ｖに限らずともよく、電流Ｉｄの方向を判別可能な範囲であれば適宜変更可能である。また、コンパレータ１７は、検出と復帰でヒステリシスを持たせた構成とすることもできる。

　サンプリングホールド回路１８は、コンパレータ１７から出力される信号Ｓｄを入力し、その入力した信号を保持した２値の信号ＳＷを出力する。上記構成では、対向アームの半導体スイッチング素子５である上側素子５Ａがオンされる期間である対向アーム通電中、自アームの半導体スイッチング素子５である下側素子５Ｂに流れる電流Ｉｄが必ずゼロになるため、コンパレータ１７から出力される信号Ｓｄのレベルが電流Ｉｄの流れる方向に対応したレベルとはならない可能性がある。

　そこで、サンプリングホールド回路１８は、下側素子５Ｂがオンされる期間である自アーム通電中における信号Ｓｄをサンプリングし、対向アーム通電中は、そのサンプリング結果をホールドすることで補完するようになっている。このような構成によれば、サンプリングホールド回路１８から出力される信号ＳＷのレベルに基づいて、電流Ｉｄの方向を確実に判別すること、ひいては、下側素子５Ｂに対する通電が順方向通電であるか逆方向通電であるかを確実に判別することができる。

　下側素子５Ｂに対する通電が順方向通電であるとき、サンプリングホールド回路１８から出力される信号ＳＷがハイレベルとなるため、スイッチ１６がオンされてピークホールド回路１５から出力される検出電圧Ｖｂが演算部１３に入力される。これに対し、下側素子５Ｂに対する通電が逆方向通電であるとき、サンプリングホールド回路１８から出力される信号ＳＷがロウレベルとなるため、スイッチ１６がオフされてピークホールド回路１５から出力される検出電圧Ｖｂが演算部１３に入力されない。つまり、上記構成では、演算部１３には、下側素子５Ｂに対する通電が順方向通電であるとき、言い換えるとターンオフサージが発生しているときのピーク値Ｖｄｓ＿ｐの検出値を表す検出電圧Ｖｂが入力される。

　メモリ１９には、前述した許容値、つまり半導体スイッチング素子５の仕様に応じて定められるピーク値Ｖｄｓ＿ｐの許容値が保存されている。メモリ１９は、保存された許容値を表す許容電圧Ｖｃを出力する。なお、このようなメモリ１９に代えて、ゲート駆動装置１の外部から演算部１３に対して許容電圧Ｖｃを入力する構成とすることもできる。減算器２０の＋入力には許容電圧Ｖｃが与えられ、その－入力には検出電圧Ｖｂが与えられる。減算器２０は、許容電圧Ｖｃから検出電圧Ｖｂを減算することにより、ピーク値Ｖｄｓ＿ｐの検出値と許容値との差に相当する偏差ΔＶを求め、その偏差ΔＶを制御器２１へと出力する。

　制御器２１は、ディジタルＰＩＤ制御器であり、偏差ΔＶに対するＰＩＤ演算を実行して目標指令値を表す指令信号Ｓｅを生成する。指令信号Ｓｅは、駆動部１４へと出力される。なお、制御器２１としては、ＰＩ演算を行うもの、Ｐ演算を行うもの、他のフィードバック制御器など、さまざま形式の制御器を採用することができる。本実施形態では、ＰＩＤ制御器２１による動作は、検出電圧Ｖｂが演算部１３に入力されている期間に実行されるとともに、検出電圧Ｖｂが演算部１３に入力されていない期間には停止されるようになっている。

　駆動部１４は、下側素子５Ｂのゲートを定電圧駆動する構成となっており、バッファ２２、Ｐチャネル型ＭＯＦＥＴであるトランジスタＱ１、Ｎチャネル型ＭＯＳＦＥＴであるトランジスタＱ２および抵抗Ｒ１、Ｒ２を備えている。バッファ２２は、指令信号Ｓｂを入力し、その入力信号に応じた信号を出力する。バッファ２２の出力端子は、トランジスタＱ１、Ｑ２の各ゲートに接続されている。トランジスタＱ１のソースは電源電圧Ｖｄが供給される直流電源線２３に接続されている。電源電圧Ｖｄは、直流電源線３の電位を基準とした電圧であり、下側素子５Ｂのゲートしきい値電圧よりも十分に高い電圧となっている。

　トランジスタＱ１のドレインは、抵抗Ｒ１を介してノードＮ３に接続されている。ノードＮ３は、下側素子５Ｂのゲートに接続される。抵抗Ｒ１は、直流電源線２３から下側素子５Ｂのゲートへと至る経路の配線抵抗などとともに下側素子５Ｂのターンオン時におけるゲート抵抗として機能する。抵抗Ｒ１は、一定の抵抗値を有する構成となっている。トランジスタＱ２のソースは、直流電源線３に接続されている。トランジスタＱ２のドレインは、抵抗Ｒ２を介してノードＮ３に接続されている。

　抵抗Ｒ２は、直流電源線３から下側素子５Ｂのゲートへと至る経路の配線抵抗などとともに下側素子５Ｂのターンオフ時におけるゲート抵抗として機能する。抵抗Ｒ２は、演算部１３から与えられる指令信号Ｓｅに基づいて、その抵抗値を変更することができる構成となっている。つまり、上記構成では、指令信号Ｓｅに基づいて、下側素子５Ｂのターンオフ時におけるゲート抵抗値Ｒｇ＿ｏｆｆが変更される。なお、抵抗Ｒ２の抵抗値の変更は、可変抵抗を用いる手法、抵抗ラダーの切り替えを用いる手法、トランジスタＱ２のオン抵抗を操作する手法など、様々な手法を採用することができる。

　次に、上記構成による各制御のタイミングについて、図７を参照して説明する。なお、ここでは、ゲート駆動装置１Ｂ側を主体とした制御を例に説明を行うが、ゲート駆動装置１Ａ側を主体とした制御も同様の内容となる。図７では、スイッチ１６の状態について、オンされた状態を「ＯＮ」と表し、オフされた状態を「ＯＦＦ」と表している。図７には、電圧Ｖｇｓの立ち下がりタイミングに一致するように縦方向に延びる破線が示されているが、これら破線同士の間隔が半導体スイッチング素子５の駆動周期に相当する。

　この場合、電流Ｉｄが正の値であるとき、つまり電流Ｉｄが順方向に流れる期間Ｔａは、自アームの半導体スイッチング素子５である下側素子５Ｂに対する通電が順方向通電となる期間である。そのため、期間Ｔａでは、ターンオフサージが発生する。期間Ｔａでは、信号ＳＷがハイレベルとなることからスイッチ１６がオンされた状態となる。このような期間Ｔａでは、電圧Ｖｄｓのピーク値Ｖｄｓ＿ｐを表す検出電圧Ｖｂが演算部１３に与えられる。

　そのため、演算部１３は、検出電圧Ｖｂおよび許容電圧Ｖｃに基づいて、ピーク値Ｖｄｓ＿ｐが許容値以下となるような指令信号Ｓｅを演算して生成する。そして、駆動部１４は、指令信号Ｓｅに基づいてゲート抵抗値Ｒｇ＿ｏｆｆを随時切り替える。この場合、駆動部１４は、所定の駆動周期のターンオフ開始時点から次の駆動周期のターンオフ開始時点までの間に、ゲート抵抗値Ｒｇ＿ｏｆｆの変更を完了するようになっている。

　これに対し、電流Ｉｄが負の値であるとき、つまり電流Ｉｄが逆方向に流れる期間Ｔｂは、下側素子５Ｂに対する通電が逆方向通電となる期間である。そのため、期間Ｔｂでは、リカバリサージが発生する。期間Ｔｂでは、信号ＳＷがロウレベルとなることからスイッチ１６がオフされた状態となる。このような期間Ｔｂでは、検出電圧Ｖｂが演算部１３に与えられない。そのため、演算部１３による指令信号Ｓｅの演算、ひいては駆動部１４によるゲート抵抗値Ｒｇ＿ｏｆｆの切り替えは実行されない。

　したがって、期間Ｔｂでは、ゲート抵抗値Ｒｇ＿ｏｆｆは一定の値に維持される。期間Ｔｂにおけるゲート抵抗値Ｒｇ＿ｏｆｆは、次のような値とすることができる。すなわち、図７に示すように、期間Ｔｂにおけるゲート抵抗値Ｒｇ＿ｏｆｆは、その期間Ｔｂの直前において設定されていた値とすることができる。あるいは、期間Ｔｂにおけるゲート抵抗値Ｒｇ＿ｏｆｆは、予め定められた設定値とすることができる。この場合、設定値としては、サージが発生し難くなるような比較高い抵抗値を表す値、つまり安全側の値とするとよい。

　このようにすれば、次のような効果が得られる。すなわち、期間Ｔｂの直後の期間Ｔａにおいて、最初に発生するターンオフサージの大きさは、期間Ｔｂにおけるゲート抵抗値Ｒｇ＿ｏｆｆの値に応じたものとなる。したがって、期間ＴｂにおけるＲｇ＿ｏｆｆの値を上記したような安全側の値にしておけば、期間Ｔａにおいて最初に発生するターンオフサージが半導体スイッチング素子５の素子耐圧を超えるような過大なものとなることを確実に防止することができる。

　以上説明した本実施形態によれば、次のような効果が得られる。
　検出部１１は、自アームの半導体スイッチング素子５の電圧Ｖｄｓが変化する変化期間における電圧Ｖｄｓのピーク値Ｖｄｓ＿ｐを検出する。変化期間における電圧Ｖｄｓのピーク値Ｖｄｓ＿ｐは、半導体スイッチング素子５の主端子に印加されるサージの大きさに対応した値となる。そのため、この場合、検出部１１は、自アームの半導体スイッチング素子５の主端子に印加されるサージの大きさを検出していると言える。

　判別部１２は、変化期間における自アームの半導体スイッチング素子５に対する通電が順方向通電であるか逆方向通電であるかを判別する。半導体スイッチング素子５の主端子に印加されるサージには、ターンオフサージおよびリカバリサージがあり、対象とする半導体スイッチング素子５に対する通電が順方向通電であるときにはターンオフサージが発生するとともに逆方向通電であるときにはリカバリサージが発生する。そのため、この場合、判別部１２は、発生するサージがターンオフサージであるのかリカバリサージであるのかを判別していると言える。

　演算部１３は、判別部１２により自アームの半導体スイッチング素子５に対する通電が順方向通電であると判別された変化期間における検出部１１による検出値と半導体スイッチング素子５の仕様に応じて定められるピーク値Ｖｄｓ＿ｐの許容値とに基づいてピーク値Ｖｄｓ＿ｐが許容値以下となるような半導体スイッチング素子５のスイッチング速度に対応する目標指令値を演算する。つまり、演算部１３は、発生するサージがターンオフサージであると判別された変化期間におけるサージの大きさに対応した検出値と許容値とに基づいて、電圧Ｖｄｓのピーク値Ｖｄｓ＿ｐが許容値以下となるような目標指令値を演算する。

　駆動部１４は、演算部１３により演算された目標指令値に基づいて自アームの半導体スイッチング素子５のゲート抵抗値Ｒｇ＿ｏｆｆを変更し、自アームの半導体スイッチング素子５のゲートを駆動する。すなわち、駆動部１４は、ターンオフサージだけが含まれるサージ電圧の検出結果を用いて演算された目標指令値に基づいてゲート抵抗値Ｒｇ＿ｏｆｆを変更する。このような構成によれば、電圧Ｖｄｓのピーク値Ｖｄｓ＿ｐが許容値を超えないようにするとともにスイッチング損失がむやみに増加しないようにターンオフサージの大きさを制御すること、言い換えると、ターンオフサージを適切に制御することができるという優れた効果が得られる。

　この場合、駆動部１４は、自アームの半導体スイッチング素子５が次にターンオフされるまでにゲート抵抗値Ｒｇ＿ｏｆｆの変更を完了するようになっている。すなわち、本実施形態では、所定の駆動周期における電圧Ｖｄｓのピーク値Ｖｄｓ＿ｐの検出値に基づいて目標指令値が演算されると、自アームの半導体スイッチング素子５が次にターンオフされるときには、その演算結果がゲート抵抗値Ｒｇ＿ｏｆｆに実際に反映されていることになる。このような制御によれば、ゲート抵抗値Ｒｇ＿ｏｆｆの最適化がより確実に且つより素早く実現される、つまり上述した効果を最大限得ることができる。

　この場合、判別部１２は、自アームの半導体スイッチング素子５に流れる電流Ｉｄの方向を検出し、電流Ｉｄが順方向に流れる期間は順方向通電であると判別し、電流Ｉｄが逆方向に流れる期間は逆方向通電であると判別するようになっている。具体的には、本実施形態の判別部１２は、電流Ｉｄに対応する電圧Ｖｓｅと０Ｖとを比較するコンパレータ１７を備えている。

　このような構成によれば、自アームの半導体スイッチング素子５がオンされる期間である自アーム通電中、コンパレータ１７から出力される信号Ｓｄのレベルが電流Ｉｄの流れる方向に対応したレベルとなることから、自アームの半導体スイッチング素子５に対する通電が順方向通電であるか逆方向通電であるかを精度良く判別することができる。ただし、この場合、対向アームの半導体スイッチング素子５がオンされる期間である対向アーム通電中、自アームの半導体スイッチング素子５に流れる電流Ｉｄが必ずゼロになるため、信号Ｓｄのレベルが電流Ｉｄの流れる方向に対応したレベルとはならない可能性がある。

　そこで、判別部１２は、自アーム通電中における信号Ｓｄをサンプリングし、対向アーム通電中は、そのサンプリング結果をホールドすることで補完するサンプリングホールド回路１８を備え、そのサンプリングホールド回路１８から出力される信号ＳＷのレベルに基づいて上記通電を判別するようになっている。このような構成によれば、電流Ｉｄの方向を確実に判別すること、ひいては、自アームの半導体スイッチング素子５に対する通電が順方向通電であるか逆方向通電であるかを確実に判別することができる。

　この場合、演算部１３は、検出部１１による検出値を表す検出電圧Ｖｂとピーク値Ｖｄｓ＿ｐの許容値を表す許容電圧Ｖｃとの偏差ΔＶがゼロになるように目標指令値を表す指令信号Ｓｅを演算して生成し、駆動部１４は、指令信号Ｓｅに基づいて自アームの半導体スイッチング素子５のゲート抵抗値Ｒｇ＿ｏｆｆを連続的に切り替えるようになっている。このようにすれば、自アームの半導体スイッチング素子５のターンオフ時におけるゲート抵抗値Ｒｇ＿ｏｆｆがより最適な値となるように詳細な設定を行うことができ、その結果、ターンオフサージをより詳細に制御することができる。

　　＜電流Ｉｄの検出に関する変形例＞
　図６に示した具体的構成例では、判別部１２は、自アームの半導体スイッチング素子５の電流Ｉｄを半導体スイッチング素子５と直流電源線３との間に直列に介在するシャント抵抗Ｒｓの端子電圧に基づいて直接的に検出するような構成となっていたが、判別部１２は、例えば次の２つの変形例のように、自アームの半導体スイッチング素子５の電流Ｉｄを間接的に検出するような構成とすることもできる。

　［１］第１変形例
　図８に示す第１変形例では、自アームの半導体スイッチング素子５である下側素子５Ｂとして、メインセル２４およびセンスセル２５を有する素子を採用している。なお、図８では、還流用のダイオードの図示は省略されている。メインセル２４およびセンスセル２５は、同一の半導体チップ上に形成されており、センスセル２５のサイズは、メインセル２４のサイズに対し、数百～数千分の一となっている。

　メインセル２４のドレインはノードＮ１に接続され、そのソースは直流電源線３に接続されている。センスセル２５は、メインセル２４に流れる電流Ｉｄを検出するためのものであり、メインセル２４に流れる電流Ｉｄに応じた電流が所定の分流比で流れる。なお、この分流比は、メインセル２４およびセンスセル２５のサイズ比などにより定まる。センスセル２５のドレインはノードＮ１に接続され、そのソースはシャント抵抗Ｒｓ１を介して直流電源線３に接続されている。

　この場合、コンパレータ１７は、センスセル２５に流れる電流をシャント抵抗Ｒｓ１により電圧変換することで得られる電圧Ｖｓｅ１と０Ｖとを比較し、その比較結果を表す２値の信号Ｓｄ１を出力する。このような信号Ｓｄ１は、図６に示す構成における信号Ｓｄと同様、自アーム通電中における電流Ｉｄの方向に対応したレベルとなる。したがって、このような第１変形例によっても、判別部１２は、変化期間における自アームの半導体スイッチング素子５に対する通電が順方向通電であるか逆方向通電であるかを精度良く判別することができる。

　［２］第２変形例
　図１に示したように、コントローラ６には、負荷電流ＩＬの検出値を表す検出信号Ｓｃが与えられている。コントローラ６は、検出信号Ｓｃに基づいて負荷電流ＩＬの向き、具体的には負荷電流ＩＬがノードＮ１からモータへと流れる向きであるか、あるいは、モータからノードＮ１へと流れる向きであるか、を把握することができる。そして、このような負荷電流ＩＬの向きに基づけば、上下アームを構成する各半導体スイッチング素子５に流れる電流Ｉｄの向きを推定することが可能となる。

　そこで、図９に示す第２変形例では、コントローラ６は、検出信号Ｓｃに基づいて上側素子５Ａに流れる電流Ｉｄの向きおよび下側素子５Ｂに流れる電流Ｉｄの向きを推定する。そして、コントローラ６は、上側素子５Ａに流れる電流Ｉｄの向きを表す信号Ｓｆをゲート駆動装置１Ａに送信するとともに、下側素子５Ｂに流れる電流Ｉｄの向きを表す信号Ｓｇをゲート駆動装置１Ｂに送信する。

　この場合、信号Ｓｆ、Ｓｇは、信号ＳＷと同様、電流Ｉｄの向きに対応したレベルとなる２値の信号となっている。そこで、ゲート駆動装置１Ａ、１Ｂの各判別部１２は、これら信号Ｓｆ、Ｓｇに基づいて、自アームの半導体スイッチング素子５に流れる電流Ｉｄの方向を判別する。したがって、このような第２変形例によっても、判別部１２は、変化期間における自アームの半導体スイッチング素子５に対する通電が順方向通電であるか逆方向通電であるかを精度良く判別することができる。

　　　（第２実施形態）
　以下、第２実施形態について図１０～図１３を参照して説明する。
　本実施形態では、ゲート駆動装置の具体的な構成が第１実施形態と異なっている。すなわち、図１０に示すように、本実施形態のゲート駆動装置３１は、図６に示した第１実施形態のゲート駆動装置１Ｂに対し、検出部、判別部、演算部および駆動部のいずれについても具体的な構成が変更されている。なお、図１０では、下側素子５Ｂを駆動するための構成を例示しているが、上側素子５Ａを駆動するための構成についても同様の構成を採用することができる。

　ゲート駆動装置３１は、検出部３２、判別部３３、演算部３４および駆動部３５を備えている。検出部３２は、検出部１１に対し、サンプリングホールド回路３６が追加された構成となっている。判別部３３は、コンパレータ３７およびタイマ回路３８を備えた構成となっている。演算部３４は、しきい値出力部３９およびコンパレータ４０を備えた構成となっている。駆動部３５は、駆動部１４に対し、抵抗Ｒ２に代えて抵抗Ｒ２１、Ｒ２２およびスイッチ４１を備えた点が異なる構成となっている。

　この場合、判別部３３は、自アームの半導体スイッチング素子５である下側素子５Ｂのターンオフの開始タイミングから所定の判定時間が経過した時点以前の期間は下側素子５Ｂに対する通電が順方向通電であると判別し、上記判定時間が経過した時点以降の期間は下側素子５Ｂに対する通電が逆方向通電であると判別するようになっている。このような判別を実現するための具体的な構成は、次のようなものとなっている。

　すなわち、コンパレータ３７の非反転入力端子は、ノードＮ３、つまり下側素子５Ｂのゲートに接続されている。コンパレータ３７の反転入力端子には、予め定められたしきい値電圧Ｖｔｈが入力されている。しきい値電圧Ｖｔｈは、直流電源線３の電位を基準とした電圧であり、例えば半導体スイッチング素子５のゲートしきい値電圧と同程度の電圧値となっている。これにより、コンパレータ３７は、下側素子５Ｂの電圧Ｖｇｓと電圧Ｖｔｈとを比較し、その比較結果を表す２値の信号Ｓｈを出力する。

　上記構成によれば、コンパレータ３７から出力される信号Ｓｈのレベルに基づいて、下側素子５Ｂのオンオフを判定することができる。具体的には、信号Ｓｈがハイレベルであるときには下側素子５Ｂがオン、つまりゲートオンであり、信号Ｓｈがロウレベルであるときには下側素子５Ｂがオフ、つまりゲートオフである、と判定することができる。このようにゲートオンまたはゲートオフに対応したレベルとなる信号Ｓｈに基づけば、下側素子５Ｂのターンオフの開始タイミングを把握することができる。なお、このような構成に代えて、指令信号Ｓｂなどの他の信号に基づいて下側素子５Ｂのターンオフの開始タイミングを把握するような構成とすることもできる。

　タイマ回路３８には、コンパレータ３７から出力される信号Ｓｈが入力されている。タイマ回路３８は、信号Ｓｈがハイレベルからロウレベルに転じるタイミング、つまり下側素子５Ｂのターンオフの開始タイミングから、上記した判定時間に対応する一定時間だけハイレベルとなる２値の信号Ｓｉを出力する。この場合、スイッチ１６のオンオフは、タイマ回路３８から出力される信号Ｓｉにより制御される。

　上記構成によれば、信号Ｓｉがハイレベルである期間、つまり下側素子５Ｂのターンオフの開始タイミングから判定時間が経過した時点以前の期間は、スイッチ１６がオンされて検出電圧Ｖｂがサンプリングホールド回路３６に入力される。これに対し、信号Ｓｉがロウレベルである期間、つまり下側素子５Ｂのターンオフの開始タイミングから判定時間が経過した時点以降の期間は、スイッチ１６がオフされて検出電圧Ｖｂがサンプリングホールド回路３６に入力されない。

　サンプリングホールド回路３６に入力される検出電圧Ｖｂは、下側素子５Ｂに対する通電が順方向通電であるときにはターンオフサージ発生時のピーク値Ｖｄｓ＿ｐの検出値を表すものとなるが、下側素子５Ｂに対する通電が逆方向通電であるときにはターンオフサージ発生時のピーク値Ｖｄｓ＿ｐの検出値を表すものとはならず、ほぼ０Ｖとなる。そこで、サンプリングホールド回路３６は、入力された検出電圧Ｖｂが０Ｖより高い値に設定された所定の判定電圧以下である場合、逆方向通電であるときの検出電圧Ｖｂであると判定し、その検出電圧Ｖｂをサンプルホールドしない。

　これに対し、サンプリングホールド回路３６は、入力された検出電圧Ｖｂが上記判定電圧を超える場合、順方向通電であるときの検出電圧Ｖｂであると判定し、その検出電圧Ｖｂをサンプルホールドして保持し、演算部３４へと出力する。このような構成によれば、演算部３４には、下側素子５Ｂに対する通電が順方向通電であるとき、言い換えるとターンオフサージが発生しているときのピーク値Ｖｄｓ＿ｐの検出値を表す検出電圧Ｖｂが入力される。

　この場合、演算部３４は、検出部３２による検出値と電圧Ｖｄｓのピーク値Ｖｄｓ＿ｐの許容値に対応して設定されたしきい値とを比較し、その比較結果を表す値を目標指令値として演算するようになっている。このような演算を実現するための具体的な構成は、次のようなものとなっている。すなわち、しきい値出力部３９には、下側素子５Ｂの電流Ｉｄを検出する電流検出部４２による検出値に対応する検出信号Ｓｊが入力されている。電流検出部４２は、図６に示したシャント抵抗Ｒｓを用いた構成、図８に示したセンスセル２５およびシャント抵抗Ｒｓ１を用いた構成など、様々な構成を採用することができる。

　しきい値出力部３９は、メモリなどの記憶装置を備えており、そのメモリには、しきい値と半導体スイッチング素子５に流れる電流Ｉｄとの関係に基づいて作成されたマップデータが記憶されている。しきい値と電流Ｉｄとの関係は、例えば図１１に示すような関係となる。このようなマップデータは、予めシミュレーション、実験などを行い、それらの結果に基づいて事前に生成しておくことができる。なお、しきい値は、ターンオフサージの大きさを所望する程度に制御することができるような値に設定されている。

　しきい値出力部３９は、検出信号Ｓｊに基づいて電流Ｉｄの電流値を取得するとともに上記マップデータを参照し、電流Ｉｄの電流値に対応したしきい値をマップデータから取得し、その取得したしきい値に対応したしきい値電圧Ｖｅを出力する。コンパレータ４０の反転入力端子には、しきい値出力部３９から出力されるしきい値電圧Ｖｅが入力されており、その非反転入力端子には、サンプリングホールド回路３６から出力される検出電圧Ｖｂが入力されている。

　コンパレータ４０は、しきい値電圧Ｖｅと検出電圧Ｖｂとを比較し、その比較結果を表す２値の信号Ｓｋを駆動部３５へと出力する。つまり、この場合、信号Ｓｋは、下側素子５Ｂのゲート抵抗値を指令する値を表すものであり、半導体スイッチング素子５のスイッチング速度に対応する目標指令値を表す信号となる。信号Ｓｋは、検出電圧Ｖｂがしきい値電圧Ｖｅより大きい場合、つまりターンオフサージ発生時における電圧Ｖｄｓ＿ｐの検出値がしきい値より大きい場合、ハイレベルとなる。また、信号Ｓｋは、検出電圧Ｖｂがしきい値電圧Ｖｅより小さい場合、つまりターンオフサージ発生時における電圧Ｖｄｓ＿ｐの検出値がしきい値より小さい場合、ロウレベルとなる。なお、コンパレータ４０は、検出と復帰でヒステリシスを持たせた構成とすることもできる。ただし、この場合、コンパレータ４０に対して２つのしきい値を入力する必要がある。

　この場合、駆動部３５は、目標指令値に対応する信号Ｓｋに基づいて自アームの半導体スイッチング素子５である下側素子５Ｂのゲート抵抗値Ｒｇ＿ｏｆｆを段階的に切り替えるようになっている。このようなゲート抵抗値Ｒｇ＿ｏｆｆの切り替えを実現するための具体的な構成は、次のようなものとなっている。すなわち、駆動部３５において、トランジスタＱ２のドレインは、抵抗Ｒ２１を介してノードＮ３に接続されるとともに、抵抗Ｒ２２およびスイッチ４１を介してノードＮ３に接続されている。

　抵抗Ｒ２１、Ｒ２２は、いずれも一定の抵抗値を有する構成であり、直流電源線３から下側素子５Ｂのゲートへと至る経路の配線抵抗などとともに下側素子５Ｂのターンオフ時におけるゲート抵抗として機能する。言い換えると、駆動部３５は、直流電源線３とノードＮ３との間に、ターンオフ時におけるゲート抵抗として機能する２つの抵抗Ｒ２１、Ｒ２２が並列接続された構成となっている。スイッチ４１のオンオフは、演算部３４から出力される信号Ｓｋにより制御される。具体的には、スイッチ４１は、信号Ｓｋがハイレベルのときにオフされるとともに、信号Ｓｋがロウレベルのときにオンされる。

　上記構成によれば、ターンオフサージ発生時における電圧Ｖｄｓ＿ｐの検出値がしきい値より大きい場合、スイッチ４１がオフされることから、ターンオフ時におけるゲート抵抗値Ｒｇ＿ｏｆｆが、抵抗Ｒ２１の抵抗値に対応する値、つまり比較的大きな値となり、ターンオフサージが抑制される。また、上記構成によれば、ターンオフサージ発生時における電圧Ｖｄｓ＿ｐの検出値がしきい値より小さい場合、スイッチ４１がオンされることから、ターンオフ時におけるゲート抵抗値Ｒｇ＿ｏｆｆが、抵抗Ｒ２１、Ｒ２２の並列合成抵抗値に対応する値、つまり比較的小さな値となり、高速なスイッチングが実現される。

　次に、上記構成による各制御のタイミングについて、図１２および図１３を参照して説明する。なお、ここでは、下側素子５Ｂを駆動するためのゲート駆動装置３１側を主体とした制御を例に説明を行うが、上側素子５Ａを駆動するためのゲート駆動装置側を主体とした制御も同様の内容となる。図１２および図１３において、指令信号Ｓａ、Ｓｂは、ハイレベルがオンを指令するとともにロウレベルがオフを指令する２値の信号として表されている。

　まず、自アームの半導体スイッチング素子５である下側素子５Ｂに対する通電が順方向通電であるときの各制御のタイミングについて図１２を参照して説明する。この場合、時刻ｔ１において指令信号Ｓｂがロウレベルからハイレベルに転じると、電圧Ｖｇｓが上昇を開始する。この場合、電圧Ｖｇｓの上昇に伴い、電流Ｉｄが上昇するとともに電圧Ｖｄｓが低下する。そして、時刻ｔ２において電圧Ｖｇｓがしきい値電圧Ｖｔｈに達すると、信号Ｓｈがロウレベルからハイレベルに転じる。

　その後、時刻ｔ３において指令信号Ｓｂがハイレベルからロウレベルに転じると、電圧Ｖｇｓが低下を開始する。そして、時刻ｔ４において電圧Ｖｇｓがしきい値電圧Ｖｔｈに達すると、信号Ｓｈがハイレベルからロウレベルに転じる。図示は省略されているが、時刻ｔ４から判定時間が経過するまでの間、信号Ｓｉがハイレベルとなる。この場合、下側素子５Ｂに対する通電が順方向通電であることから、下側素子５Ｂのターンオフ開始タイミングである時刻ｔ３の直後にサージが発生し、電圧Ｖｄｓがオフ電圧Ｖｄｓ＿ｏｆｆを超えて急峻に上昇する。

　このようなことから、サンプリングホールド回路３６には、０Ｖより高い検出電圧Ｖｂが入力されることになる。そのため、サンプリングホールド回路３６は、時刻ｔ４から所定時間が経過した時刻ｔ５において検出電圧Ｖｂをサンプリングする。これにより、演算部３４には、ターンオフサージが発生しているときのピーク値Ｖｄｓ＿ｐの検出値を表す検出電圧Ｖｂが入力される。演算部３４は、このような検出電圧Ｖｂを用いて信号Ｓｋを生成する。そして、駆動部３５では、演算部３４から与えられる信号Ｓｋに基づいてゲート抵抗値Ｒｇ＿ｏｆｆの切り替えが行われる。時刻ｔ５から所定時間が経過した時刻ｔ６においてピークホールド回路１５の出力がリセットされる。

　続いて、自アームの半導体スイッチング素子５である下側素子５Ｂに対する通電が逆方向通電であるときの各制御のタイミングについて図１３を参照して説明する。この場合も、時刻ｔ１において指令信号Ｓｂがロウレベルからハイレベルに転じると、電圧Ｖｇｓが上昇を開始する。ただし、この場合、下側素子５Ｂは還流動作を行うことになるため、電流Ｉｄおよび電圧Ｖｄｓは大きく変化することはなく、電圧Ｖｄｓは０Ｖに維持される。そして、時刻ｔ２において電圧Ｖｇｓがしきい値電圧Ｖｔｈに達すると、信号Ｓｈがロウレベルからハイレベルに転じる。

　その後、時刻ｔ３において指令信号Ｓｂがハイレベルからロウレベルに転じると、電圧Ｖｇｓが低下を開始する。そして、時刻ｔ４において電圧Ｖｇｓがしきい値電圧Ｖｔｈに達すると、信号Ｓｈがハイレベルからロウレベルに転じる。図示は省略されているが、時刻ｔ４から判定時間が経過するまでの間、信号Ｓｉがハイレベルとなる。この場合、下側素子５Ｂに対する通電が逆方向通電であることから、下側素子５Ｂのターンオフ開始タイミングである時刻ｔ３の直後にサージは発生せず、電圧Ｖｄｓは０Ｖに維持される。

　このようなことから、サンプリングホールド回路３６には、０Ｖの検出電圧Ｖｂが入力されることになる。そのため、サンプリングホールド回路３６が検出電圧Ｖｂをサンプルホールドすることはなく、演算部３４に検出電圧Ｖｂが入力されないことになるため、信号Ｓｋの生成も行われない。したがって、駆動部３５は、ゲート抵抗値Ｒｇ＿ｏｆｆの切り替えを実行しない。時刻ｔ５から所定時間が経過した時刻ｔ６においてピークホールド回路１５の出力がリセットされる。なお、この場合、指令信号Ｓａがロウレベルからハイレベルに転じる時刻ｔ７、つまり対向アーム側の半導体スイッチング素子５である上側素子５Ａのターンオン開始タイミングである時刻ｔ７の直後にリカバリサージが発生し、電圧Ｖｄｓがオフ電圧Ｖｄｓ＿ｏｆｆを超えて急峻に上昇することになる。

　以上説明した本実施形態の構成によっても、第１実施形態と同様に、ターンオフサージだけが含まれるサージ電圧の検出結果を用いて演算された目標指令値に基づいてゲート抵抗値Ｒｇ＿ｏｆｆの変更が行われるため、第１実施形態と同様の効果、つまり、ターンオフサージを適切に制御することができるという効果が得られる。なお、本実施形態では、次のような点に着目し、ターンオフサージだけが含まれるサージ電圧を用いた目標指令値の演算を可能としている。

　すなわち、自アームの半導体スイッチング素子５に対する通電が順方向通電であるときにおいて、ターンオフサージは、その半導体スイッチング素子５のゲートオフ直後に発生する。そのため、自アームの半導体スイッチング素子５のターンオフ開始タイミングから所定時間後のピーク値Ｖｄｓ＿ｐの検出値に対応する検出電圧Ｖｂをサンプルホールドして演算部３４へと出力すれば、演算部３４は、ターンオフサージだけが含まれるサージ電圧の検出結果を表す検出電圧Ｖｂを用いて目標指令値を演算することができる。本実施形態では、上述したような構成を採用することで、このような目標指令値の演算を可能としている。

　この場合、演算部３４は、検出部１１による検出値を表す検出電圧Ｖｂとピーク値Ｖｄｓ＿ｐの許容値に対応して設定されたしきい値とを比較し、その比較結果を表す値を目標指令値として演算する。そして、駆動部３５は、上記目標指令値に対応する信号Ｓｋに基づいて自アームの半導体スイッチング素子５のゲート抵抗値Ｒｇ＿ｏｆｆを段階的に切り替えるようになっている。このようにすれば、例えば第１実施形態のようにゲート抵抗値Ｒｇ＿ｏｆｆを連続的に切り替える構成に比べ、構成および制御を簡単化することができる。

　　＜ゲート抵抗値の切り替えに関する変形例＞
　図１０に示した具体的構成例では、駆動部３５は、目標指令値に対応する信号Ｓｋに基づいて自アームの半導体スイッチング素子５のゲート抵抗値Ｒｇ＿ｏｆｆを２段階に切り替える構成となっていたが、駆動部３５は、信号Ｓｋに基づいてゲート抵抗値Ｒｇ＿ｏｆｆを３段階以上に切り替える構成とすることもできる。このような構成を採用する場合、演算部３４は、検出電圧Ｖｂと複数のしきい値とを比較し、その比較結果を表す値を目標指令値として演算する構成とする必要がある。そのため、このような構成を採用する場合、予め記憶しておくマップデータの数、コンパレータの数およびゲート抵抗値Ｒｇ＿ｏｆｆの切り替えを行うためのスイッチの数が増加することになる。

　　　（第３実施形態）
　以下、第３実施形態について図１４を参照して説明する。
　本実施形態では、ゲート駆動装置の具体的な構成が第１実施形態と異なっている。すなわち、図１４に示すように、本実施形態のゲート駆動装置５１は、図６に示した第１実施形態のゲート駆動装置１Ｂに対し、検出部、判別部、演算部および駆動部のいずれについても具体的な構成が変更されている。なお、図１４では、下側素子５Ｂを駆動するための構成を例示しているが、上側素子５Ａを駆動するための構成についても同様の構成を採用することができる。

　ゲート駆動装置５１は、検出部５２、判別部５３、演算部５４および駆動部５５を備えている。検出部５２は、変化率検出部５６、切替部５７、スイッチ５８、５９を備えた構成となっている。判別部５３は、コンパレータ６０およびサンプリングホールド回路６１を備えた構成となっている。演算部５４は、サンプリングホールド回路６２、６３、極性反転部６４、しきい値出力部６５およびコンパレータ６６、６７を備えた構成となっている。駆動部５５は、駆動部１４に対し、抵抗Ｒ１に代えて抵抗Ｒ３１、Ｒ３２およびスイッチ６８を備えた点および抵抗Ｒ２に代えて抵抗Ｒ４１、Ｒ４２およびスイッチ６９を備えた点が異なる構成となっている。

　この場合、検出部５２は、自アームの半導体スイッチング素子５である下側素子５Ｂの電圧Ｖｄｓが変化する変化期間における電圧Ｖｄｓの変化率、つまりｄＶ／ｄｔを検出するようになっている。このような検出を実現するための具体的な構成は、次のようなものとなっている。すなわち、変化率検出部５６には、ノードＮ１の電圧、つまり下側素子５Ｂのドレイン電圧が入力されている。変化率検出部５６は、下側素子５Ｂのソース電位を基準とした場合における下側素子５Ｂのドレイン電圧、つまり電圧Ｖｄｓを入力し、そのｄＶ／ｄｔを検出するように構成されている。

　変化率検出部５６は、ｄＶ／ｄｔの検出値を表す検出電圧Ｖｆを出力する。また、変化率検出部５６は、ｄＶ／ｄｔの検出値が正の値であるときにハイレベルになるとともに、ｄＶ／ｄｔの検出値が０Ｖまたは負の値であるときにロウレベルになる２値の信号Ｓｍを出力する。切替部５７の入力端子には、検出電圧Ｖｆが与えられている。切替部５７は、変化率検出部５６から出力される信号Ｓｍのレベルに基づいて、入力された検出電圧Ｖｆを一方の出力端子および他方の出力端子のうちいずれから出力するかを切り替える。具体的には、切替部５７は、信号Ｓｍがハイレベルであるときには入力された検出電圧Ｖｆを一方の出力端子から出力するとともに、信号Ｓｍがロウレベルであるときには入力された検出電圧Ｖｆを他方の出力端子から出力する。

　このような構成によれば、下側素子５Ｂのターンオフ時にはｄＶ／ｄｔの検出値が正の値となることから切替部５７の一方の出力端子から検出電圧Ｖｆが出力されるとともに、下側素子のターンオン時にはｄＶ／ｄｔの検出値が負の値となることから切替部５７の他方の出力端子から検出電圧Ｖｆが出力される。すなわち、切替部５７の一方の出力端子から出力される検出電圧Ｖｆは、下側素子５Ｂのターンオフ時のｄＶ／ｄｔを表すものであり、スイッチ５８を介して後段の演算部５４へと与えられる。また、切替部５７の他方の出力端子から出力される検出電圧Ｖｆは、下側素子５Ｂのターンオン時のｄＶ／ｄｔを表すものであり、スイッチ５９を介して後段の演算部５４へと与えられる。スイッチ５８、５９のオンオフは、判別部５３から出力される信号Ｓｎにより、それぞれが同様に制御される。

　下側素子５Ｂがオンされるオン期間中の電圧Ｖｄｓが正の電圧値である場合、下側素子５Ｂに対する通電が順方向通電であると考えられる。また、下側素子５Ｂがオンされるオン期間中の電圧Ｖｄｓが負の電圧値である場合、下側素子５Ｂに対する通電が逆方向通電であると考えられる。そこで、判別部５３は、下側素子５Ｂがオンされるオン期間中の電圧Ｖｄｓを検出し、電圧Ｖｄｓの検出値が正の値である期間は下側素子５Ｂに対する通電が順方向通電であると判別し、電圧Ｖｄｓの検出値が負の値である期間は下側素子５Ｂに対する通電が逆方向通電であると判別するようになっている。このような判別を実現するための具体的な構成は、次のようなものとなっている。

　すなわち、コンパレータ６０の非反転入力端子は、ノードＮ１に接続されており、その反転入力端子は、直流電源線３に接続されている。つまり、コンパレータ６０の非反転入力端子には下側素子５Ｂのドレイン電圧が入力され、その反転入力端子には下側素子５Ｂのソース電圧が入力されている。このような構成によれば、コンパレータ６０から出力される２値の信号Ｓｌは、電圧Ｖｄｓが正の値であるとき、つまり「Ｖｄｓ＞０」のとき、ハイレベルとなり、電圧Ｖｄｓが負の値であるとき、つまり「Ｖｄｓ＜０」のとき、ロウレベルとなる。

　コンパレータ６０から出力される信号Ｓｌは、サンプリングホールド回路６１に入力されている。サンプリングホールド回路６１は、下側素子５Ｂがオンである期間の任意のタイミングで信号Ｓｌをサンプリングする。なお、下側素子５Ｂがオンである期間は、第２実施形態において説明したように、電圧Ｖｇｓ、指令信号Ｓｂなどに基づいて把握することが可能である。サンプリングホールド回路６１は、信号Ｓｌをサンプルホールドすることで得られる２値の信号Ｓｎを出力する。

　上記構成によれば、下側素子５Ｂに対する通電が順方向通電であるとき、信号Ｓｎがハイレベルになるため、スイッチ５８、５９がオンされて検出電圧Ｖｆが演算部５４に入力される。これに対し、下側素子５Ｂに対する通電が逆方向通電であるとき、信号Ｓｎがロウレベルになるため、スイッチ５８、５９がオフされて検出電圧Ｖｆが演算部５４に入力されない。つまり、上記構成では、演算部５４には、下側素子５Ｂに対する通電が順方向通電である期間におけるターンオフ時のｄＶ／ｄｔの検出値およびターンオン時のｄＶ／ｄｔの各検出値を表す検出電圧Ｖｆが入力される。なお、以下の説明および図１４では、ターンオフ時のｄＶ／ｄｔの検出値を表す検出電圧Ｖｆのことを検出電圧Ｖｆ＿ｏｆｆと称するとともに、ターンオン時のｄＶ／ｄｔの検出値を表す検出電圧のことをＶｆ＿ｏｎと称することとする。

　この場合、演算部５４は、判別部５３により下側素子５Ｂに対する通電が順方向通電であると判別された変化期間において検出部５２により検出されたｄＶ／ｄｔの検出値とｄＶ／ｄｔの許容値とに基づいて、ｄＶ／ｄｔの検出値が許容値以下となるような目標指令値を演算する。ｄＶ／ｄｔの許容値は、電圧Ｖｄｓのピーク値の許容値と同様、半導体スイッチング素子５の仕様に応じて定められる。この場合の目標指令値も、上記各実施形態と同様、半導体スイッチング素子５のゲート抵抗値を指令する値となる。ただし、この場合の目標指令値には、ターンオフ時のゲート抵抗値Ｒｇ＿ｏｆｆを指令する値だけでなく、ターンオン時のゲート抵抗値Ｒｇ＿ｏｎを指令する値も含まれる。

　このような演算を実現するための具体的な構成は、次のようなものとなっている。すなわち、サンプリングホールド回路６２には、検出電圧Ｖｆ＿ｏｆｆが入力され、サンプリングホールド回路６３には、検出電圧Ｖｆ＿ｏｎが入力される。サンプリングホールド回路６２は、入力された検出電圧Ｖｆ＿ｏｆｆをサンプルホールドして保持し、コンパレータ６６の非反転入力端子へと出力する。サンプリングホールド回路６３は、入力された検出電圧Ｖｆ＿ｏｎをサンプルホールドして保持し、コンパレータ６７の非反転入力端子へと出力する。ただし、検出電圧Ｖｆ＿ｏｎは、負の電圧値であるため、極性反転部６４により極性を反転させた後、コンパレータ６７に入力される。

　しきい値出力部６５は、第２実施形態におけるしきい値出力部３９と同様の構成となっており、マップデータが記憶されたメモリなどの記憶装置を備えている。この場合、しきい値には、ゲート抵抗Ｒｇ＿ｏｆｆに対応するオフ用しきい値およびゲート抵抗Ｒｇ＿ｏｎに対応するオン用しきい値が含まれる。なお、オフ用しきい値およびオン用しきい値は、それぞれ別の値とすることもできるし、共通の値とすることもできる。図示は省略されているが、しきい値出力部６５は、しきい値出力部３９と同様、電流Ｉｄの電流値を取得することができる構成となっている。

　しきい値出力部６５は、電流Ｉｄの電流値を取得するとともに、上記マップデータを参照し、電流Ｉｄの電流値に対応したしきい値をマップデータから取得し、その取得したしきい値に対応したしきい値電圧を出力する。この場合、しきい値出力部６５は、２つのしきい値電圧、具体的には、オフ用しきい値に対応したしきい値電圧Ｖｇ＿ｏｆｆおよびオン用しきい値に対応したしきい値電圧Ｖｇ＿ｏｎを出力する。

　コンパレータ６６の反転入力端子には、しきい値出力部６５から出力されるしきい値電圧Ｖｇ＿ｏｆｆが入力されている。コンパレータ６６は、しきい値電圧Ｖｇ＿ｏｆｆと検出電圧Ｖｆ＿ｏｆｆとを比較し、その比較結果を表す２値の信号Ｓｏを駆動部５５へと出力する。つまり、この場合、信号Ｓｏは、下側素子５Ｂのゲート抵抗値Ｒｇ＿ｏｆｆを指令する値を表すものであり、半導体スイッチング素子５のスイッチング速度に対応する目標指令値を表す信号となる。

　信号Ｓｏは、検出電圧Ｖｆ＿ｏｆｆがしきい値電圧Ｖｇ＿ｏｆｆより大きい場合、つまり順方向通電時且つターンオフ時におけるｄＶ／ｄｔの検出値が許容値より大きい場合、ハイレベルとなる。また、信号Ｓｏは、検出電圧Ｖｆ＿ｏｆｆがしきい値電圧Ｖｇ＿ｏｆｆより小さい場合、つまり順方向通電時且つターンオフ時におけるｄＶ／ｄｔの検出値が許容値より小さい場合、ロウレベルとなる。

　コンパレータ６７の反転入力端子には、しきい値出力部６５から出力されるしきい値電圧Ｖｇ＿ｏｎが入力されている。コンパレータ６７は、しきい値電圧Ｖｇ＿ｏｎと極性反転後の検出電圧Ｖｆ＿ｏｎとを比較し、その比較結果を表す２値の信号Ｓｐを駆動部５５へと出力する。つまり、この場合、信号Ｓｐは、下側素子５Ｂのゲート抵抗値Ｒｇ＿ｏｎを指令する値を表すものであり、半導体スイッチング素子５のスイッチング速度に対応する目標指令値を表す信号となる。

　信号Ｓｐは、極性反転後の検出電圧Ｖｆ＿ｏｎがしきい値電圧Ｖｇ＿ｏｎより大きい場合、つまり順方向通電時且つターンオン時におけるｄＶ／ｄｔの検出値が許容値より大きい場合、ハイレベルとなる。また、信号Ｓｐは、極性反転後の検出電圧Ｖｆ＿ｏｎがしきい値電圧Ｖｇ＿ｏｎより小さい場合、つまり順方向通電時且つターンオン時におけるｄＶ／ｄｔの検出値が許容値より小さい場合、ロウレベルとなる。なお、この場合、検出電圧Ｖｆ＿ｏｎの極性を反転させたものをコンパレータ６７に入力させる構成となっているが、これに代えて、しきい値電圧Ｖｇ＿ｏｎの極性を反転させたものをコンパレータ６７に入力させる構成としてもよい。

　この場合、駆動部５５は、目標指令値に対応する信号Ｓｏに基づいて自アームの半導体スイッチング素子５である下側素子５Ｂのゲート抵抗値Ｒｇ＿ｏｆｆを段階的に切り替えるようになっている。また、この場合、駆動部５５は、目標指令値に対応する信号Ｓｐに基づいて下側素子５Ｂのゲート抵抗値Ｒｇ＿ｏｎを段階的に切り替えるようになっている。さらに、この場合、駆動部５５は、下側素子５Ｂが次にスイッチングされるまでにゲート抵抗値Ｒｇ＿ｏｎ、Ｒｇ＿ｏｆｆの変更を完了するようになっている。具体的には、駆動部５５は、下側素子５Ｂが次にターンオフされるまでにゲート抵抗値Ｒｇ＿ｏｆｆの変更を完了するとともに、下側素子５Ｂが次にターンオンされるまでにゲート抵抗値Ｒｇ＿ｏｎの変更を完了するようになっている。

　このようなゲート抵抗値Ｒｇ＿ｏｆｆ、Ｒｇ＿ｏｎの切り替えを実現するための具体的な構成は、次のようなものとなっている。すなわち、駆動部５５において、トランジスタＱ１のドレインは、抵抗Ｒ３１を介してノードＮ３に接続されるとともに、抵抗Ｒ３２およびスイッチ６８を介してノードＮ３に接続されている。抵抗Ｒ３１、Ｒ３２は、いずれも一定の抵抗値を有する構成であり、直流電源線２３から下側素子５Ｂのゲートへと至る経路の配線抵抗などとともに下側素子５Ｂのターンオン時におけるゲート抵抗として機能する。

　言い換えると、駆動部５５は、直流電源線２３とノードＮ３との間に、ターンオン時におけるゲート抵抗として機能する２つの抵抗Ｒ３１、Ｒ３２が並列接続された構成となっている。スイッチ６８のオンオフは、演算部５４から出力される信号Ｓｐにより制御される。具体的には、スイッチ６８は、信号Ｓｐがハイレベルのときにオフされるとともに、信号Ｓｐがロウレベルのときにオンされる。

　また、駆動部５５において、トランジスタＱ２のドレインは、抵抗Ｒ４１を介してノードＮ３に接続されるとともに、抵抗Ｒ４２およびスイッチ６９を介してノードＮ３に接続されている。抵抗Ｒ４１、Ｒ４２は、いずれも一定の抵抗値を有する構成であり、直流電源線３から下側素子５Ｂのゲートへと至る経路の配線抵抗などとともに下側素子５Ｂのターンオフ時におけるゲート抵抗として機能する。

　言い換えると、駆動部５５は、直流電源線３とノードＮ３との間に、ターンオフ時におけるゲート抵抗として機能する２つの抵抗Ｒ４１、Ｒ４２が並列接続された構成となっている。スイッチ６９のオンオフは、演算部５４から出力される信号Ｓｏにより制御される。具体的には、スイッチ６９は、信号Ｓｏがハイレベルのときにオフされるとともに、信号Ｓｏがロウレベルのときにオンされる。

　以上説明した本実施形態によれば、次のような効果が得られる。
　上記構成では、ｄＶ／ｄｔの検出値が許容値より大きい場合、駆動部５５においてスイッチ６８がオフされることから、ゲート抵抗値Ｒｇ＿ｏｎが、抵抗Ｒ３１の抵抗値に対応する値、つまり比較的大きな値となり、ターンオン時のｄＶ／ｄｔが比較的小さい値に抑えられる。また、上記構成では、ｄＶ／ｄｔの検出値が許容より小さい場合、駆動部５５においてスイッチ６８がオンされることから、ゲート抵抗値Ｒｇ＿ｏｎが、抵抗Ｒ３１、Ｒ３２の並列合成抵抗値に対応する値、つまり比較的小さな値となり、ターンオン時のｄＶ／ｄｔが比較的大きい値となり高速なスイッチングが実現される。

　上記構成によれば、ｄＶ／ｄｔの検出値が許容値より大きい場合、駆動部５５においてスイッチ６９がオフされることから、ゲート抵抗値Ｒｇ＿ｏｆｆが、抵抗Ｒ４１の抵抗値に対応する値、つまり比較的大きな値となり、ターンオフ時のｄＶ／ｄｔが比較的小さい値に抑えられる。また、上記構成では、ｄＶ／ｄｔの検出値が許容値より小さい場合、駆動部５５においてスイッチ６９がオンされることから、ゲート抵抗値Ｒｇ＿ｏｆｆが、抵抗Ｒ４１、Ｒ４２の並列合成抵抗値に対応する値、つまり比較的小さな値となり、ターンオフ時のｄＶ／ｄｔが比較的大きい値となり高速なスイッチングが実現される。

　このように、本実施形態の構成によれば、自アームの半導体スイッチング素子５のターンオン時およびターンオフ時におけるｄＶ／ｄｔを、最適な値となるように、具体的には許容値を超えることが無いように且つ高速なスイッチングを実現できるように、制御することができる。さらに、本実施形態の構成によれば、次のように、第１実施形態などと同様の効果が得られる。

　すなわち、検出部５２は、自アームの半導体スイッチング素子５の電圧Ｖｄｓが変化する変化期間におけるターンオフ時のｄＶ／ｄｔを検出する。変化期間におけるターンオフ時のｄＶ／ｄｔは、半導体スイッチング素子５の主端子に印加されるサージの大きさに対応した値となる。そのため、この場合も、検出部５２は、自アームの半導体スイッチング素子５の主端子に印加されるサージの大きさを検出していると言える。

　判別部５３は、変化期間における自アームの半導体スイッチング素子５に対する通電が順方向通電であるか逆方向通電であるかを判別する。つまり、この場合も、判別部５３は、発生するサージがターンオフサージであるのかリカバリサージであるのかを判別していると言える。演算部５４は、判別部５３により自アームの半導体スイッチング素子５に対する通電が順方向通電であると判別された変化期間における検出部５２による検出値と半導体スイッチング素子５の仕様に応じて定められるｄＶ／ｄｔの許容値とに基づいてｄＶ／ｄｔが許容値以下となるような半導体スイッチング素子５のスイッチング速度に対応する目標指令値を演算する。つまり、演算部５４は、発生するサージがターンオフサージであると判別された変化期間におけるサージの大きさに対応した検出値と許容値とに基づいて、ｄＶ／ｄｔの検出値が許容値以下となるような目標指令値を演算する。

　駆動部５５は、演算部５４により演算された目標指令値に基づいて自アームの半導体スイッチング素子５のゲート抵抗値Ｒｇ＿ｏｆｆを変更し、自アームの半導体スイッチング素子５のゲートを駆動する。すなわち、駆動部５５は、ターンオフサージだけが含まれるサージ電圧の検出結果を用いて演算された目標指令値に基づいてゲート抵抗値Ｒｇ＿ｏｆｆを変更する。このような構成によれば、ｄＶ／ｄｔの検出値が許容値を超えないようにするとともにスイッチング損失がむやみに増加しないようにターンオフサージの大きさを制御すること、言い換えると、ターンオフサージを適切に制御することができるという優れた効果が得られる。

　この場合、判別部５３は、自アームの半導体スイッチング素子５がオンされるオン期間中の電圧Ｖｄｓを検出し、電圧Ｖｄｓの検出値が正の値である期間は自アームの半導体スイッチング素子５に対する通電が順方向通電であると判別し、電圧Ｖｄｓの検出値が負の値である期間は上記通電が逆方向通電であると判別するようになっている。前述したように、オン期間中の電圧Ｖｄｓは、半導体スイッチング素子５に対する通電の方向に応じて変化すると考えられる。したがって、上記構成によれば、自アームの半導体スイッチング素子５に対する通電が順方向通電であるか逆方向通電であるかを精度良く判別することができる。

　　　（第４実施形態）
　以下、第４実施形態について図１５を参照して説明する。
　上記各実施形態では、サージ電圧の検出結果について、ターンオフサージが含まれる部分とリカバリサージが含まれる部分とを切り分けることが可能な構成になっていたものの、リカバリサージが含まれるサージ電圧の検出結果を有効活用するような構成にはなっていなかった。そこで、本実施形態では、このようなリカバリサージが含まれるサージ電圧の検出結果を有効活用するような構成について説明する。

　図１５に示すように、本実施形態のゲート駆動装置７１Ａ、７１Ｂは、図６に示した第１実施形態のゲート駆動装置１Ｂに対し、検出部、判別部、演算部および駆動部のいずれについても具体的な構成が変更されている。なお、ここでは、上側素子５Ａを駆動するためのゲート駆動装置７１Ａについては、具体的な構成の図示および説明を省略するが、ゲート駆動装置７１Ｂと同様の構成となっている。

　ゲート駆動装置７１Ｂは、検出部７２、第２実施形態と同様の判別部３３、演算部７４および駆動部７５を備えている。検出部７２は、検出部１１に対し、スイッチ１６に代えて切替部７６を備えた点が異なる構成となっている。切替部７６の入力端子には、検出電圧Ｖｂが与えられている。切替部７６は、判別部３３から出力される信号Ｓｉのレベルに基づいて、入力された検出電圧Ｖｂを一方の出力端子および他方の出力端子のうちいずれから出力するかを切り替える。

　信号Ｓｉは、第２実施形態において説明したように、自アームの半導体スイッチング素子５のターンオフの開始タイミングから判定時間が経過した時点までの期間にハイレベルとなり、その他の期間にロウレベルとなる信号である。つまり、信号Ｓｉがハイレベルである期間はターンオフサージが発生し得る期間となり、信号Ｓｉがロウレベルである期間はリカバリサージが発生し得る期間となる。この場合、切替部７６は、信号Ｓｉがハイレベルであるときには入力された検出電圧Ｖｂを一方の出力端子から出力するとともに、信号Ｓｉがロウレベルであるときには入力された検出電圧Ｖｂを他方の出力端子から出力する。

　このような構成によれば、切替部７６の一方の出力端子から出力される検出電圧Ｖｂは、ターンオフサージ発生時のピーク値Ｖｄｓ＿ｐの検出値を表すものとなり、後段の演算部７４へと与えられる。また、上記構成によれば、切替部７６の他方の出力端子から出力される検出電圧Ｖｂは、リカバリサージ発生時のピーク値Ｖｄｓ＿ｐの検出値を表すものとなり、対向アーム側のゲート駆動装置７１Ａの演算部７４へと与えられる。なお、以下の説明および図１５では、切替部７６の一方の出力端子から出力されるターンオフサージに対応した検出電圧Ｖｂのことを検出電圧Ｖｂｏと称するとともに、切替部７６の他方の出力端子から出力されるリカバリサージに対応した検出電圧ＶｂのことをＶｂｒと称することとする。

　演算部７４は、演算部１３に対し、減算器７７および制御器７８が追加された点などが異なる構成となっている。演算部７４は、演算部１３と同様、判別部３３により自アームの半導体スイッチング素子５である下側素子５Ｂに対する通電が順方向通電であると判別された変化期間における検出部７２による検出値とピーク値Ｖｄｓ＿ｐの許容値とに基づいてピーク値Ｖｄｓ＿ｐが許容値以下となるような目標指令値を演算する。また、演算部７４は、判別部３３により下側素子５Ｂに対する通電が逆方向通電であると判別された変化期間において検出部７２により検出されたピーク値Ｖｄｓ＿ｐと許容値とに基づいてピーク値Ｖｄｓ＿ｐが許容値以下となるような目標指令値を演算するようになっている。このような演算を実現するための具体的な構成は、次のようなものとなっている。

　すなわち、減算器２０の＋入力には許容電圧Ｖｃが与えられ、その－入力には検出電圧Ｖｂｏが与えられる。減算器２０は、許容電圧Ｖｃから検出電圧Ｖｂｏを減算することにより、ターンオフサージ発生時のピーク値Ｖｄｓ＿ｐの検出値と許容値との差に相当する偏差ΔＶを求め、その偏差ΔＶを制御器２１へと出力する。また、減算器７７の＋入力には許容電圧Ｖｃが与えられ、その－入力には、ゲート駆動装置７１Ａの検出部７２から出力される検出電圧Ｖｂｒが与えられる。

　減算器７７は、許容電圧Ｖｃから検出電圧Ｖｂｒを減算することにより、リカバリサージサージ発生時のピーク値Ｖｄｓ＿ｐの検出値と許容値との差に相当する偏差ΔＶを求め、その偏差ΔＶを制御器７８へと出力する。制御器７８は、制御器２１と同様の構成であり、偏差ΔＶに対するＰＩＤ演算を実行して目標指令値を表す指令信号Ｓｑを生成する。指令信号Ｓｑは、駆動部７５へと出力される。

　駆動部７５は、駆動部１４と同様、演算部７４により演算された目標指令値に基づいて自アームの半導体スイッチング素子５のターンオフ時におけるゲート抵抗値Ｒｇ＿ｏｆｆを変更するようになっている。また、駆動部７５は、対向アーム側のゲート駆動装置７１Ａの演算部７４により演算された目標指令値に基づいて自アームの半導体スイッチング素子５のターンオン時におけるゲート抵抗値Ｒｇ＿ｏｎを変更するようになっている。また、この場合、駆動部７５は、自アームの半導体スイッチング素子５が次にターンオンされるまでにゲート抵抗値Ｒｇ＿ｏｎの変更を完了する。本実施形態において、駆動部７５は、目標指令値に基づいてゲート抵抗値Ｒｇ＿ｏｎを連続的に切り替えるようになっている。このような駆動を実現するための具体的な構成は、次のようなものとなっている。

　すなわち、駆動部７５は、駆動部１４に対し、抵抗Ｒ１に代えて抵抗Ｒ５１を備えた点などが異なる構成となっている。抵抗Ｒ５１は、演算部７４から与えられる指令信号Ｓｑに基づいて、その抵抗値を変更することができる構成となっている。つまり、上記構成では、指令信号Ｓｑに基づいて、下側素子５Ｂのターンオン時におけるゲート抵抗値Ｒｇ＿ｏｎが変更される。なお、抵抗Ｒ５１の抵抗値の変更は、抵抗Ｒ２の抵抗値の変更と同様の手法を採用することができる。

　以上説明した本実施形態の構成によっても、第１実施形態と同様に、ターンオフサージだけが含まれるサージ電圧の検出結果を用いて演算された目標指令値に基づいてゲート抵抗値Ｒｇ＿ｏｆｆの変更が行われるため、第１実施形態と同様の効果、つまり、ターンオフサージを適切に制御することができるという効果が得られる。また、この場合、ゲート駆動装置７１Ａ、７１Ｂの間では、リカバリサージだけが含まれるサージ電圧の検出結果に対応する検出電圧Ｖｂｒの転送が行われている。

　そして、ゲート駆動装置７１Ａ、７１Ｂは、対向アーム側のゲート駆動装置から送信される検出電圧Ｖｂｒ、つまりリカバリサージだけが含まれるサージ電圧の検出結果を用いて目標指令値を演算し、その目標指令値に基づいてゲート抵抗Ｒｇ＿ｏｎの変更を行うようになっている。このような構成によれば、電圧Ｖｄｓのピーク値Ｖｄｓ＿ｐが許容値を超えないようにするとともにスイッチング損失がむやみに増加しないようにリカバリサージの大きさを制御すること、言い換えると、リカバリサージを適切に制御することができるという優れた効果が得られる。

　この場合、駆動部７５は、自アームの半導体スイッチング素子５が次にターンオンされるまでにゲート抵抗値Ｒｇ＿ｏｎの変更を完了するようになっている。すなわち、本実施形態では、所定の駆動周期における電圧Ｖｄｓのピーク値Ｖｄｓ＿ｐの検出値に基づいて目標指令値が演算されると、自アームの半導体スイッチング素子５が次にターンオンされるときには、その演算結果がゲート抵抗値Ｒｇ＿ｏｎに実際に反映されていることになる。このような制御によれば、ゲート抵抗値Ｒｇ＿ｏｎの最適化がより確実に且つより素早く実現される、つまり上述した効果を最大限得ることができる。

　　　（第５実施形態）
　以下、第５実施形態について図１６を参照して説明する。
　本実施形態では、ゲート駆動装置が有する各機能の一部が第１実施形態とは異なっている。すなわち、図１６に示すように、ゲート駆動装置８１は、ゲート駆動装置１に対し、演算部１３に代えて演算部８２を備えた点が異なっている。

　一般に、半導体スイッチング素子５の素子耐圧、つまりサージ耐量は、その半導体スイッチング素子５の周囲の温度に依存する。具体的には、周囲の温度が高くなるほど素子耐圧は高くなり、周囲の温度が低くなるほど素子耐圧は低くなる。また、所定のゲート抵抗値で半導体スイッチング素子５が駆動されている場合、負荷電流ＩＬが変動すると、その変動に応じてサージ電圧も変動する。具体的には、ゲート抵抗値が一定であれば、負荷電流ＩＬが増加するとサージ電圧のピークが上昇し、負荷電流ＩＬが減少するとサージ電圧のピークが低下する。なお、半導体スイッチング素子５に流れる電流Ｉｄについても、負荷電流ＩＬと同様のことが言える。

　さらに、所定のゲート抵抗値で半導体スイッチング素子５が駆動されている場合、電源電圧Ｖａが変動すると、その変動に応じてサージ電圧も変動する。具体的には、ゲート抵抗値が一定であれば、電源電圧Ｖａが増加するとサージ電圧のピークが上昇し、電源電圧Ｖａが減少するとサージ電圧のピークが低下する。なお、半導体スイッチング素子５のオフ電圧Ｖｄｓ＿ｏｆｆについても、電源電圧Ｖａと同様のことが言える。

　ゲート抵抗値が最適化された状態において、上述した周囲の温度、負荷電流ＩＬ、電源電圧Ｖａなどの変化に伴いサージ電圧が上昇すると、素子耐圧を超える電圧が半導体スイッチング素子５の主端子に印加される可能性が生じる。また、ゲート抵抗値が最適化された状態において、上述した周囲の温度、負荷電流ＩＬ、電源電圧Ｖａなどの変化に伴いサージ電圧が低下すると、ゲート抵抗値を必要以上に高く設定していることになり、その分だけスイッチング損失が増加することになる。

　このような点を考慮し、演算部８２は、周囲の温度、負荷電流ＩＬおよび電源電圧Ｖａのうち少なくとも１つを変動用パラメータとして取得し、取得した変動用パラメータと検出部１１による検出値との関係に基づいてピーク値Ｖｄｓ＿ｐの許容値を変化させるようになっている。このようにすれば、周囲の温度、負荷電流ＩＬおよび電源電圧Ｖａが変動した場合でも、それらの変動、つまり外乱をも考慮したうえでゲート抵抗値を最適化することができる。したがって、本実施形態によれば、周囲の温度、負荷電流および電源電圧Ｖａなどの変動にかかわらず、ターンオフサージを適切に制御することができる。

　　　（第６実施形態）
　以下、第６実施形態について図１７を参照して説明する。
　本実施形態では、ゲート駆動装置が有する各機能の一部が第３実施形態とは異なっている。すなわち、図１７に示すように、ゲート駆動装置９１は、ゲート駆動装置５１に対し、演算部５４に代えて演算部９２を備えた点が異なっている。

　周囲の温度、負荷電流ＩＬおよび電源電圧Ｖａの変動は、サージ電圧と同様に、ｄＶ／ｄｔにも影響を及ぼす。また、一般に、半導体スイッチング素子５のｄＶ／ｄｔについての許容値は、周囲の気圧に依存する。具体的には、周囲の気圧が高くなるほど許容値が高くてもよくなる。

　ゲート抵抗値が最適化された状態において、上述した周囲の温度、周囲の気圧、負荷電流ＩＬ、電源電圧Ｖａなどの変化に伴いｄＶ／ｄｔが上昇すると、ｄＶ／ｄｔが許容値を超える可能性が生じる。また、ゲート抵抗値が最適化された状態において、上述した周囲の温度、負荷電流ＩＬ、電源電圧Ｖａなどの変化に伴いｄＶ／ｄｔが低下すると、ゲート抵抗値を必要以上に高く設定していることになり、その分だけスイッチング損失が増加することになる。

　このような点を考慮し、演算部９２は、周囲の温度、周囲の気圧、負荷電流ＩＬおよび電源電圧Ｖａのうち少なくとも１つを変動用パラメータとして取得し、取得した変動用パラメータと検出部５２による検出値との関係に基づいてｄＶ／ｄｔの許容値を変化させるようになっている。このようにすれば、周囲の温度、周囲の気圧、負荷電流ＩＬおよび電源電圧Ｖａが変動した場合でも、それらの変動、つまり外乱をも考慮したうえでゲート抵抗値を最適化することができる。したがって、本実施形態によれば、周囲の温度、周囲の気圧、負荷電流および電源電圧Ｖａなどの変動にかかわらず、ｄＶ／ｄｔを適切に制御することができる。

　　　（その他の実施形態）
　なお、本開示は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
　上記各実施形態で示した数値などは例示であり、それに限定されるものではない。

　駆動部１４、３５、５５、７５は、演算された目標指令値に基づいて自アームの半導体スイッチング素子５のゲート抵抗値を変更する構成となっていたが、これに代えて、演算された目標指令値に基づいて自アームの半導体スイッチング素子５のゲート電流値を変更する構成とすることもできる。このような構成に変更した場合でも、上記した各実施形態と同様の効果が得られる。

　上記各実施形態におけるゲート駆動装置は、Ｎチャネル型のＭＯＳＦＥＴに限らず、Ｐチャネル型のＭＯＳＦＥＴ、ＩＧＢＴなど、各種の半導体スイッチング素子を駆動対象とすることができる。

　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims

　ハーフブリッジ回路（４）の上下アームを構成する２つの半導体スイッチング素子（５Ａ、５Ｂ）のゲートを駆動するゲート駆動装置であって、
　一方の前記半導体スイッチング素子の主端子の電圧である素子電圧が変化する変化期間における前記素子電圧のピーク値または前記素子電圧の変化率を検出する検出部（１１、３２、５２、７２）と、
　前記変化期間における一方の前記半導体スイッチング素子に対する通電が順方向の電流が流れる順方向通電であるか逆方向の電流が流れる逆方向通電であるかを判別する判別部（１２、３３、５３）と、
　前記判別部により一方の前記半導体スイッチング素子に対する通電が前記順方向通電であると判別された前記変化期間における前記検出部による検出値と前記半導体スイッチング素子の仕様に応じて定められる前記ピーク値の許容値または前記変化率の許容値とに基づいて前記ピーク値または前記変化率が前記許容値以下となるような前記半導体スイッチング素子のスイッチング速度に対応する目標指令値を演算する演算部（１３、３４、５４、７４、８２、９２）と、
　前記演算部により演算された前記目標指令値に基づいて一方の前記半導体スイッチング素子のゲート抵抗値またはゲート電流値を変更し、前記半導体スイッチング素子のゲートを駆動する駆動部（１４、３５、５５、７５）と、
　を備えるゲート駆動装置。
　前記検出部（１１、３２、７２）は、前記変化期間における前記素子電圧のピーク値を検出し、
　前記演算部（１３、３４、７４、８２）は、前記判別部により前記一方の半導体スイッチング素子に対する通電が前記順方向通電であると判別された前記変化期間において前記検出部により検出された前記ピーク値と前記許容値とに基づいて前記ピーク値が前記許容値以下となるような前記半導体スイッチング素子のスイッチング速度に対応する目標指令値を演算し、
　前記駆動部（１４、３５、７５）は、前記演算部により演算された前記目標指令値に基づいて一方の前記半導体スイッチング素子のターンオフ時における前記ゲート抵抗値または前記ゲート電流値を変更する請求項１に記載のゲート駆動装置。
　前記駆動部（１４、３５、７５）は、一方の前記半導体スイッチング素子が次にターンオフされるまでに前記ゲート抵抗値または前記ゲート電流値の変更を完了する請求項２に記載のゲート駆動装置。
　前記演算部（７４）は、前記判別部により一方の前記半導体スイッチング素子に対する通電が前記逆方向通電であると判別された前記変化期間において前記検出部により検出された前記ピーク値と前記許容値とに基づいて前記ピーク値が前記許容値以下となるような前記半導体スイッチング素子のスイッチング速度に対応する目標指令値を演算し、
　前記駆動部（７５）は、前記演算部により演算された前記目標指令値に基づいて他方の前記半導体スイッチング素子のターンオン時における前記ゲート抵抗値または前記ゲート電流値を変更する請求項１または２に記載のゲート駆動装置。
　前記駆動部（７５）は、他方の前記半導体スイッチング素子が次にターンオンされるまでに前記ゲート抵抗値または前記ゲート電流値の変更を完了する請求項４に記載のゲート駆動装置。
　前記検出部（５３）は、前記変化期間における前記素子電圧の変化率を検出し、
　前記演算部（５４、９２）は、前記判別部により前記一方の半導体スイッチング素子に対する通電が前記順方向通電であると判別された前記変化期間において前記検出部により検出された前記変化率と前記許容値とに基づいて前記変化率が前記許容値以下となるような前記半導体スイッチング素子のスイッチング速度に対応する目標指令値を演算し、
　前記駆動部（５５）は、前記演算部により演算された前記目標指令値に基づいて一方の前記半導体スイッチング素子のスイッチング時における前記ゲート抵抗値または前記ゲート電流値を変更する請求項１に記載のゲート駆動装置。
　前記駆動部（５５）は、一方の前記半導体スイッチング素子が次にスイッチングされるまでに前記ゲート抵抗値または前記ゲート電流値の変更を完了する請求項６に記載のゲート駆動装置。
　前記判別部（３３）は、一方の前記半導体スイッチング素子のターンオフの開始タイミングから所定の判定時間が経過した時点以前の期間は前記通電が順方向通電であると判別し、前記判定時間が経過した時点以降の期間は前記通電が逆方向通電であると判別する請求項１から７のいずれか一項に記載のゲート駆動装置。
　前記判別部（１２）は、一方の前記半導体スイッチング素子に流れる電流である素子電流の方向を直接的または間接的に検出し、前記素子電流が順方向に流れる期間は前記通電が順方向通電であると判別し、前記素子電流が逆方向に流れる期間は前記通電が逆方向通電であると判別する請求項１から７のいずれか一項に記載のゲート駆動装置。
　前記判別部（５３）は、一方の前記半導体スイッチング素子がオンされるオン期間中の前記素子電圧を検出し、前記素子電圧の検出値が正の値である期間は前記通電が順方向通電であると判別し、前記素子電圧の検出値が負の値である期間は前記通電が逆方向通電であると判別する請求項１から７のいずれか一項に記載のゲート駆動装置。
　前記演算部（３４、５４、９２）は、前記検出部による検出値と前記ピーク値または前記変化率の許容値に対応して設定された１つまたは複数のしきい値とを比較し、その比較結果を表す値を前記目標指令値として演算し、
　前記駆動部（３５、５５）は、前記目標指令値に基づいて前記半導体スイッチング素子のゲート抵抗値またはゲート電流値を段階的に切り替える請求項１から１０のいずれか一項に記載のゲート駆動装置。
　前記演算部（１３、７４、８２）は、前記検出部による検出値と前記ピーク値または前記変化率の許容値との偏差がゼロになるように前記目標指令値を演算し、
　前記駆動部（１４、７５）は、前記目標指令値に基づいて前記半導体スイッチング素子のゲート抵抗値またはゲート電流値を連続的に切り替える請求項１から１０のいずれか一項に記載のゲート駆動装置。
　前記演算部（８２、９２）は、周囲の温度、周囲の気圧、前記ハーフブリッジ回路の出力電流、前記ハーフブリッジ回路に供給される電源電圧のうち少なくとも１つを変動用パラメータとして取得し、取得した前記変動用パラメータと前記検出部による検出値との関係に基づいて前記ピーク値または前記変化率の許容値を変化させる請求項１から１２のいずれか一項に記載のゲート駆動装置。