JP4962274B2

JP4962274B2 - ソレノイド駆動システム

Info

Publication number: JP4962274B2
Application number: JP2007288417A
Authority: JP
Inventors: 博之牛田; 宏昭瀧藤
Original assignee: Toyota Industries Corp
Current assignee: Toyota Industries Corp
Priority date: 2007-11-06
Filing date: 2007-11-06
Publication date: 2012-06-27
Anticipated expiration: 2027-11-06
Also published as: JP2009118140A

Description

本発明は、ソレノイドやそのソレノイドを駆動するためのスイッチング素子に発生する異常を判断する制御回路を備えるソレノイド駆動システムに関する。

図３は、従来のソレノイド駆動システムを示す図である。
図３に示すソレノイド駆動システム３０は、直流電圧を出力する電源３１と、電磁弁などに使用されるソレノイド３２〜３４と、ソレノイド３２に並列接続されるダイオード３５と、ソレノイド３３に並列接続されるダイオード３６と、ソレノイド３４に並列接続されるダイオード３７と、ソレノイド３２に電源電圧を印加させるソレノイド駆動回路３８と、ソレノイド３３に電源電圧を印加させるソレノイド駆動回路３９と、ソレノイド３４に電源電圧を印加させるソレノイド駆動回路４０と、ソレノイド３２〜３４やソレノイド駆動回路３８〜４０に発生する異常を検出する検出回路４１と、電源３１とソレノイド３２〜３４との間に設けられるリレー４２と、リレー４２をオン、オフさせるリレー駆動回路４３と、ソレノイド駆動回路３８〜４０及びリレー駆動回路４３のそれぞれの動作を制御するＣＰＵ４４とを備えて構成されている。

図４は、ソレノイド駆動回路３８を示す図である。なお、ソレノイド駆動回路３９、４０は、ソレノイド駆動回路３８と同じ構成であるため説明を省略する。
図４に示すソレノイド駆動回路３８は、ソレノイド３２とグランドとの間に設けられ、オンすることによりソレノイド３２に電源３１の電圧を印加させるスイッチング素子としてのＮチャネルのＭＯＳＦＥＴ４５と、ＭＯＳＦＥＴ４５とグランド（ＧＮＤ）との間に設けられる抵抗４６と、その抵抗４６に並列接続され、自身に保持される電圧がＣＰＵ４４に入力されるコンデンサ４７と、抵抗４６とコンデンサ４７との間に設けられ、オンすることにより抵抗４６に印加される電圧をコンデンサ４７に保持させるＮチャネルのＭＯＳＦＥＴ４８と、ＣＰＵ４４から出力される信号に対して論理計算を行い、その計算結果によりＭＯＳＦＥＴ４５、４８をオン、オフさせるＯＲ回路４９及びＡＮＤ回路５０とを備えて構成されている。

図５は、ＣＰＵ４４から出力される信号やソレノイド駆動回路３８を構成する各回路からそれぞれ出力される信号のタイミングチャートを示す図である。
図５に示す信号Ｓ１（周波数：１００Ｈｚ）がＣＰＵ４４からＯＲ回路４９の一方の入力端子に入力され、信号Ｓ２（周波数：１０ｋＨｚ）がＣＰＵ４４からＯＲ回路４９の他方の入力端子に入力され、信号Ｓ３（周波数：１０ｋＨｚ）がＣＰＵ４４からＡＮＤ回路５０の一方の入力端子に入力される。すると、ＯＲ回路４９から信号Ｓ４が出力され、ＡＮＤ回路５０の他方の入力端子に入力される。すると、ＡＮＤ回路５０から信号Ｓ５が出力される。

この信号Ｓ５は、ＭＯＳＦＥＴ４５、４８のそれぞれのゲート端子に入力され、ＭＯＳＦＥＴ４５、４８がそれぞれ駆動する。ＣＰＵ４４は、コンデンサ４７により保持される抵抗４６の両端電圧に基づいてソレノイド３２に流れる電流を算出し、その算出した電流に基づいて信号Ｓ１のデューティを変化させてソレノイド３２に流れる最大電流を変える。また、ＣＰＵ４４は、上記算出した電流に基づいて信号Ｓ３のデューティを変化させてソレノイド３２に流れる電流の増加率を変える。また、ＣＰＵ４４は、上記算出した電流に基づいて信号Ｓ２のデューティを変化させてソレノイド３２に流れる電流の減衰率を変える。

このように、ソレノイド駆動回路３８では、信号Ｓ１のオン期間において、ＭＯＳＦＥＴ４５をオン、オフさせているため、ソレノイド３２の反応速度を速くすることができる。また、信号Ｓ１のオフ期間においても、ＭＯＳＦＥＴ４５をオン、オフさせているため、ソレノイド３２に流れる電流に比例した電圧を常にコンデンサ４７に保持させることができる。そのため、ＣＰＵ４４は、コンデンサ４７に保持される電圧に基づいて正確にソレノイド３２を駆動させることができる。

図６は、検出回路４１を示す図である。
図６に示す検出回路４１は、ツェナーダイオード５１と、発光ダイオード５２及びフォトトランジスタ５３からなるフォトカプラ５４と、抵抗５５〜５７と、コンデンサ５８と、ダイオード５９〜６１とを備えて構成されている。

ソレノイド駆動回路３８〜４０の各ＭＯＳＦＥＴ４５のうち何れかのＭＯＳＦＥＴのドレイン端子とグランドとがショートした場合、または、ソレノイド駆動回路３８〜４０の各ＭＯＳＦＥＴ４５のうち何れかのＭＯＳＦＥＴのドレイン端子とソース端子とがショートした場合、コンデンサ５８に保持される電圧が上昇していく。コンデンサ５８に保持される電圧がツェナーダイオード５１の降伏電圧を超えると、フォトカプラ５４がオンし、ＣＰＵ４４に入力されるＡ点の電圧がグランド電位に下る。Ａ点の電圧がグランド電位に下ると、ＣＰＵ４４は、ソレノイド駆動回路３８〜４０の各ＭＯＳＦＥＴ４５のうち何れかのＭＯＳＦＥＴのドレイン端子とグランドとがショートした場合、または、ソレノイド駆動回路３８〜４０の各ＭＯＳＦＥＴ４５のうち何れかのＭＯＳＦＥＴのドレイン端子とソース端子とがショートしたと判断して、リレー駆動回路４３の動作を制御しリレー４２をオフさせる。（例えば、特許文献１参照）
これにより、異常が発生したＭＯＳＦＥＴに接続されるソレノイドに過電流が流れることがなくなるので、そのソレノイドが過電流により破損されることを防止することができる。
特開２００５−１３６９４５号公報

しかしながら、上記ソレノイド駆動システム３０のＣＰＵ４４では、ソレノイド駆動回路３８〜４０の各ＭＯＳＦＥＴ４５のうち何れかのＭＯＳＦＥＴのドレイン端子とグランドとがショートしたこと、または、ソレノイド駆動回路３８〜４０の各ＭＯＳＦＥＴ４５のうち何れかのＭＯＳＦＥＴのドレイン端子とソース端子とがショートしたことを判断することができるが、ソレノイド３２〜３４のうち何れかのソレノイドの一方端がオープンするなどのソレノイドの異常を判断することができないという問題がある。ソレノイド毎に個別に異常を判断することができれば、その異常が発生したソレノイドを停止するだけで、リレー４２をオフさせる必要がないため、異常が発生したソレノイド以外のソレノイドを継続して駆動させることができる。

そこで、本発明では、ソレノイドを駆動するためのスイッチング素子の異常を判断すると共に、ソレノイド毎に個別に異常を判断することも可能なソレノイド駆動システムを提供することを目的とする。

上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明のソレノイド駆動システムは、第１のソレノイドと、前記第１のソレノイドとグランドとの間に設けられ、オンすることにより前記第１のソレノイドに電源の電圧を印加させる第１のスイッチング素子と、第２のソレノイドと、前記第２のソレノイドとグランドとの間に設けられ、オンすることにより前記第２のソレノイドに前記電源の電圧を印加させる第２のスイッチング素子と、前記電源と前記第１及び第２のソレノイドとの間に設けられるリレーと、前記リレーをオン、オフさせるリレー駆動回路と、前記リレーに並列接続される第１の抵抗と、前記第１のソレノイドと前記第１のスイッチング素子との接続点に印加される電圧を分圧して出力する第１の検出回路と、前記第２のソレノイドと前記第２のスイッチング素子との接続点に印加される電圧を分圧して出力する第２の検出回路と、前記リレーと前記第１及び第２のソレノイドとの接続点に印加される電圧を分圧して出力する第３の検出回路と、前記第１及び第２のスイッチング素子並びに前記リレー駆動回路のそれぞれの動作を制御する制御回路とを備え、前記制御回路は、前記リレー駆動回路の動作を制御して前記リレーをオフさせているとき、前記第１〜第３の検出回路のそれぞれの出力電圧に基づいて、前記第１のソレノイド、前記第２のソレノイド、前記第１のスイッチング素子、または前記第２のスイッチング素子の異常を判断する。

これにより、リレーがオフしているとき、第１及び第２の検出回路の各出力電圧のうち少なくとも１つの出力電圧がゼロであり、第３の検出回路の出力電圧もゼロである場合、第１及び第２のスイッチング素子のうち何れかのスイッチング素子のドレイン端子とグランドとがショートした、または、第１及び第２のスイッチング素子のうち何れかのスイッチング素子のドレイン端子とソース端子とがショートしたことを判断することができる。また、リレーがオフしているとき、第１及び第２の検出回路の各出力電圧のうち少なくとも１つの出力電圧がゼロであり、かつ、第３の検出回路の出力電圧がゼロでない場合、第１及び第２の検出回路のうち出力電圧がゼロである検出回路に接続されるソレノイドの一方端がオープンであると判断することができる。このように、本発明のソレノイド駆動システムでは、スイッチング素子の異常を検出することができると共に、ソレノイド毎に個別に異常を検出することができる。

また、前記制御回路は、前記リレー駆動回路の動作を制御して前記リレーをオフさせているとき、前記第１及び第２の検出回路のそれぞれの出力電圧のうち少なくとも１つの出力電圧がゼロであり、かつ、前記第３の検出回路の出力電圧もゼロである場合、前記第１及び第２のスイッチング素子のうち少なくとも１つのスイッチング素子が異常であると判断し、前記リレー駆動回路の動作を制御して前記リレーをオフさせ続けるように構成してもよい。

これにより、異常が発生したスイッチング素子に接続されるソレノイドに勝手に電源電圧が印加されることを防止することができる。
また、前記制御回路は、前記リレー駆動回路の動作を制御して前記リレーをオフさせているとき、前記第１及び第２の検出回路のそれぞれの出力電圧のうち少なくとも１つの出力電圧がゼロであり、かつ、前記第３の検出回路の出力電圧がゼロでない場合、前記第１及び第２の検出回路のうち出力電圧がゼロである検出回路に接続されるソレノイドが異常であると判断し、前記リレー駆動回路の動作を制御して前記リレーをオンさせた後、前記第１及び第２の検出回路のうち出力電圧がゼロである検出回路に接続されるスイッチング素子を停止させ、それ以外のスイッチング素子を動作させるように構成してもよい。

これにより、異常が発生したソレノイド以外のソレノイドを継続して駆動させることができる。
また、上記ソレノイド駆動システムは、前記第１のスイッチング素子とグランドとの間に設けられる第２の抵抗と、前記第２のスイッチング素子とグランドとの間に設けられる第３の抵抗とを備え、前記制御回路は、前記リレー駆動回路の動作を制御して前記リレーをオフさせているとき、前記第１及び第２の検出回路のそれぞれの出力電圧のうち少なくとも１つの出力電圧がゼロでなく、かつ、前記第３の検出回路の出力電圧もゼロでない場合、前記リレー駆動回路の動作を制御して前記リレーをオンさせると共に前記第１及び第２のスイッチング素子を動作させ、前記第１のスイッチング素子と前記第２の抵抗との接続点に印加される電圧または前記第２のスイッチング素子と前記第３の抵抗との接続点に印加される電圧が閾値以上である場合、その閾値以上の電圧が印加される接続点にスイッチング素子を介して接続されるソレノイドが異常であると判断し、そのソレノイドに接続されるスイッチング素子の動作を停止させ、それ以外のスイッチング素子を動作させるように構成してもよい。

これにより、異常が発生したソレノイド以外のソレノイドを継続して駆動させることができる。

本発明によれば、ソレノイドやそのソレノイドを駆動するためのスイッチング素子に発生する異常を判断する制御回路を備えるソレノイド駆動システムにおいて、スイッチング素子の異常を判断することができると共に、ソレノイド毎に個別に異常を判断することができる。

以下、図面を用いて本発明の実施形態を説明する。
図１は、本発明の実施形態のソレノイド駆動システムを示す図である。なお、図３に示す構成と同じ構成には同じ符号を付しその説明を省略する。

図１に示すソレノイド駆動システム１は、電源３１と、ソレノイド３２〜３４と、ダイオード３５〜３７と、ソレノイド駆動回路３８〜４０と、リレー４２と、リレー駆動回路４３と、検出回路２〜５と、ソレノイド駆動回路３８〜４０の各コンデンサ４７に保持される電圧に基づいてソレノイド駆動回路３８〜４０の各ＭＯＳＦＥＴ４５のそれぞれのデューティを制御すると共に、検出回路２〜５の出力電圧などに基づいてソレノイド駆動回路３８〜４０の各ＭＯＳＦＥＴ４５の異常やソレノイド３２〜３４の異常を判断するＣＰＵ６（制御回路）と、リレー４２に並列接続される抵抗７（第１の抵抗）とを備えて構成されている。

例えば、ソレノイド３２はフォークリフトのリフトを昇降させる装置の電磁弁を構成するために使用され、ソレノイド３３はフォークリフトのマストを前後移動させる装置の電磁弁を構成するために使用され、ソレノイド３４はフォークリフトのフォークの幅を調整する装置の電磁弁を構成するために使用されるものとする。

例えば、特許請求の範囲に記載される第１のソレノイドはソレノイド３２に相当し、特許請求の範囲に記載される第２のソレノイドはソレノイド３３に相当し、特許請求の範囲に記載される第１のスイッチング素子はソレノイド駆動回路３８のＭＯＳＦＥＴ４５に相当し、特許請求の範囲に記載される第２のスイッチング素子はソレノイド駆動回路３９のＭＯＳＦＥＴ４５に相当し、特許請求の範囲に記載される第１の検出回路は検出回路２に相当し、特許請求の範囲に記載される第２の検出回路は検出回路３に相当し、特許請求の範囲に記載される第３の検出回路は検出回路５に相当し、特許請求の範囲に記載される第２の抵抗はソレノイド駆動回路３８の抵抗４６に相当し、特許請求の範囲に記載される第３の抵抗はソレノイド駆動装置３９の抵抗４６に相当するものとする。

上記検出回路２は、互いに直列接続される抵抗８、９を備えて構成され、抵抗８がソレノイド３２とソレノイド駆動回路３８のＭＯＳＦＥＴ４５との接続点に接続され、抵抗９がグランドに接続されている。そして、抵抗８、９の接続点に印加される電圧Ｖ１がＣＰＵ６に入力される。

上記検出回路３は、互いに直列接続される抵抗１０、１１を備えて構成され、抵抗１０がソレノイド３３とソレノイド駆動回路３９のＭＯＳＦＥＴ４５との接続点に接続され、抵抗１１がグランドに接続されている。そして、抵抗１０、１１の接続点に印加される電圧Ｖ２がＣＰＵ６に入力される。

上記検出回路４は、互いに直列接続される抵抗１２、１３を備えて構成され、抵抗１２がソレノイド３４とソレノイド駆動回路４０のＭＯＳＦＥＴ４５との接続点に接続され、抵抗１３がグランドに接続されている。そして、抵抗１２、１３の接続点に印加される電圧Ｖ３がＣＰＵ６に入力される。

上記検出回路５は、互いに直列接続される抵抗１４、１５を備えて構成され、抵抗１４がリレー４２とソレノイド３２〜３４との接続点に接続され、抵抗１５がグランドに接続されている。そして、抵抗１４、１５の接続点に印加される電圧Ｖ４がＣＰＵ６に入力される。

また、ソレノイド駆動回路３８においてＭＯＳＦＥＴ４５と抵抗４６との接続点に印加される電圧Ｖ５がＣＰＵ６に入力され、ソレノイド駆動回路３９においてＭＯＳＦＥＴ４５と抵抗４６との接続点に印加される電圧Ｖ６がＣＰＵ６に入力され、ソレノイド駆動回路４０においてＭＯＳＦＥＴ４５と抵抗４６との接続点に印加される電圧Ｖ７がＣＰＵ６に入力される。

なお、ソレノイド３２〜３４のそれぞれの抵抗成分が数十Ωである場合、抵抗７の抵抗値を数十ｋΩ、抵抗４６の抵抗値を数Ω、抵抗８、１０、１２、１４のそれぞれの抵抗値を数十ｋΩ、抵抗９、１１、１３、１５のそれぞれの抵抗値を数ｋΩに設定するものとする。

図２は、ソレノイド３２〜３４をそれぞれ駆動させる前におけるＣＰＵ６の動作を説明するためのフローチャートである。
まず、ＣＰＵ６は、リレー駆動回路４３の動作を制御してリレー４２をオフさせる（ステップＳ１）。

次に、ＣＰＵ６は、電圧Ｖ１〜Ｖ４を検出する（ステップＳ２）。
電圧Ｖ１〜Ｖ３のうち少なくとも１つの電圧が０［Ｖ］で、かつ、電圧Ｖ４が０［Ｖ］である場合（ステップＳ２がＩ）、ＣＰＵ６は、ソレノイド駆動回路３８〜４０のうち何れかのソレノイド駆動回路のＭＯＳＦＥＴ４５のドレイン端子とグランドとがショートしている、または、ソレノイド駆動回路３８〜４０のうち何れかのソレノイド駆動回路のＭＯＳＦＥＴ４５のドレイン端子とソース端子とがショートしていると判断し、リレー駆動回路４３の動作を制御してリレー４２をオフさせ続けてソレノイド３２〜３４を駆動させない（ステップＳ３）。これにより、ソレノイド駆動回路３８〜４０のうち何れかのソレノイド駆動回路のＭＯＳＦＥＴ４５のドレイン端子とグランドとがショートしたときに、または、ソレノイド駆動回路３８〜４０のうち何れかのソレノイド駆動回路のＭＯＳＦＥＴ４５のドレイン端子とソース端子とがショートしたときに、リレー４２をオフさせて、その異常が発生したＭＯＳＦＥＴに接続されるソレノイドに電源３１の電圧が勝手に印加されることを防止することができる。そのため、異常が発生したＭＯＳＦＥＴに接続されるソレノイドやＣＰＵ６などに過電流が流れないようにすることができ、そのソレノイドやＣＰＵ６などが過電流により破損されることを防止することができる。

また、電圧Ｖ１〜Ｖ３のうち何れかの電圧がａ（ａ＞０、例えば、ａは数Ｖ（ボルト））であり、かつ、電圧Ｖ４がゼロである場合（ステップＳ２がII）、ＣＰＵ６は、ａを出力した検出回路に接続されるソレノイドの一方端がオープンになっていると判断し、リレー駆動回路４３の動作を制御してリレー４２をオンさせた後、ａを出力した検出回路に接続されるＭＯＳＦＥＴ４５を停止させ、それ以外のＭＯＳＦＥＴ４５を通常動作させる（ステップＳ４）。これにより、ａを出力する検出回路に接続されるソレノイドの一方端がオープンになっているとき、その異常が発生したソレノイドのみ駆動されないようにして、それ以外のソレノイドを通常駆動させることができる。

また、電圧Ｖ１〜Ｖ３のうち何れかの電圧がａであり、かつ、電圧Ｖ４もａである場合（ステップＳ２がIII）、ＣＰＵ６は、リレー４２をオンさせた後（ステップＳ５）、ソレノイド駆動回路３８〜４０の各ＭＯＳＦＥＴ４５をオン、オフさせて（ステップＳ６）、電圧Ｖ１〜Ｖ７を検出する（ステップＳ７）。

電圧Ｖ１〜Ｖ４がそれぞれｂ（ｂ＞ａ、例えば、ｂは数Ｖ）、ソレノイド駆動回路３８〜４０の各ＭＯＳＦＥＴ４５がオンのとき電圧Ｖ５〜Ｖ７のうち何れかの電圧がｃ（閾値）（ａ＞ｃ＞０、例えば、ｃはソレノイドに異常が発生していないときにＭＯＳＦＥＴ４５に印加される電圧）、ソレノイド駆動回路３８〜４０の各ＭＯＳＦＥＴ４５がオフのとき電圧Ｖ５〜Ｖ７がそれぞれゼロである場合（ステップＳ７がIV）、ＣＰＵ６は、ソレノイド３２〜３４やソレノイド駆動回路３８〜４０の各ＭＯＳＦＥＴ４５に異常が生じていないと判断し、ソレノイド駆動回路３８〜４０の各ＭＯＳＦＥＴ４５を通常動作させて、ソレノイド３２〜３４を通常駆動させる（ステップＳ８）。

また、電圧Ｖ１〜Ｖ４がそれぞれｂ、ソレノイド駆動回路３８〜４０の各ＭＯＳＦＥＴ４５がオンのとき電圧Ｖ５〜Ｖ７のうち何れかの電圧がｄ（ｄ＞＞ｃ、例えば、ｄはソレノイドに異常が発生したときにそのソレノイドに接続されるＭＯＳＦＥＴに印加される電圧）、ソレノイド駆動回路３８〜４０の各ＭＯＳＦＥＴ４５がオフのとき電圧Ｖ５〜Ｖ７がそれぞれゼロである場合（ステップＳ７がＶ）、ＣＰＵ６は、ｄを出力した検出回路に接続されるＭＯＳＦＥＴ４５を停止し、それ以外のＭＯＳＦＥＴ４５を通常動作させる（ステップＳ９）。これにより、ｄを出力した検出回路に接続されるソレノイドの両端がショートしているとき、その異常が発生したソレノイドのみを駆動させないようにし、それ以外のソレノイドを通常動作させることができる。

このように、本実施形態のソレノイド駆動システム１では、ソレノイド駆動回路３８〜４０のうち何れかのソレノイド駆動回路のＭＯＳＦＥＴ４５の異常を判断することができると共に、ソレノイド３２〜３４の異常をソレノイド毎に個別に判断することができる。

また、本実施形態のソレノイド駆動システム１では、異常が発生したソレノイドのみを停止させ、それ以外のソレノイドを通常駆動させることができる。
また、本実施形態のソレノイド駆動システム１では、ソレノイドとＭＯＳＦＥＴとの接続点に印加される電圧に基づいて、ＭＯＳＦＥＴのドレイン端子とグランドとのショート、または、ＭＯＳＦＥＴのドレイン端子とソース端子とのショートを判断しているため、図６に示すように検出回路４１に流れる電流に基づいて、ＭＯＳＦＥＴのドレイン端子とグランドとのショート、または、ＭＯＳＦＥＴのドレイン端子とソース端子とのショートを判断する構成に比べて、異常判断のための検出値のばらつきを小さくすることができる。

また、本実施形態のソレノイド駆動システム１では、検出回路２〜５を抵抗で構成しているため、図６に示す検出回路４１のようにフォトカプラ５４を備える構成に比べて、コストを抑えることができる。

なお、検出回路２〜５を構成する抵抗をトリマーなどの可変抵抗器に替えたり、ソレノイド３２〜３４にそれぞれ基準電流を流したりして、ＣＰＵ６内で設定される異常判断用の閾値（例えば、上記ｄなど）の調整を行うことにより、ソレノイド駆動回路３８〜４０の各ＭＯＳＦＥＴ４５の異常やソレノイド３２〜３４の異常をより高い精度で判断することができる。

また、上記ソレノイド駆動システム１において、ＣＰＵ６は、「ＭＯＳＦＥＴのドレイン端子とグランドとのショート、または、ＭＯＳＦＥＴのドレイン端子とソース端子とのショート」、「ソレノイドの一方端のオープン」、「ソレノイドの両端のショート」の判断をそれぞれ単独で行ってもよい。

また、上記実施形態では、ソレノイド３２〜３４に流れる電流が調整されることによりソレノイド３２〜３４が駆動される構成であるが、ソレノイド３２〜３４に電流が流れるか否かを制御することによりソレノイド３２〜３４をオン、オフ駆動してもよい。

本発明の実施形態のソレノイド駆動システムを示す図である。本実施形態のソレノイド駆動システムにおけるＣＰＵの動作を説明するためのフローチャートである。従来のソレノイド駆動システムを示す図である。従来のソレノイド駆動回路を示す図である。従来のソレノイド駆動回路を構成する各回路の出力信号のタイミングチャートを示す図である。従来の検出回路を示す図である。

符号の説明

１ソレノイド駆動システム
２〜５検出回路
６ＣＰＵ
７〜１５抵抗
３０ソレノイド駆動システム
３１電源
３２〜３４ソレノイド
３５〜３７ダイオード
３８〜４０駆動回路
４１検出回路
４２リレー
４３リレー駆動回路
４４ＣＰＵ
４５ＭＯＳＦＥＴ
４６抵抗
４７コンデンサ
４８ＭＯＳＦＥＴ
４９ＯＲ回路
５０ＡＮＤ回路

Claims

第１のソレノイドと、
前記第１のソレノイドとグランドとの間に設けられ、オンすることにより前記第１のソレノイドに電源の電圧を印加させる第１のスイッチング素子と、
第２のソレノイドと、
前記第２のソレノイドとグランドとの間に設けられ、オンすることにより前記第２のソレノイドに前記電源の電圧を印加させる第２のスイッチング素子と、
前記電源と前記第１及び第２のソレノイドとの間に設けられるリレーと、
前記リレーをオン、オフさせるリレー駆動回路と、
前記リレーに並列接続される第１の抵抗と、
前記第１のソレノイドと前記第１のスイッチング素子との接続点に印加される電圧を分圧して出力する第１の検出回路と、
前記第２のソレノイドと前記第２のスイッチング素子との接続点に印加される電圧を分圧して出力する第２の検出回路と、
前記リレーと前記第１及び第２のソレノイドとの接続点に印加される電圧を分圧して出力する第３の検出回路と、
前記第１及び第２のスイッチング素子並びに前記リレー駆動回路のそれぞれの動作を制御する制御回路と、
を備え、
前記制御回路は、前記リレー駆動回路の動作を制御して前記リレーをオフさせているとき、前記第１〜第３の検出回路のそれぞれの出力電圧に基づいて、前記第１のソレノイド、前記第２のソレノイド、前記第１のスイッチング素子、または前記第２のスイッチング素子の異常を判断する、
ことを特徴とするソレノイド駆動システム。
請求項１に記載のソレノイド駆動システムであって、
前記制御回路は、前記リレー駆動回路の動作を制御して前記リレーをオフさせているとき、前記第１及び第２の検出回路のそれぞれの出力電圧のうち少なくとも１つの出力電圧がゼロであり、かつ、前記第３の検出回路の出力電圧もゼロである場合、前記第１及び第２のスイッチング素子のうち少なくとも１つのスイッチング素子が異常であると判断し、前記リレー駆動回路の動作を制御して前記リレーをオフさせ続ける、
ことを特徴とするソレノイド駆動システム。
請求項１または請求項２に記載のソレノイド駆動システムであって、
前記制御回路は、前記リレー駆動回路の動作を制御して前記リレーをオフさせているとき、前記第１及び第２の検出回路のそれぞれの出力電圧のうち少なくとも１つの出力電圧がゼロであり、かつ、前記第３の検出回路の出力電圧がゼロでない場合、前記第１及び第２の検出回路のうち出力電圧がゼロである検出回路に接続されるソレノイドが異常であると判断し、前記リレー駆動回路の動作を制御して前記リレーをオンさせた後、前記第１及び第２の検出回路のうち出力電圧がゼロである検出回路に接続されるスイッチング素子を停止させ、それ以外のスイッチング素子を動作させる、
ことを特徴とするソレノイド駆動システム。
請求項１〜３の何れか１項に記載のソレノイド駆動システムであって、
前記第１のスイッチング素子とグランドとの間に設けられる第２の抵抗と、
前記第２のスイッチング素子とグランドとの間に設けられる第３の抵抗と、
を備え、
前記制御回路は、前記リレー駆動回路の動作を制御して前記リレーをオフさせているとき、前記第１及び第２の検出回路のそれぞれの出力電圧のうち少なくとも１つの出力電圧がゼロでなく、かつ、前記第３の検出回路の出力電圧もゼロでない場合、前記リレー駆動回路の動作を制御して前記リレーをオンさせると共に前記第１及び第２のスイッチング素子を動作させ、前記第１のスイッチング素子と前記第２の抵抗との接続点に印加される電圧または前記第２のスイッチング素子と前記第３の抵抗との接続点に印加される電圧が閾値以上である場合、その閾値以上の電圧が印加される接続点に接続されるソレノイドが異常であると判断し、そのソレノイドに接続されるスイッチング素子の動作を停止させ、それ以外のスイッチング素子を動作させる、
ことを特徴とするソレノイド駆動システム。