JP2010166301A - スイッチ回路 - Google Patents

Abstract

【課題】スイッチング素子のサイズを増大させることなく、逆電圧によるスイッチング素子の破損を防止できるようにする。
【解決手段】オンオフ制御信号（CS）に応じて２つの端子（T1,T2）間のオンオフ状態が切り替わるスイッチ回路において、端子（T1,T2）間に接続されたデュアルゲート型スイッチング素子（11）を有したスイッチ部（10）を設ける。また、デュアルゲート型スイッチング素子（11）のオンオフ状態を制御する制御部（20）を設ける。そして、デュアルゲート型スイッチング素子（11）のゲートをオフにすることによって該デュアルゲート型スイッチング素子（11）のドレイン・ソース間に所定以上の逆電圧（０Ｖを含む）が印加されることとなる場合には、オンオフ制御信号（CS）にかかわらず、制御部（20）によって、そのドレイン・ソースに対応したゲートをオンにする。
【選択図】図２

Description

本発明は、制御信号に応じてオンオフ状態が切り替わるスイッチ回路に関するものである。

従来より、空気調和装置の圧縮機を駆動する電動機（例えば三相モーター）等の運転状態を制御するために、周波数変換回路が用いられる。この周波数変換回路には、大きく分類すると間接方式と直接方式があり、間接方式では整流回路とインバータ回路を組み合わせて周波数変換を行い、直接方式では１つの回路で直接周波数変換を行う。

上記直接方式の周波数変換回路の一例としては、いわゆるマトリックスコンバータ回路が知られている。マトリックスコンバータ回路は、例えば三相交流電源と、三相モーターのような負荷との間に双方向スイッチが設けられ、これらの双方向スイッチの状態を制御することで所望の周波数の交流電力を得るようになっている。

マトリックスコンバータ回路に用いられる双方向スイッチには、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）等のスイッチング素子が用いられるのが一般的である。このＩＧＢＴは、逆耐圧が低く、また逆方向に電流を流せない。そのため、ＩＧＢＴを双方向スイッチに用いる場合には、ＩＧＢＴにダイオードを逆並列接続してこれを逆向きに直列接続するのが一般的である。また、ＭＯＳＦＥＴは、ソースとドレイン間に寄生ダイオードがあるため、一方向の電流のオンオフしか制御できないという特性があり、逆向きに直列接続して用いられる。

ところで、近年ではＳｉＣ（Silicon Carbide:炭化ケイ素）やＧａＮ（Gallium Nitride：窒化ガリウム）のような材料を用いたワイドバンドギャップ半導体が盛んに開発されている。ＳｉＣを主材料としたワイドバンドギャップ半導体は、ＭＯＳＦＥＴ構造とするよりも接合型電界効果トランジスタ（以下、ＪＦＥＴと略記する。ＪＦＥＴ：Junction Field Effect Transistor）構造とした方が損失を小さくしやすいため、接合型電界効果トランジスタとしての応用が期待されている。またＧａＮを主材料としたワイドバンドギャップ半導体は、ヘテロ接合電界効果トランジスタ（以下、ＨＦＥＴと略記する。ＨＦＥＴ: Hetero junction Field Effect Transistor）構造を採用できるため、ヘテロ接合電界効果トランジスタとしての応用が期待されている。しかも、このＪＦＥＴやＨＦＥＴは、逆方向に電流を流せることから上記の双方向スイッチ用のスイッチング素子としての応用が考えられる。

例えば、非特許文献１には、ＧａＮを用いた双方向スイッチの一例として、ゲートが１つのシングルゲート型スイッチング素子を用いた双方向スイッチと、ゲートを２つ有したデュアルゲート型スイッチング素子を用いた双方向スイッチが提案されている。シングルゲート型スイッチング素子は制御すべきゲートが１つで済み、デュアルゲート型スイッチング素子は導通損失が少ないという特徴がある。
町田修，金子信男，岩上信一，柳原将貴，後藤博一，岩渕昭夫、「ＧａＮ双方向スイッチ」、平成２０年電気学会全国大会、第４分冊、ｐ．２６９

ところで、デュアルゲート型スイッチング素子では、入力の極性にかかわらず、ドレインと何れか一方のソースとの間に逆電圧が印加される。一般的に、スイッチング素子の逆方向の耐圧は順方向の耐圧よりも低いので、上記のように印加される逆電圧の大きさによってはスイッチング素子が破壊される可能性がある。これに対しては、非特許文献１でも述べられているように、スイッチング素子の構造として横型構造を採用して、表面電極の設計により正負両方の耐圧を持たせることも考えられる。

しかしながら、表面電極の設計により正負両方の耐圧を持たせると、ゲート・ソース間のサイズ（すなわち、スイッチング素子のサイズ）が大きくなる。このサイズの増大はブロッキングゲインの低下、コストアップ、歩留まりの低下などにも繋がることになる。

本発明は上記の問題に着目してなされたものであり、スイッチング素子のサイズを増大させることなく、逆電圧によるスイッチング素子の破損を防止することを目的としている。

上記の課題を解決するため、第１の発明は、
オンオフ制御信号（CS）に応じて２つの端子（T1,T2）間のオンオフ状態が切り替わるスイッチ回路であって、
ゲート（G1,G2）とソース（S1,S2）をそれぞれ２つずつ有しドレイン（D）を共有して同一基板上に形成されたデュアルゲート型スイッチング素子（11）、又はそれぞれがゲート（G1,G2）を有して直列接続された２つのスイッチング素子（11a,11b）を有したスイッチ部（10）と、
前記端子（T1,T2）間をオフ状態からオン状態に切り替える場合には、２つのドレイン（D）・ソース（S1,S2）のうち、逆電圧が印加されている側のドレイン（D）・ソース（S1,S2）に対応したゲート（G1,G2）を、もう一方のゲート（G1,G2）よりも先にオン状態にし、前記端子（T1,T2）間をオン状態からオフ状態に切り替える場合には、逆電圧が印加されている側のソース（S1,S2）に対応したゲート（G1,G2）を、もう一方のゲート（G1,G2）よりも遅れてオフ状態にする制御部（50）と、
を備えたことを特徴とする。

これにより、スイッチング素子（11）において順方向電圧が印加されているドレイン・ソースがある側（すなわち耐圧が高い側）がオフ状態のときに、逆電圧が印加されているドレイン・ソースがある側（すなわち耐圧が低い側）のオンオフ状態が切り替えられる。

また、第２の発明は、
第１の発明のスイッチ回路において、
前記制御部（50）は、前記スイッチング素子（11,11a,11b）のドレイン・ソース間に逆電圧が印加されるか否かを、前記端子（T1,T2）間に印加される電圧値により判別する極性判別部（21）を備えていることを特徴とする。

これにより、端子（T1,T2）間に印加される電圧値により、何れのスイッチング素子側に逆電圧が印加されているかが判別される。例えば、電圧値が高い方の端子に接続されているスイッチング素子のドレイン・ソース間に逆電圧が印加されていると判別される。

また、第３の発明は、
オンオフ制御信号（CS）に応じて２つの端子（T1,T2）間のオンオフ状態が切り替わるスイッチ回路であって、
前記端子（T1,T2）間に接続されたスイッチング素子（11）を有したスイッチ部（10）と、
前記スイッチング素子（11）のゲートをオフ状態にすることによって該スイッチング素子（11）のドレイン・ソース間に所定以上の逆電圧（０Ｖを含む）が印加されることとなる場合には、前記オンオフ制御信号（CS）にかかわらず該ゲートをオン状態にする制御部（20）と、
を備えたことを特徴とする。

これにより、スイッチング素子（11）のドレイン・ソース間に逆電圧が印加された際には、その電圧が所定の電圧（０Ｖを含む）を超える前に該スイッチング素子（11）のゲートがオン状態にされる。そして、スイッチング素子（11）のゲートがオン状態なるとドレイン・ソース間が導通する。すなわち、ドレイン・ソース間に逆耐圧以上の電圧がかからないようにできる。しかも、表面電極の設計により逆耐圧を得られる大きさの領域を確保する必要がないので、表面電極の構造は従来のスイッチング素子と同じ構造を採用でき、スイッチング素子のサイズが増大することがない。具体的には、例えば、縦型構造のデバイスも採用できる。

また、第４の発明は、
第３の発明のスイッチ回路において、
前記スイッチ部（10）は、前記スイッチング素子（11）として、ゲート（G1,G2）とソース（S1,S2）をそれぞれ２つずつ有しドレイン（D）を共有して同一基板上に形成されたデュアルゲート型スイッチング素子（11）、又はそれぞれがゲート（G1,G2）を有して直列接続された２つのスイッチング素子（11a,11b）を有し、
前記制御部（20）は、オフ状態に切り替える前記オンオフ制御信号（CS）が入力された場合には、前記スイッチ部（10）における２つのゲート（G1,G2）のうち、オフ状態にすると前記所定以上の逆電圧が印加されることとなるドレイン・ソースに対応する方のゲートをオン状態にし、他方のゲートをオフ状態にすることを特徴とする。

これにより、オフ状態に切り替える前記オンオフ制御信号（CS）が入力された場合には、端子（T1,T2）への入力の極性にかかわらず、２つのゲートをオフ状態に制御するとドレインと何れか一方のソースとの間に逆電圧が印加される。この場合、スイッチ部（10）における２つのゲート（G1,G2）のうち、オフにすると前記所定以上の逆電圧が印加されることとなるドレイン・ソースに対応する方のゲートがオン状態に制御され、他方のゲートはオフ状態に制御される。このとき、オン状態にされたゲートに対応するソースとドレイン間は導通し、他方のソースとドレイン間はオフ状態とされる。すなわち、この発明では、何れのドレイン・ソースに対しても逆耐圧以上の逆電圧が掛からず、順方向電圧が印加されたスイッチング素子（或いはスイッチング素子内部の、順方向の電圧が印加された部分）によって端子（T1,T2）間がオフ状態とされる。

また、第５の発明は、
第３又は第４の発明のスイッチ回路において、
前記制御部（20）は、前記スイッチング素子（11）のドレイン・ソース間に前記所定以上の逆電圧が印加されるか否かを、前記端子（T1,T2）間に印加される電圧値により判別する極性判別部（21）を備えていることを特徴とする。

これにより、端子（T1,T2）間に印加される電圧値により逆電圧が印加されているか否かが判別される。例えば、ドレイン側で直列接続された２つのスイッチング素子を有している場合には、電圧値が高い方の端子に接続されているスイッチング素子のドレイン・ソース間に逆電圧が印加されていると判別される。

また、第６の発明は、
第１から第５の発明のうちの何れか１つのスイッチ回路において、
前記スイッチング素子（11,11a,11b）は、
接合型電界効果トランジスタ、
静電誘導トランジスタ、
金属半導体電界効果型トランジスタ、
ヘテロ接合電界効果トランジスタ、及び
高電子移動度トランジスタのうちの何れかであることを特徴とする。

これにより、損失が小さいスイッチング素子（11,11a,11b）を実現でき、且つスイッチング素子（11）に対して双方向に電流を流すことが可能になる。

第１の発明によれば、耐圧が低い部分のみに逆電圧が印加されることがなく、逆電圧によるスイッチング素子の破損を防止することが可能になる。そして、これには、スイッチング素子のサイズを増大させる必要がない。

また、第２の発明によれば、各ゲート（G1,G2）への電圧印加のタイミングを容易に決定できる。

また、第３の発明によれば、スイッチング素子のサイズを増大させることなく、逆電圧によるスイッチング素子の破損を防止できる。

また、第４の発明によれば、このスイッチ回路を双方向スイッチとして機能させた場合に、何れの方向の電圧に対しても、スイッチング素子（11）に対して逆耐圧以上の逆電圧がかからないようにできる。すなわち、スイッチング素子（11）のサイズを増大させることなく、逆電圧によるスイッチング素子（11）の破損防止が可能な双方向スイッチを実現できる。

また、第５の発明によれば、スイッチング素子（11）のドレイン・ソース間に前記所定の逆電圧が印加されるか否かを、前記端子（T1,T2）間に印加される電圧値により判別するので、スイッチング素子（11）に対して逆耐圧以上の逆電圧が印加されないようにできる。

また、第６の発明によれば、損失が小さなスイッチ回路を容易に実現できる。

以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態は、本質的に好ましい例示であって、本発明、その適用物、あるいはその用途の範囲を制限することを意図するものではない。また、以下の各実施形態の説明において、一度説明した構成要素と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。

《発明の実施形態１》
本発明に係るスイッチ回路は、例えばマトリックスコンバータ回路に使用される。図１は、本発明の実施形態１に係るスイッチ回路（5）を用いたマトリクスコンバータ回路（1）の構成を示すブロック図である。このマトリクスコンバータ回路（1）は、三相交流電源（2）から供給された電力を所定の周波数に変換して、電動機（3）（三相モーター）に供給する。

このマトリクスコンバータ回路（1）は、同図に示すように、フィルタ回路（4）、及び９つのスイッチ回路（5）を備えている。フィルタ回路（4）は、三相交流電源（2）のそれぞれの相に対応したコイルとコンデンサを備えたＬＣフィルタである。このフィルタ回路（4）は、スイッチ回路（5）のオンオフ動作によって生じる高周波電流が三相交流電源（2）側に流れ込むのを抑制するために設けられている。

〈スイッチ回路（5）の構成〉
図２は、上記スイッチ回路（5）の構成を示すブロック図である。このスイッチ回路（5）は、同図に示すように、スイッチ部（10）、制御部（20）、及び２つのゲート駆動回路（30,31）を備えている。このスイッチ回路（5）は、入力されたオンオフ制御信号（CS）に応じて端子（T1,T2）間のオンオフ状態を切り替える。本実施形態では、オンオフ制御信号（CS）がハイレベル（以下、Ｈレベルと略記）の場合にスイッチ回路（5）がオン状態に切り替わり、ローレベル（以下、Ｌレベルと略記）の場合にオフ状態に切り替わるものとする。また、スイッチ回路（5）は双方向スイッチであり、上記端子（T1,T2）に印加される電圧の極性は任意である。すなわち、端子（T1）側を端子（T2）側よりも高電位にしてもよいし、その逆でもよい。

本実施形態のスイッチ部（10）は、スイッチング素子としてデュアルゲート型スイッチング素子（11）を備えている。このデュアルゲート型スイッチング素子（11）は、本発明のスイッチング素子の一例である。デュアルゲート型スイッチング素子（11）は、図３に構造を模式的に示すように、２つのゲート（G1,G2）と２つのソース（S1,S2）を備えている。そして、ゲート（G1）とゲート（G2）との間がドレイン（D）として機能する領域である。すなわち、デュアルゲート型スイッチング素子（11）は、ドレイン（D）を共有した２つのトランジスタが一体的に、１つの半導体基板上に形成されているとも見ることができる。この構造を等価回路で示したのが図４である。なお、本実施形態のデュアルゲート型スイッチング素子（11）は、逆方向の耐圧は順方向の耐圧よりも低いものとする。

また、本実施形態のデュアルゲート型スイッチング素子（11）には、ＳｉＣのようなワイドバンドギャップ半導体を主材料としたＪＦＥＴ構造を採用している。そして、本実施形態のデュアルゲート型スイッチング素子（11）は、いわゆるノーマリオン型のスイッチング素子であり、例えばゲート電圧が０Ｖではオン状態、−１５Ｖではオフ状態になる。なお、ここで採用したＪＦＥＴは例示である。その他にも逆方向に電流を流せ、且つ何れの電流方向においてもオンオフ制御が可能なトランジスタであれば、双方向スイッチ用のスイッチング素子として使用できる。具体的には、例えば、静電誘導トランジスタ（ＳＩＴ：Static induction transistor）、金属半導体電界効果型トランジスタ（ＭＥＳＦＥＴ：Metal-Semiconductor Field-Effect-Transistor）、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Hetero junction Field Effect Transistor）、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）等を採用することが可能である。また、いわゆるノーマリオフ型のスイッチング素子を採用してもよい。

ゲート駆動回路（30）は制御部（20）から与えられた駆動回路制御信号（SIG1）に応じゲート（G1）に対して、オン電圧（この例ではゲート（G1）・ソース（S1）間に０Ｖ）又はオフ電圧（この例ではゲート（G1）・ソース（S1）間に−１５Ｖ）を印加し、ゲート駆動回路（31）は制御部（20）から与えられた駆動回路制御信号（SIG2）に応じゲート（G2）に対して、オン電圧（この例ではゲート（G2）・ソース（S2）間に０Ｖ）又はオフ電圧（この例ではゲート（G2）・ソース（S2）間に−１５Ｖ）を印加する。なお、本実施形態では、それぞれのゲート駆動回路（30,31）は、駆動回路制御信号（SIG1,SIG2）がＨレベルの場合にオン電圧を印加し、Ｌレベルの場合にオフ電圧を印加するものとする。また、以下の説明では、ゲートに対して、オン電圧を印加することを、単にゲートをオンにすると言い、オフ電圧を印加することを、ゲートをオフにすると言うことにする。

制御部（20）は、それぞれのゲート駆動回路（30,31）を制御する。より詳しくは、本実施形態の制御部（20）は、スイッチ回路（5）をオフ状態に切り替えるオンオフ制御信号（CS）が入力された場合には、デュアルゲート型スイッチング素子（11）の２つのゲート（G1,G2）のうち、オフ状態にすると該ドレイン・ソース間に所定以上の逆電圧が印加されることとなる方のゲートをオンにし、他方のゲートをオフにする。また、スイッチ回路（5）をオン状態に切り替えるオンオフ制御信号（CS）が入力された場合には、２つのゲート（G1,G2）をオンにする。

本実施形態では、デュアルゲート型スイッチング素子（11）のそれぞれのドレイン・ソース間に前記所定以上の逆電圧が印加されるか否かを、２つの端子（T1,T2）間に印加される電圧値により判別し、各ゲート（G1,G2）のオンオフ状態を図５に示すように制御する。例えば、図５に示した例では、スイッチ回路（5）をオフ状態にする場合に、ドレイン（D）・ソース（S1）に対して逆方向の電圧が印加される場合にはゲート（G1）をオン、ゲート（G2）をオフにする。

図５に示した制御を実現するため、本実施形態の制御部（20）は、図２に示すように、極性判別部（21）、２つのＯＲ回路（22,23）、及びＮＯＴ回路（24）を備えている。

極性判別部（21）は、端子（T1,T2）間に印加される電圧値に応じ、デュアルゲート型スイッチング素子（11）のドレイン・ソース間に前記所定以上の逆電圧が印加されるか否かを判別する。より詳しくは、この極性判別部（21）は、端子（T1）の電位が端子（T2）の電位よりも高い場合にドレイン（D）・ソース（S1）に印加される電圧の極性が逆方向であると判定してＨレベルの極性判定信号（SIG3）を出力し、その逆の電圧が印加されている場合にはドレイン（D）・ソース（S1）に印加される電圧の極性が順方向であると判定してＬレベルの極性判定信号（SIG3）を出力する。この極性判定信号（SIG3）は、ＮＯＴ回路（24）に入力され、ＮＯＴ回路（24）は、極性判定信号（SIG3）の反転信号を出力する。

ＯＲ回路（22）は、オンオフ制御信号（CS）と極性判定信号（SIG3）とを入力とし、上記の駆動回路制御信号（SIG1）を出力する。また、ＯＲ回路（23）は、オンオフ制御信号（CS）と、極性判定信号（SIG3）の反転信号（ＮＯＴ回路（24）の出力）とを入力とし、上記の駆動回路制御信号（SIG2）を出力する。

《スイッチ回路（5）の動作》
次に、スイッチ回路（5）のオン状態及びオフ状態の動作について説明する。

（１）スイッチ回路（5）をオン状態にする場合
スイッチ回路（5）をオン状態にする場合には、Ｈレベルのオンオフ制御信号（CS）を制御部（20）に入力する。制御部（20）では、このオンオフ制御信号（CS）が２つのＯＲ回路（22,23）にそれぞれ入力される。これにより、２つのＯＲ回路（22,23）がそれぞれ出力する駆動回路制御信号（SIG1,SIG2）は、極性判別部（21）の出力する極性判定信号（SIG3）にかかわらず、何れもＨレベルとなる。その結果、２つのゲート駆動回路（30,31）は、それぞれが対応したゲート（G1,G2）をオンにする。これにより、端子（T1,T2）間が導通してスイッチ回路（5）がオン状態になる。

（２）スイッチ回路（5）をオフ状態にする場合
スイッチ回路（5）をオフ状態にする場合には、Ｌレベルのオンオフ制御信号（CS）を制御部（20）に入力する。

〈端子（T1）の電位が端子（T2）よりも高い場合〉
例えば、端子（T1）の電位が端子（T2）よりも高い場合には、ドレイン（D）とソース（S1）の間には逆方向の電圧が印加され、ドレイン（D）とソース（S2）の間には順方向の電圧が印加される。このときは、制御部（20）の極性判別部（21）がＨレベルの極性判定信号（SIG3）を出力する。

このＨレベルの極性判定信号（SIG3）は、ＯＲ回路（22）に入力され、その結果、ＯＲ回路（22）が出力する駆動回路制御信号（SIG1）は、オンオフ制御信号（CS）のレベルにかかわりなくＨレベルとなる。駆動回路制御信号（SIG1）がＨレベルになると、この駆動回路制御信号（SIG1）が入力されたゲート駆動回路（30）は、ゲート（G1）をオンにする。すなわち、制御部（20）は、オフ状態にしたならば所定以上の逆電圧（この例では０Ｖ以上の逆電圧）が印加されることとなるゲート（G1）をオンに制御する。

一方、極性判定信号（SIG3）の反転信号（ＮＯＴ回路（24）の出力）はＬレベルであるので、ＯＲ回路（23）の２つの入力は何れもＬレベルとなり、ＯＲ回路（23）は、Ｌレベルの駆動回路制御信号（SIG2）を出力する。駆動回路制御信号（SIG2）がＬレベルになると、この駆動回路制御信号（SIG2）が入力されたゲート駆動回路（31）は、ゲート（G2）をオフにする。ゲート（G2）がオフになることによって、ドレイン（D）とソース（S2）との間はオフ状態となり、デュアルゲート型スイッチング素子（11）全体としてはオフ状態であるとみなすことができる。すなわち、端子（T1,T2）間がオフ状態になる。このとき、上記のように、ゲート（G1）がオンに制御されているので、ドレイン（D）とソース（S1）の間は導通し、ドレイン（D）とソース（S1）の間には逆耐圧以上の電圧がかからないようにできる。すなわち、デュアルゲート型スイッチング素子（11）の破損が防止される。

〈端子（T1）の電位が端子（T2）よりも低い場合〉
また、端子（T1）の電位が端子（T2）よりも低い場合には、ドレイン（D）とソース（S1）の間には順方向の電圧が印加され、ドレイン（D）とソース（S2）の間には逆方向の電圧が印加される。このときは、制御部（20）の極性判別部（21）がＬレベルの極性判定信号（SIG3）を出力する。

これにより、ＯＲ回路（22）への２つの入力は何れもＬレベルとなり、その結果、ＯＲ回路（22）が出力する駆動回路制御信号（SIG1）がＬレベルとなる。駆動回路制御信号（SIG1）がＬレベルになると、ゲート駆動回路（30）は、ゲート（G1）をオフにする。ゲート（G1）がオフになることによって、ドレイン（D）とソース（S1）との間はオフ状態となり、デュアルゲート型スイッチング素子（11）全体としてはオフ状態であるとみなすことができる。すなわち、端子（T1,T2）間がオフ状態になる。

このとき、ＯＲ回路（23）には、極性判定信号（SIG3）の反転信号（ＮＯＴ回路（24）の出力）であるＨレベルの信号が入力されるので、オンオフ制御信号（CS）のレベルにかかわりなくＯＲ回路（23）が出力する駆動回路制御信号（SIG2）はＨレベルになる。これにより、ゲート駆動回路（31）はゲート（G2）をオンにする。すなわち、制御部（20）は、オフにしたならば所定以上の逆電圧（この例では０Ｖ以上の逆電圧）が印加されることとなるゲート（G2）をオンに制御し、他方のゲート（G1）をオフに制御する。このようにゲート（G2）がオンに制御されることにより、ドレイン（D）とソース（S2）との間は導通し、ドレイン（D）とソース（S2）との間には逆耐圧以上の電圧がかからないようにできる。すなわち、デュアルゲート型スイッチング素子（11）の破損が防止される。

以上のように、本実施形態によれば、それぞれの端子（T1,T2）に印加される電圧の極性にかかわらず、デュアルゲート型スイッチング素子（11）のそれぞれのドレイン・ソース間に逆耐圧以上の電圧がかからないようにでき、逆方向の電圧によってスイッチング素子が破損されることがない。しかも、表面電極の設計により逆耐圧を得られる大きさの領域を確保する必要がないので、表面電極の構造は従来のスイッチング素子と同じ構造を採用でき、ブロッキングゲインが低下したり、スイッチング素子のサイズが増大することがない。具体的には、例えば、縦型構造のデバイスも採用できる。

また、一般的にスイッチ回路には導通損失が低いことが求められるが、本実施形態ではスイッチング素子としてデュアルゲート型スイッチング素子（11）を採用しているので、このスイッチ回路（5）は導通損失が少ないという特徴がある。

《発明の実施形態２》
図６は、本発明の実施形態２に係るスイッチ回路（6）の構成を示すブロック図である。このスイッチ回路（6）は、オンオフ切り替えの論理が実施形態１のスイッチ回路（5）とは逆であり、オンオフ制御信号（CS）がＨレベルの場合にスイッチ回路（6）はオフ状態に切り替わり、Ｌレベルの場合にオン状態に切り替わるようになっている。

このスイッチ回路（6）は、実施形態１で説明したスイッチ回路（5）の制御部（20）を制御部（40）に置き換えるとともに、ゲート駆動回路（30,31）に対して変更を加えたものである。

本実施形態では、それぞれのゲート駆動回路（30,31）は、実施形態１とは逆の論理で動作する。具体的には、本実施形態のゲート駆動回路（30,31）は、駆動回路制御信号（SIG1,SIG2）がＬレベルの場合に対応するゲートにオン電圧を印加し、Ｈレベルの場合にオフ電圧を印加する。

また、制御部（40）は、極性判別部（41）、フォトカプラ（42,43）、ＡＮＤ回路（44,45）、及び電源（46,47）を備えている。

極性判別部（41）は、端子（T1）の電位が端子（T2）の電位よりも高い場合にドレイン（D）・ソース（S1）に印加される極性が逆方向であると判定して、Ｌレベルの極性判定信号（SIG4）をＡＮＤ回路（44）に出力するとともに、Ｈレベルの極性判定信号（SIG5）をＡＮＤ回路（45）に出力する。また、端子（T1,T2）間にその逆の電圧が印加されている場合には、極性判別部（41）は、ドレイン（D）・ソース（S1）に印加される電圧の極性が順方向であると判定して、Ｈレベルの極性判定信号（SIG4）をＡＮＤ回路（44）に出力するとともに、Ｌレベルの極性判定信号（SIG5）をＡＮＤ回路（45）に出力する。

具体的にこの極性判別部（41）は、抵抗（R1）と、２つのツェナーダイオード（D1,D2）とを備えている。これらのツェナーダイオード（D1,D2）は、抵抗（R1）を介してアノード側が互いに接続されている。また、ツェナーダイオード（D1）のカソードは端子（T1）に接続され、ツェナーダイオード（D2）のカソードは端子（T2）に接続されている。また、このツェナーダイオード（D1）は、アノードから上記極性判定信号（SIG4）を出力し、ツェナーダイオード（D2）は、アノードから上記極性判定信号（SIG5）を出力するようになっている。

これらのツェナーダイオード（D1,D2）には、逆方向に導通した際の電位が、ＡＮＤ回路（44,45）のＬレベルの閾値電圧以下となり、かつスイッチング素子の逆耐圧を超えない値のツェナー電圧を有しているものを採用する。具体的には、制御部（40）の電源電圧と同程度のツェナー電圧を有しているものを採用する。なお、本実施形態では、これらのツェナーダイオード（D1,D2）のツェナー電圧は５Ｖとする。

ＡＮＤ回路（44）は、一方の入力がツェナーダイオード（D1）のアノードと接続されて極性判定信号（SIG4）が入力され、もう一方の入力にはフォトカプラ（42）を介してオンオフ制御信号（CS）が入力されている。このＡＮＤ回路（44）の出力は、駆動回路制御信号（SIG1）としてゲート駆動回路（30）に与えられている。

また、ＡＮＤ回路（45）は、一方の入力がツェナーダイオード（D2）のアノードと接続されて極性判定信号（SIG5）が入力され、もう一方の入力にはフォトカプラ（43）を介してオンオフ制御信号（CS）が入力されている。このＡＮＤ回路（45）の出力は、駆動回路制御信号（SIG2）としてゲート駆動回路（31）に与えられている。

電源（46）はゲート駆動回路（30）の電源であり、電源（47）はゲート駆動回路（31）の電源である。ＡＮＤ回路（44,45）とフォトカプラ（42,43）の電源は図示していないが、本実施形態では５Ｖとする（電源（46,47）を使用してもよい）。

上記の極性判別部（41）では、例えば端子（T1）の電位が端子（T2）よりも高くなって、ツェナーダイオード（D1）に印加される電圧がツェナー電圧を超えると、ツェナーダイオード（D1）がブレークダウンしてツェナーダイオード（D1）の両端の電圧がツェナー電圧（この例では５Ｖ）になる。このとき、ツェナーダイオード（D1）のアノード側の電位、すなわち極性判定信号（SIG4）のレベルはＬレベルとなる。また、ツェナーダイオード（D2）に対しては、順方向の電圧が印加されるので、ツェナーダイオード（D2）のアノード側の電位、すなわち極性判定信号（SIG5）のレベルは、Ｈレベル（ほぼ電源の電位）となる。つまり、極性判別部（41）は、端子（T1）の電圧がツェナー電圧を超えた場合に、Ｌレベルの極性判定信号（SIG4）と、Ｈレベルの極性判定信号（SIG5）を出力する。また、逆に、端子（T2）の電圧がツェナー電圧を超えた場合に、極性判別部（41）は、Ｈレベルの極性判定信号（SIG4）と、Ｌレベルの極性判定信号（SIG5）を出力する。

《スイッチ回路（6）の動作》
次に、スイッチ回路（6）の動作について説明する。

（１）スイッチ回路（6）をオン状態にする場合
スイッチ回路（6）をオン状態にする場合には、Ｌレベルのオンオフ制御信号（CS）を制御部（40）に入力する。これにより、制御部（40）の２つのＡＮＤ回路（44,45）がそれぞれ出力する駆動回路制御信号（SIG1,SIG2）は、極性判別部（41）が出力する極性判定信号（SIG4,SIG5）のレベルにかかわらずＬレベルになる。その結果、２つのゲート駆動回路（30,31）は、それぞれが対応したゲート（G1,G2）をオンにする。これにより、端子（T1,T2）間が導通してスイッチ回路（6）がオン状態になる。

（２）スイッチ回路（6）をオフにする場合
スイッチ回路（6）をオフ状態にする場合には、Ｈレベルのオンオフ制御信号（CS）を制御部（40）に入力する。

〈端子（T1）の電位が端子（T2）よりも高い場合〉
例えば、端子（T1）の電位が端子（T2）よりも高い場合には、ドレイン（D）とソース（S1）の間には逆方向の電圧が印加され、ドレイン（D）とソース（S2）の間には順方向の電圧が印加される。このとき、端子（T1）の電圧がツェナー電圧を超えると、極性判別部（41）は、Ｌレベルの極性判定信号（SIG4）と、Ｈレベルの極性判定信号（SIG5）を出力する。

これにより、ＡＮＤ回路（44）の一方の入力はＬレベルとなり、オンオフ制御信号（CS）のレベルにかかわりなく、ＡＮＤ回路（44）が出力する駆動回路制御信号（SIG1）がＬレベルとなる。駆動回路制御信号（SIG1）がＬレベルになると、この駆動回路制御信号（SIG1）が入力されたゲート駆動回路（30）は、ゲート（G1）をオンにする。すなわち、制御部（40）は、オフ状態にしたならば所定以上の逆電圧（この例ではツェナー電圧の５Ｖ以上の逆電圧）が印加されることとなるゲート（G1）をオンに制御する。このように、０Ｖより大きな値（この例では５Ｖ）で制御を行うことで、ノイズマージンを大きくすることが可能になる。

一方、極性判定信号（SIG5）はＨレベルなので、ＡＮＤ回路（45）の２つの入力は何れもＨレベルとなる。その結果、ＡＮＤ回路（44）が出力する駆動回路制御信号（SIG2）がＨレベルとなる。Ｈレベルの駆動回路制御信号（SIG2）が入力されたゲート駆動回路（31）はゲート（G2）をオフにする。ゲート（G2）がオフになることによって、ドレイン（D）とソース（S2）との間はオフ状態となり、デュアルゲート型スイッチング素子（11）全体としてはオフ状態であるとみなすことができる。すなわち、端子（T1,T2）間がオフ状態になる。このとき、上記のように、ゲート（G1）がオンに制御されているので、このスイッチ回路（6）でも、ドレイン（D）とソース（S1）の間には逆耐圧以上の電圧がかからないようにできる。すなわち、デュアルゲート型スイッチング素子（11）の破損が防止される。

〈端子（T1）の電位が端子（T2）よりも低い場合〉
また、端子（T1）の電位が端子（T2）よりも低い場合には、ドレイン（D）とソース（S1）の間には順方向の電圧が印加され、ドレイン（D）とソース（S2）の間には逆方向の電圧が印加される。このときは、端子（T2）の電圧がツェナー電圧を超えると、極性判別部（41）は、Ｈレベルの極性判定信号（SIG4）と、Ｌレベルの極性判定信号（SIG5）を出力する。

これにより、ＡＮＤ回路（44）への２つの入力は何れもＨレベルとなり、その結果、ＡＮＤ回路（44）が出力する駆動回路制御信号（SIG1）がＨレベルとなる。駆動回路制御信号（SIG1）がＨレベルになると、ゲート駆動回路（30）は、ゲート（G1）をオフにする。ゲート（G1）がオフになることによって、ドレイン（D）とソース（S1）との間はオフ状態となり、デュアルゲート型スイッチング素子（11）全体としてはオフ状態であるとみなすことができる。すなわち、端子（T1,T2）間がオフ状態になる。

このとき、ＡＮＤ回路（45）にはＬレベルの極性判定信号（SIG5）が入力されるので、オンオフ制御信号（CS）のレベルにかかわりなくＡＮＤ回路（45）が出力する駆動回路制御信号（SIG2）はＬレベルになる。これにより、ゲート駆動回路（31）はゲート（G2）をオンにする。すなわち、制御部（40）は、オフにしたならば所定以上の逆電圧（この例ではツェナー電圧の５Ｖ以上の逆電圧）が印加されることとなるゲート（G2）をオンに制御し、他方のゲート（G1）をオフに制御する。このようにゲート（G2）がオンに制御されることにより、ドレイン（D）とソース（S2）との間には逆耐圧以上の電圧がかからないようにできる。すなわち、デュアルゲート型スイッチング素子（11）の破損が防止される。

以上のように、本実施形態においてもやはり、それぞれの端子（T1,T2）に印加される電圧の極性にかかわらず、それぞれのドレイン・ソース間に逆耐圧以上の電圧がかからないようにできる。すなわち、逆方向の電圧によってスイッチング素子が破損されることがない。しかも、表面電極の設計により正負両方の耐圧を持たせる必要がないので、ブロッキングゲインが低下したり、スイッチング素子のサイズが増大することがない。具体的には、例えば、縦型構造のデバイスも採用できる。

また、スイッチング素子としてデュアルゲート型スイッチング素子（11）を採用しているので、このスイッチ回路（5）には導通損失が少ないという特徴がある。

《発明の実施形態３》
図７は、本発明の実施形態３に係るスイッチ回路（7）の構成を示すブロック図である。このスイッチ回路（7）は、実施形態１のスイッチ回路（5）の制御部（20）を制御部（50）に変更したものである。具体的には、スイッチ回路（7）の制御部（50）は、図７に示すように、極性判別部（21）と遅延制御部（25）とを備えている。なお、極性判別部（21）は、実施形態１のものと同じ構成である。

遅延制御部（25）は、極性判定信号（SIG3）とオンオフ制御信号（CS）とが入力され、２つの駆動回路制御信号（SIG1,SIG2）を出力する。詳しくは、本実施形態の遅延制御部（25）は、端子（T1,T2）間をオフ状態からオン状態に切り替える場合には、デュアルゲート型スイッチング素子（11）の２つのドレイン（D）・ソース（S1,S2）のうち、逆電圧が印加されている側のドレイン・ソースに対応したゲートに対して、もう一方のゲートよりも先にオン電圧が印加されるように駆動回路制御信号（SIG1,SIG2）を出力する。より具体的には、オンオフ制御信号（CS）がＨレベルに立ち上がると、直ちに逆電圧側のゲート駆動回路（30,31）にＨレベルの駆動回路制御信号（SIG1,SIG2）を出力し、その後、所定時間だけ遅延してもう一方のゲート駆動回路（30,31）にＨレベルの駆動回路制御信号（SIG1,SIG2）を出力する。例えば、ドレイン（D）とソース（S1）の間に逆電圧が印加されている場合には、図８に示すように、駆動回路制御信号（SIG2）よりも先に駆動回路制御信号（SIG1）をＨレベルに立ち上げる。なお、この所定時間の遅延は、デュアルゲート型スイッチング素子（11）のスイッチング遅れを考慮して設定する。すなわち、スイッチング遅れ以上の時間に遅延時間を設定し、先にオン電圧が印加された側が確実にオンになった後に、後続の駆動回路制御信号が立ち上がるようにする。

また、端子（T1,T2）間をオン状態からオフ状態に切り替える場合には、２つのドレイン（D）・ソース（S1,S2）のうち、逆電圧が印加されている側のドレイン・ソースに対応したゲートに対して、もう一方のゲートよりも遅れてオフ電圧が印加されるように、駆動回路制御信号（SIG1,SIG2）を出力する。より具体的には、オンオフ制御信号（CS）がＬレベルに立ち下がると、直ちに順電圧側のゲート駆動回路（30,31）にＬレベルの駆動回路制御信号（SIG1,SIG2）を出力し、その後、所定時間だけ遅延してもう一方のゲート駆動回路（30,31）にＬレベルの駆動回路制御信号（SIG1,SIG2）を出力する。例えば、ドレイン（D）とソース（S1）の間に逆電圧が印加されている場合には、図８に示すように、駆動回路制御信号（SIG1）よりも先に駆動回路制御信号（SIG2）をＬレベルに立ち下げる。

《スイッチ回路（7）の動作》
次に、スイッチ回路（7）の動作について説明する。

（１）端子（T1）の電位が端子（T2）よりも高い場合
〈スイッチ回路（7）をオフ状態からオン状態にする場合〉
図８は、端子（T1）の方が端子（T2）よりも電圧が高い場合、すなわち、ドレイン（D）とソース（S1）の間に逆電圧が印加され、ドレイン（D）とソース（S2）の間に順方向電圧が印加されている場合の遅延制御部（25）の動作を示すタイミングチャートである。

ドレイン（D）とソース（S1）の間に逆電圧が印加されている場合には、極性判別部（21）は、図８に示すように、Ｈレベルの極性判定信号（SIG3）を出力する。ここで、オンオフ制御信号（CS）がＨレベルに立ち上がると、遅延制御部（25）は、駆動回路制御信号（SIG1）を直ちにＨレベルに立ち上げる。駆動回路制御信号（SIG1）がＨレベルになると、ゲート駆動回路（30）は、ゲート（G1）にオン電圧を印加する。これにより、デュアルゲート型スイッチング素子（11）のドレイン（D）・ソース（S1）間がオン状態になる。ただし、このタイミングでは、スイッチ回路（7）全体としてはオフ状態である。

その後、所定時間遅延して、遅延制御部（25）は駆動回路制御信号（SIG2）をＨレベルに立ち上げる。駆動回路制御信号（SIG2）がＨレベルになると、ゲート駆動回路（31）は、ゲート（G2）にオン電圧を印加する。これにより、デュアルゲート型スイッチング素子（11）のドレイン（D）・ソース（S2）間がオン状態になる。すなわち、スイッチ回路（7）全体としてもオン状態になる。

〈スイッチ回路（7）をオン状態からオフ状態にする場合〉
スイッチ回路（7）をオン状態からオフ状態にする場合には、オンオフ制御信号（CS）をＬレベルに立ち下げる。オンオフ制御信号（CS）がＬレベルになると、遅延制御部（25）は、駆動回路制御信号（SIG2）を直ちにＬレベルに立ち下げる。駆動回路制御信号（SIG2）がＬレベルになると、ゲート駆動回路（31）は、ゲート（G2）にオフ電圧を印加する。これにより、デュアルゲート型スイッチング素子（11）のドレイン（D）・ソース（S2）間がオフ状態になる。このタイミングで、スイッチ回路（7）全体としてもオフ状態となる。

その後、所定時間遅延して、遅延制御部（25）は駆動回路制御信号（SIG1）をＬレベルに立ち下げる。駆動回路制御信号（SIG1）がＬレベルになると、ゲート駆動回路（30）は、ゲート（G1）にオフ電圧を印加する。これにより、デュアルゲート型スイッチング素子（11）のドレイン（D）・ソース（S1）間もオフ状態になる。

（２）端子（T1）の電位が端子（T2）よりも低い場合
図９は、端子（T2）の方が端子（T1）よりも電圧が高い場合、すなわち、ドレイン（D）とソース（S2）の間に逆電圧が印加され、ドレイン（D）とソース（S1）の間に順方向電圧が印加されている場合の遅延制御部（25）の動作を示すタイミングチャートである。ドレイン（D）とソース（S1）の間に逆電圧が印加されている場合には、図９に示すように、極性判別部（21）は、Ｌレベルの極性判定信号（SIG3）を出力する。

〈スイッチ回路（7）をオフ状態からオン状態にする場合〉
ここで、オンオフ制御信号（CS）をＨレベルに立ち上げると、遅延制御部（25）は、駆動回路制御信号（SIG2）を直ちにＨレベルに立ち上げる。駆動回路制御信号（SIG2）がＨレベルになると、ゲート駆動回路（31）は、ゲート（G2）にオン電圧を印加する。これにより、デュアルゲート型スイッチング素子（11）のドレイン（D）・ソース（S2）間がオン状態になる。ただし、このタイミングでは、スイッチ回路（7）全体としてはオフ状態である。

その後、所定時間遅延して、遅延制御部（25）は駆動回路制御信号（SIG1）をＨレベルに立ち上げる。駆動回路制御信号（SIG1）がＨレベルになると、ゲート駆動回路（30）は、ゲート（G1）にオン電圧を印加する。これにより、デュアルゲート型スイッチング素子（11）のドレイン（D）・ソース（S1）間がオン状態になる。すなわち、スイッチ回路（7）全体としてもオン状態になる。

〈スイッチ回路（7）をオン状態からオフ状態にする場合〉
スイッチ回路（7）をオン状態からオフ状態にする場合には、オンオフ制御信号（CS）をＬレベルに立ち下げる。オンオフ制御信号（CS）がＬレベルになると、遅延制御部（25）は、駆動回路制御信号（SIG1）を直ちにＬレベルに立ち下げる。駆動回路制御信号（SIG1）がＬレベルになると、ゲート駆動回路（30）は、ゲート（G1）にオフ電圧を印加する。これにより、デュアルゲート型スイッチング素子（11）のドレイン（D）・ソース（S1）間がオフ状態になる。このタイミングで、スイッチ回路（7）全体としてもオフ状態となる。

その後、所定時間遅延して、遅延制御部（25）は駆動回路制御信号（SIG2）をＬレベルに立ち下げる。駆動回路制御信号（SIG2）がＬレベルになると、ゲート駆動回路（31）は、ゲート（G2）にオフ電圧を印加する。これにより、デュアルゲート型スイッチング素子（11）のドレイン（D）・ソース（S2）間もオフ状態になる。

以上のように、本実施形態では、デュアルゲート型スイッチング素子（11）の耐圧が高い部分(順方向電圧が印加されているドレイン・ソースがある側)がオフ状態のときに、耐圧が低い部分(逆電圧が印加されているドレイン・ソースがある側)のオンオフ状態を切り替えるようにした。そのため、デュアルゲート型スイッチング素子（11）の耐圧が低い部分のみに逆電圧が印加されることがなく、逆電圧によるスイッチング素子の破損を防止することが可能になる。しかも、これには、スイッチング素子のサイズを増大させる必要がない。

《その他の実施形態》
〈１〉実施形態１では、端子（T1,T2）間に印加される電圧の極性に応じてデュアルゲート型スイッチング素子（11）を制御したが、このようなスイッチング素子は一般的にはある程度の逆電圧は印加可能なので、逆耐圧より小さな逆電圧の印加は許容して、ある閾値を超えた時点で、逆電圧となる側のゲートを、制御部によってオンに制御してもよい。このようにすることで、ノイズマージンを設けることが可能になる。

〈２〉スイッチ部（10）に使用するスイッチング素子は、上記のデュアルゲート型スイッチング素子（11）には限定されない。例えば、図１０に示すように、第１スイッチング素子（11a）と第２スイッチング素子（11b）を、直列接続してスイッチ部（10）を実現してもよい。この例では第１及び第２スイッチング素子（11a,11b）は何れも、ゲートを１つのみ備え、この１つのゲートによってオンオフ状態が制御されるスイッチング素子である。このスイッチング素子も、逆方向の耐圧は順方向の耐圧よりも低いのが一般的であるが、制御部（20）等の制御により、それぞれのスイッチング素子（11a,11b）のドレイン・ソース間に逆耐圧以上の電圧がかからないようにできる。すなわち、それぞれのスイッチング素子（11a,11b）の破損が防止される。第１及び第２スイッチング素子（11a,11b）で構成したスイッチ部（10）は、実施形態１、２、３の何れに対しても適用できる。なお、図１０のように第１及び第２スイッチング素子（11a,11b）をドレイン側で直列接続する代わりに、ソース側で直列接続してもよい。

〈３〉また、実施形態１、２のそれぞれで説明したゲートの制御は、一方向のみの電流を許容するいわゆる単方向スイッチに対して適用してもよい。

例えば、このゲートの制御を単方向スイッチに適用するには、１つのスイッチング素子でスイッチ部（10）を形成する。このスイッチング素子は、例えばドレインを端子（T1）に接続し、ソースを端子（T2）に接続する。また、ゲート駆動回路（30）を１つ設け、そのゲート駆動回路（30）でスイッチング素子のゲートを駆動する。そして、端子（T1,T2）間（すなわちスイッチング素子のドレイン・ソース間）に逆電圧が印加された場合に、制御部（20）等によって、ゲートをオンにする。このようにすることで、このスイッチング素子の破損を防止できる。つまり、この形態は、単方向スイッチの安全機構としても適用できる。

〈４〉なお、上記の各実施形態で説明した、それぞれの信号のレベル（Ｈレベル、Ｌレベル）とその意味（例えばスイッチのオンオフ）との関係は例示であり、上記の例に限定されない。同様に、ＯＲ回路やＮＯＴ回路等の論理回路の組み合わせも例示であり、所望の制御信号を出力できれば上記の例に限定されない。

本発明は、制御信号に応じてオンオフ状態が切り替わるスイッチ回路として有用である。

本発明の実施形態１に係るスイッチ回路（5）を用いたマトリクスコンバータ回路（1）の構成を示すブロック図である。 スイッチ回路（5）の構成を示すブロック図である。 デュアルゲート型スイッチング素子（11）の構造を模式的に示す図である。 デュアルゲート型スイッチング素子（11）の等価回路を示す図である。 制御部（20）が行う各ゲート（G1,G2）のオンオフ制御を説明する図である。 本発明の実施形態２に係るスイッチ回路（6）の構成を示すブロック図である。 本発明の実施形態３に係るスイッチ回路（7）の構成を示すブロック図である。 ドレイン（D）・ソース（S1）側に逆電圧が印加されている場合の遅延制御部（25）の動作を示すタイミングチャートである。 ドレイン（D）・ソース（S2）側に逆電圧が印加されている場合の遅延制御部（25）の動作を示すタイミングチャートである。 スイッチング素子を２つ用いたスイッチ部（10）を示す図である。

５，６，７ スイッチ回路
１０ スイッチ部
１１ デュアルゲート型スイッチング素子（スイッチング素子）
１１ａ 第１スイッチング素子
１１ｂ 第２スイッチング素子
２０，４０ 制御部
２１，４１ 極性判別部
ＣＳ オンオフ制御信号
Ｔ１，Ｔ２ 端子

Claims (6)

1. オンオフ制御信号（CS）に応じて２つの端子（T1,T2）間のオンオフ状態が切り替わるスイッチ回路であって、
   ゲート（G1,G2）とソース（S1,S2）をそれぞれ２つずつ有しドレイン（D）を共有して同一基板上に形成されたデュアルゲート型スイッチング素子（11）、又はそれぞれがゲート（G1,G2）を有して直列接続された２つのスイッチング素子（11a,11b）を有したスイッチ部（10）と、
   前記端子（T1,T2）間をオフ状態からオン状態に切り替える場合には、２つのドレイン（D）・ソース（S1,S2）のうち、逆電圧が印加されている側のドレイン（D）・ソース（S1,S2）に対応したゲート（G1,G2）を、もう一方のゲート（G1,G2）よりも先にオン状態にし、前記端子（T1,T2）間をオン状態からオフ状態に切り替える場合には、逆電圧が印加されている側のソース（S1,S2）に対応したゲート（G1,G2）を、もう一方のゲート（G1,G2）よりも遅れてオフ状態にする制御部（50）と、
   を備えたことを特徴とするスイッチ回路。
2. 請求項１のスイッチ回路において、
   前記制御部（50）は、前記スイッチング素子（11,11a,11b）のドレイン・ソース間に逆電圧が印加されるか否かを、前記端子（T1,T2）間に印加される電圧値により判別する極性判別部（21）を備えていることを特徴とするスイッチ回路。
3. オンオフ制御信号（CS）に応じて２つの端子（T1,T2）間のオンオフ状態が切り替わるスイッチ回路であって、
   前記端子（T1,T2）間に接続されたスイッチング素子（11）を有したスイッチ部（10）と、
   前記スイッチング素子（11）のゲートをオフ状態にすることによって該スイッチング素子（11）のドレイン・ソース間に所定以上の逆電圧（０Ｖを含む）が印加されることとなる場合には、前記オンオフ制御信号（CS）にかかわらず該ゲートをオン状態にする制御部（20）と、
   を備えたことを特徴とするスイッチ回路。
4. 請求項３のスイッチ回路において、
   前記スイッチ部（10）は、前記スイッチング素子（11）として、ゲート（G1,G2）とソース（S1,S2）をそれぞれ２つずつ有しドレイン（D）を共有して同一基板上に形成されたデュアルゲート型スイッチング素子（11）、又はそれぞれがゲート（G1,G2）を有して直列接続された２つのスイッチング素子（11a,11b）を有し、
   前記制御部（20）は、オフ状態に切り替える前記オンオフ制御信号（CS）が入力された場合には、前記スイッチ部（10）における２つのゲート（G1,G2）のうち、オフ状態にすると前記所定以上の逆電圧が印加されることとなるドレイン・ソースに対応する方のゲートをオン状態に制御し、他方のゲートをオフ状態に制御することを特徴とするスイッチ回路。
5. 請求項３又は請求項４のスイッチ回路において、
   前記制御部（20）は、前記スイッチング素子（11）のドレイン・ソース間に前記所定以上の逆電圧が印加されるか否かを、前記端子（T1,T2）間に印加される電圧値により判別する極性判別部（21）を備えていることを特徴とするスイッチ回路。
6. 請求項１から請求項５のうちの何れか１つのスイッチ回路において、
   前記スイッチング素子（11,11a,11b）は、
   接合型電界効果トランジスタ、
   静電誘導トランジスタ、
   金属半導体電界効果型トランジスタ、
   ヘテロ接合電界効果トランジスタ、及び
   高電子移動度トランジスタのうちの何れかであることを特徴とするスイッチ回路。

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