WO2023157569A1 - 駆動回路、トランジスタ駆動システム、およびトランジスタモジュール - Google Patents

駆動回路、トランジスタ駆動システム、およびトランジスタモジュール Download PDF

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WO2023157569A1
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transistor
gate
transistors
driven
low
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タン ニャット ホアン
匡司 林口
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ローム株式会社
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors

Definitions

  • the present disclosure relates to drive circuits.
  • MOS transistors MOSFETs (metal-oxide-semiconductor field-effect transistors)
  • MOSFETs metal-oxide-semiconductor field-effect transistors
  • Vgs voltage between gate and source
  • Ids drain current
  • An object of the present disclosure is to provide a drive circuit capable of suppressing oscillation when driving target transistors connected in parallel.
  • a drive circuit is a drive circuit capable of driving a plurality of transistors to be driven connected in parallel, and is provided in a one-to-one correspondence with each of the transistors to be driven.
  • a plurality of gate drivers capable of driving the gates are provided.
  • FIG. 1 is a diagram showing the configuration of a transistor drive system according to the first embodiment of the present disclosure.
  • FIG. 2 is a diagram showing the configuration of a transistor drive system according to the second embodiment of the present disclosure.
  • FIG. 3 is a diagram showing the configuration of a transistor module according to a third embodiment of the present disclosure;
  • FIG. 4 is a diagram showing the configuration of a transistor drive system according to the fourth embodiment of the present disclosure.
  • FIG. 5 is a diagram showing the configuration of a transistor drive system according to the fifth embodiment of the present disclosure.
  • FIG. 6 is a diagram showing the configuration of a transistor drive system according to a reference example.
  • FIG. 7 is a diagram schematically showing a generalized configuration in which MOS transistors are employed in the buffer circuit configured according to the fifth embodiment.
  • FIG. 8 is a diagram showing the configuration of a transistor drive system according to the sixth embodiment of the present disclosure.
  • FIG. 9 is a diagram illustrating a configuration of a half bridge according to a comparative example;
  • FIG. 10 is a diagram showing the configuration of a transistor drive system according to a comparative example.
  • FIG. 9 is a diagram illustrating a configuration of a half bridge according to a comparative example.
  • the half bridge shown in FIG. 9 is composed of a high-side transistor QH (upper arm) and a low-side transistor QL (lower arm), which are transistors to be driven.
  • each of the high-side transistor QH and the low-side transistor QL is configured by connecting a plurality of MOSFETs in parallel.
  • the high-side transistor QH and low-side transistor QL are composed of NMOS transistors (N-channel MOSFETs).
  • a half bridge is configured by connecting a high-side transistor QH and a low-side transistor QL in series. More specifically, the drain of the high side transistor QH is connected to the positive terminal Tp.
  • the source of high side transistor QH is connected to the drain of low side transistor QL at node Nsw.
  • a source of the low-side transistor QL is connected to the negative terminal Tn.
  • the high-side transistor QH and low-side transistor QL are composed of MOSFETs using, for example, SiC (silicon carbide), GaN (gallium nitride), or Si (silicon) as semiconductor materials.
  • the high-side transistor QH and the low-side transistor QL may be composed of IGBTs (Insulated Gate Bipolar Transistors).
  • IGBTs Insulated Gate Bipolar Transistors
  • the drain of the high-side transistor QH is connected to the drain sense terminal Tds.
  • a gate of the high-side transistor QH is connected to the gate terminal Tg1.
  • the source of the high side transistor QH is connected to the source sense terminal Tss1.
  • Node Nsw is connected to output terminal Tout.
  • a gate of the low-side transistor QL is connected to the gate terminal Tg2.
  • a source of the low-side transistor QL is connected to the source sense terminal Tss2.
  • the half bridge shown in FIG. 9 is more specifically configured as a transistor module 100 as shown in FIG.
  • the transistor module 100 is a multi-chip module configured by connecting high-side transistors QH1, QH2, and QH3 configured as chips in parallel and sealing them with a sealing material (resin or the like).
  • the transistor module 100 also includes external terminals for establishing electrical connection with the outside, including a positive terminal Tp, a negative terminal Tn, a drain sense terminal Tds, gate terminals Tg1 and Tg2, source sense terminals Tss1 and Tss2, and an output terminal Tp. It has a terminal Tout.
  • the external terminals are configured as lead frames, for example.
  • the transistor module 100 shown in FIG. 10 only the configuration of the high side is shown, and the illustration of the configuration of the low side is omitted for the sake of convenience.
  • the transistor module 100 has three low-side transistors connected in parallel, and gate terminals and source sense terminals provided corresponding to the low-side transistors.
  • the configuration of the high side will be representatively described.
  • the high-side transistors QH1 to QH3 and external terminals are connected by wire bonding, and the wires used for connection are, for example, Au wires or Cu wires.
  • the drains of the high-side transistors QH1 to QH3 are commonly connected to the positive terminal Tp by a wire.
  • Each gate of the high side transistors QH1 to QH3 is commonly connected to the gate terminal Tg1 by a wire.
  • Each source of the high-side transistors QH1 to QH3 is commonly connected to the source sense terminal Tss1 by a wire.
  • Each source of the high-side transistors QH1 to QH3 is commonly connected to the output terminal Tout by a wire.
  • parasitic inductances Lg1, Lg2, and Lg3 are formed between the gates and the gate terminal Tg1. be.
  • parasitic inductances Lss1, Lss2 and Lss3 are formed between the sources and the source sense terminal Tss1. The influence of such parasitic inductance will be described later.
  • FIG. 10 also shows a gate driver 105 for driving the gates of the high-side transistors QH1-QH3 in the transistor module 100.
  • the gate driver 105 is arranged outside the transistor module 100 .
  • the output terminal of the gate driver 105 is connected to the gate terminal Tg1 via the gate resistor Rg.
  • a gate resistor Rg is provided to adjust the charging and discharging currents to the gate.
  • the gate driver 105 operates between the power supply voltage VCC and the negative voltage VEE.
  • the source sense terminal Tss1 is connected to the application terminal of the negative voltage VEE.
  • the gate driver 105 When the high-side transistors QH1 to QH3 are turned on (switched from an off state to an on state), the gate driver 105 outputs a gate signal G1 with the power supply voltage VCC. The gate driver 105 outputs a gate signal G1 with a negative voltage VEE when turning off the high-side transistors QH1 to QH3 (switching from an on state to an off state).
  • parasitic inductances Lg1 and Lg2 are formed between the gates of the high side transistors QH1 and QH2, and parasitic inductances Lss1 and Lss2 are formed between the sources of the high side transistors QH1 and QH2.
  • the loop 100A becomes a resonant path, and Vgs of the high side transistors QH1 and QH2 may oscillate.
  • oscillation may occur in Vds and Ids of the high-side transistors QH1 and QH2. Due to such an oscillation phenomenon, there is a possibility that the ratings of the high side transistors QH1 and QH2 are exceeded. It should be noted that oscillation due to a loop passing through the high side transistors QH2 and QH3 and a loop passing through the high side transistors QH1 and QH3 may also occur in the same manner as described above.
  • FIG. 1 is a diagram showing the configuration of a transistor drive system 4 according to the first embodiment of the present disclosure. It is configured by mounting a transistor module 1, a gate driver chip 2, gate resistors Rg1 to Rg3, high side diodes DH1 to DH3, and low side diodes DL1 to DL3 on a substrate 3.
  • FIG. 1 is a diagram showing the configuration of a transistor drive system 4 according to the first embodiment of the present disclosure. It is configured by mounting a transistor module 1, a gate driver chip 2, gate resistors Rg1 to Rg3, high side diodes DH1 to DH3, and low side diodes DL1 to DL3 on a substrate 3.
  • FIG. 1 is a diagram showing the configuration of a transistor drive system 4 according to the first embodiment of the present disclosure. It is configured by mounting a transistor module 1, a gate driver chip 2, gate resistors Rg1 to Rg3, high side diodes DH1 to DH3, and low side diodes DL1 to DL3 on a
  • the transistor module 1 has parallel-connected high-side transistors QH1-QH3 and parallel-connected low-side transistors QL1-QL3. Note that the number of each of the high-side transistor and the low-side transistor is not limited to three, and may be an arbitrary plural number. This also applies to embodiments other than the first embodiment.
  • the high-side transistors QH1-QH3 and the low-side transistors QL1-QL3 are each composed of an NMOS transistor.
  • High side transistors QH1 to QH3 and low side transistors QL1 to QL3, each of which is a chip, are sealed with a sealing material (resin or the like) and packaged to form a transistor module 1 as a multi-chip module.
  • the transistor module 1 includes, as external terminals for establishing electrical connection with the outside, a positive terminal Tp, a negative terminal Tn, an output terminal Tout, a drain sense terminal Tds, gate terminals Tg1 to Tg6, and a source sense terminal Tss1. ⁇ Tss6.
  • the external terminals are, for example, lead frames.
  • the high-side transistors QH1-QH3 and low-side transistors QL1-QL3 and external terminals are connected by wire bonding, and the wires used for connection are, for example, Au wires or Cu wires.
  • the drains of the high side transistors QH1 to QH3 are commonly connected to the positive terminal Tp.
  • Gates of high-side transistors QH1-QH3 are connected to gate terminals Tg1-Tg3, respectively.
  • the sources of high-side transistors QH1-QH3 are connected to source sense terminals Tss1-Tss3, respectively.
  • Each source of the high-side transistors QH1 to QH3 is commonly connected to the output terminal Tout.
  • the drains of the low-side transistors QL1 to QL3 are commonly connected to the output terminal Tout.
  • the gates of low-side transistors QL1-QL3 are connected to gate terminals Tg4-Tg6, respectively.
  • the sources of low-side transistors QL1-QL3 are connected to source sense terminals Tss4-Tss6, respectively.
  • Each source of the low-side transistors QL1 to QL3 is commonly connected to the negative terminal Tn.
  • the gate driver chip 2 is arranged outside the transistor module 1 .
  • the gate driver chip 2 is configured by integrating gate drivers 21 to 23 into one chip. That is, the gate driver chip 2 is a multi-output chip.
  • the gate driver chip 2 is modularized and mounted on the substrate 3 .
  • the gate driver chip 2 corresponds to a drive circuit Dr1 having gate drivers 21-23.
  • a gate driver 21 is provided for driving the gate of the high-side transistor QH1.
  • a gate driver 22 is provided for driving the gate of the high-side transistor QH2.
  • a gate driver 23 is provided for driving the gate of the high-side transistor QH3. That is, the gate drivers 21 to 23 are gate driving units provided one-to-one for each of the plurality of high-side transistors QH1 to QH3.
  • the output terminals of the gate drivers 21-23 are connected to the gate terminals Tg1-Tg3 via the gate resistors Rg1-Rg3, respectively.
  • High side diodes DH1 to DH3 are connected between the gate resistors Rg1 to Rg3 and the application terminal of the power supply voltage VCC, respectively.
  • Low-side diodes DL1 to DL3 are respectively connected between the gate resistors Rg1 to Rg3 and the application terminal of the negative voltage VEE.
  • the source sense terminals Tss1 to Tss3 are each connected to the application terminal of the negative voltage VEE.
  • Each of the gate drivers 21-23 operates between the power supply voltage VCC and the negative voltage VEE.
  • the gate drivers 21 to 23 respectively output gate signals G1 to G3 with the power supply voltage VCC when turning on the high side transistors QH1 to QH3.
  • the gate drivers 21 to 23 respectively output gate signals G1 to G3 with a negative voltage VEE when turning off the high side transistors QH1 to QH3.
  • the gate drivers 21 to 23 can output the Miller clamp signals MC1 to MC3 to the gate terminals Tg1 to Tg3, respectively.
  • the Miller clamp signals MC1-MC3 are set to the negative voltage VEE, thereby making it possible to extract charges from the gates of the high-side transistors QH1-QH3.
  • the gate voltages of the high-side transistors QH1 to QH3 rise, and the occurrence of a phenomenon (erroneous turn-on) in which the high-side transistors QH1 to QH3 are erroneously turned on can be suppressed.
  • the gates of the high-side transistors QH1-QH3 are connected to the gate terminals Tg1-Tg3 by wires, respectively. is formed. Further, as shown in FIG. 1, the sources of the high-side transistors QH1 to QH3 are respectively connected to the source terminals Tss1 to Tss3 by wires, so that the parasitic inductance Lss1 ⁇ Lss3 is formed.
  • the gate terminals Tg1-Tg3 and the source sense terminals Tss1-Tss3 are provided individually corresponding to the high side transistors QH1-QH3. Therefore, a loop (loop 100A, etc.) passing through the high-side transistor and the parasitic inductance in the comparative example (FIG. 10) described above is not formed inside the transistor module 1 .
  • the high-side transistors QH1-QH3 are driven one-to-one by the gate drivers 21-23 and turned on, the occurrence of oscillation of Vgs (and thus Vds and Ids) of the high-side transistors QH1-QH3 is suppressed. can do. It should be noted that such an effect of the present embodiment also applies to the low-side transistors QL1 to QL3.
  • FIG. 2 is a diagram showing the configuration of a transistor drive system 41 according to the second embodiment of the present disclosure.
  • the difference between the transistor driving system 41 according to this embodiment and the first embodiment (FIG. 1) described above is that the gate drivers 21 to 23 are not integrated in one chip, but are separated into individual gate driver chips 2A to 23. It is integrated into 2C. That is, each of the gate driver chips 2A to 2C is a one-output chip.
  • the gate driver chips 2A to 2C may be modularized into one module, or may be modularized into individual modules.
  • a driving circuit Dr2 is composed of the gate driver chips 2A to 2C.
  • integrating the gate drivers 21 to 23 into one gate driver chip 2 as in the first embodiment facilitates simultaneous turn-on/turn-off of the high-side transistors QH1 to QH3 by the gate signals G1 to G3.
  • FIG. 3 is a diagram showing the configuration of a transistor module 11 according to the third embodiment of the present disclosure.
  • the gate driver chip 2 that is, the gate drivers 21-23
  • the gate resistors Rg1-Rg3 the high-side transistors
  • the side diodes DH1 to DH3 and the low side diodes DL1 to DL3 are sealed with a sealing material to form one transistor module 11.
  • FIG. The transistor module 11 is a multichip module.
  • a low-side configuration (gate driver, etc.) (not shown) is also modularized into the transistor module 11 .
  • FIG. 4 is a diagram showing the configuration of a transistor drive system 42 according to the fourth embodiment of the present disclosure. Note that FIG. 4 shows only the configuration on the high side, and the configuration on the high side will be representatively described here.
  • the transistor module 1X As shown in FIG. 4, in the transistor driving system 42, the transistor module 1X, amplifiers AP1 to AP3, and MCU (microcontroller unit) 5 are mounted on the substrate 3.
  • the transistor module 1X in addition to the high-side transistors QH1-QH3, sense resistors Rs1-Rs3 (detection units) for detecting the currents I1-I3 respectively flowing through the high-side transistors QH1-QH3 are modularized.
  • the sense resistors Rs1-Rs3 are connected between the sources of the high-side transistors QH1-QH3 and the output terminal Tout, respectively.
  • One input terminals of the amplifiers AP1-AP3 are connected to the source sense terminals Tss1-Tss3, respectively.
  • the other input terminals of the amplifiers AP1 to AP3 are all connected to the output terminal Tout.
  • the currents I1 to I3 flowing through the high-side transistors QH1 to QH3 are current-voltage converted by the sense resistors Rs1 to Rs3, respectively.
  • Amplifiers AP1-AP3 amplify voltage signals generated in sense resistors Rs1-Rs3, respectively.
  • the voltage signal after amplification is signal-processed by MCU5.
  • the MCU 5 controls the gate drivers 21 to 23 (the gate drivers 22 and 23 are omitted in FIG. 4).
  • the MCU 5 monitors the values of the currents I1 to I3 based on the amplified voltage signals output from the amplifiers AP1 to AP3.
  • the MCU 5 controls the gate drivers 21 to 23 to match the values of the currents I1 to I3 based on the results of monitoring the current values.
  • the gate signals G1-G3 output from the gate drivers 21-23 are controlled, and the on-resistances of the high-side transistors QH1-QH3 are adjusted.
  • Such control is realized by providing gate drivers 21 to 23 in a one-to-one correspondence with each of the high side transistors QH1 to QH3.
  • FIG. 5 is a diagram showing the configuration of a transistor drive system 8 according to the fifth embodiment of the present disclosure.
  • a transistor drive system 8 shown in FIG. implemented and configured in Note that FIG. 5 shows only the configuration of the high side, and the configuration of the high side will be representatively described here.
  • the buffer circuits 71-73 are provided for driving the gates of the high-side transistors QH1-QH3, respectively. Since buffer circuits 71 to 73 have the same configuration, the configuration of buffer circuit 71 will be described here as a representative.
  • the buffer circuit 71 has a high side bipolar transistor BH, a low side bipolar transistor BL, and resistors R1 to R4.
  • the high side bipolar transistor BH is composed of an NPN transistor.
  • the low side bipolar transistor BL is composed of a PNP transistor.
  • resistor R1 One end of the resistor R1 is connected to the output end of the gate driver 6.
  • the other end of resistor R1 is connected to the base of high side bipolar transistor BH.
  • the collector of the high side bipolar transistor BH is connected to the application terminal of the power supply voltage VCC.
  • the other end of resistor R1 is connected to one end of resistor R2.
  • the other end of resistor R2 is connected to the emitter of high side bipolar transistor BH.
  • the emitter of the high-side bipolar transistor BH is connected to the gate terminal Tg1 via the ON resistor Ron1.
  • resistor R3 One end of the resistor R3 is connected to the output end of the gate driver 6.
  • the other end of resistor R3 is connected to the base of low-side bipolar transistor BL.
  • the collector of the low-side bipolar transistor BL is connected to the application terminal of the negative voltage VEE.
  • the other end of resistor R3 is connected to one end of resistor R4.
  • the other end of resistor R4 is connected to the emitter of low side bipolar transistor BL.
  • the emitter of the low side bipolar transistor BL is connected to the gate terminal Tg1 via the off resistor Roff1.
  • the gate driver 6 operates between the power supply voltage VCC and the negative voltage VEE.
  • the gate driver 6 When turning on the high-side transistor QH1, the gate driver 6 outputs the gate signal G6 with the power supply voltage VCC.
  • the high-side bipolar transistor BH is turned on, and a current is supplied from the power supply voltage VCC application terminal to the collector-emitter of the high-side bipolar transistor BH and to the gate of the high-side transistor QH1 via the ON resistor Ron1. , the gate is charged.
  • the low-side bipolar transistor BL is turned off.
  • the gate driver 6 When turning off the high-side transistor QH1, the gate driver 6 outputs a gate signal G6 with a negative voltage VEE. As a result, the low-side bipolar transistor BL is turned on, and a current flows from the gate of the high-side transistor QH1 to the terminal to which the negative voltage VEE is applied through the OFF resistor Roff1 and between the emitter and collector of the low-side bipolar transistor BL. The gate of QH1 is discharged. At this time, the high side bipolar transistor BH is turned off.
  • charging and discharging of the gates of the high-side transistors QH2 and QH3 are performed via buffer circuits 72 and 73, ON resistors Ron2 and Ron3, and OFF resistors Roff2 and Roff3.
  • one gate driver 6 is provided for a plurality of high side transistors QH1 to QH3 connected in parallel, and the buffer circuits 71 to 73 (gate driver) is provided.
  • Gate driver 6 and buffer circuits 71-73 constitute driving circuit Dr3.
  • the transistor module 1 is provided with individual gate terminals Tg1-Tg3 and individual source sense terminals Tss1-Tss3 corresponding to the high-side transistors QH1-QH3. No loops such as loop 100A (FIG. 10) through the inductance are formed. Therefore, when the high side transistors QH1 to QH3 are turned on, it is possible to suppress oscillation such as Vgs of the high side transistors QH1 to QH3.
  • each of the buffer circuits 71 to 73 since the buffer circuits 71 to 73, the ON resistors Ron1 to Ron3, and the OFF resistors Roff1 to Roff3 are mounted on the substrate 3 outside the transistor module 1, each of the buffer circuits 71 to 73 includes The degree of freedom in setting the elements, on-resistors Ron1 to Ron3, and off-resistors Roff1 to Roff3 is improved.
  • the gate driver 6 can apply the Miller clamp signal MC6 to the gate terminals Tg1 to Tg3. As a result, erroneous turn-on of the high-side transistors QH1 to QH3 can be suppressed.
  • FIG. 6 is a diagram showing the configuration of the transistor driving system according to the reference example.
  • one buffer circuit 70 is provided for n high-side transistors QHn connected in parallel. That is, the emitter of the high-side bipolar transistor BH in the buffer circuit 70 is connected to each gate of n high-side transistors QHn via the on-resistor Ron, and the emitter of the low-side bipolar transistor BL in the buffer circuit 70 is connected to the gates of the n high-side transistors QHn for turning off. It is connected to each gate of n high-side transistors QHn via a resistor Roff.
  • the configuration according to the fifth embodiment requires as many buffer circuits as the number of high-side transistors QH (three in the example of FIG. 5). The number of circuits required is small. However, in the configuration according to the reference example, one high-side bipolar transistor BH and one low-side bipolar transistor BL must pass current to charge and discharge the gates of the n high-side transistors QHn, and the high-current capability is not possible. A bipolar transistor is required. As a result, the bipolar transistor becomes large in size and expensive. On the other hand, in the configuration according to the fifth embodiment, the current flowing through one bipolar transistor is 1/n of that in the reference example, and the bipolar transistor can be a low-power transistor. Therefore, the bipolar transistor can be made small in size and inexpensive.
  • FIG. 7 is a diagram schematically showing a generalized configuration in which MOS transistors are employed in the buffer circuit configured according to the fifth embodiment.
  • the buffer circuit BFn is composed of a PMOS transistor PM and an NMOS transistor NM. Since the current flowing through the PMOS transistor PM and the NMOS transistor NM is small, it is possible to use MOS transistors that are susceptible to noise in the buffer circuit. Therefore, the power consumption of the entire circuit can be reduced.
  • FIG. 8 is a diagram showing the configuration of a transistor drive system 81 according to the sixth embodiment of the present disclosure.
  • the buffer circuits 71 to 73, the ON resistors Ron1 to Ron3, and the OFF resistors Roff1 to Roff3 are sealed. It is modularized as a transistor module 12 by sealing with a material.
  • the buffer circuits 71 to 73 may be integrated on individual chips or may be integrated on one chip.
  • the transistor module 12 has a first input terminal Tin1 and a second input terminal Tin2 as external terminals, in addition to the positive terminal Tp, the drain sense terminal Tds, and the output terminal Tout.
  • Each input end of the buffer circuits 71 to 73 (one end of the resistors R1 and R3) is commonly connected to the first input terminal Tin1.
  • the output terminal for outputting the gate signal G6 of the gate driver 6 arranged outside the transistor module 12 is connected to the first input terminal Tin1.
  • the gates of the high-side transistors QH1 to QH3 are commonly connected to the second input terminal Tin2.
  • An output end for outputting the Miller clamp signal MC6 of the gate driver 6 is connected to the second input terminal Tin2.
  • the number of external terminals of the transistor module 12 can be reduced compared to the transistor module 1 according to the fifth embodiment. Also, the wiring distances between the buffer circuits 71 to 73 and the gates of the high side transistors QH1 to QH3 can be shortened.
  • the buffer circuit described in the fifth embodiment may be applied to the first embodiment (FIG. 1) or the second embodiment (FIG. 2). That is, a buffer circuit may be provided outside the transistor module 1 and mounted on the substrate 3 for each of the gate drivers 21 to 23 on a one-to-one basis.
  • a buffer circuit may be applied to the third embodiment (FIG. 3). That is, in addition to the gate drivers 21 to 23, the transistor module 11 may be modularized with a buffer circuit provided for each of the gate drivers 21 to 23 on a one-to-one basis.
  • the drive circuit (Dr1, etc.) is a drive circuit capable of driving a plurality of drive target transistors (QH1 to QH3) connected in parallel, A plurality of gate driving units (21 to 23, etc.) are provided for each transistor and are capable of driving the gates of the transistors to be driven (first configuration, FIG. 1, etc.).
  • the plurality of gate driving units may be configured to be a plurality of gate drivers (21 to 23) capable of outputting gate signals (G1 to G3) as voltage signals. (Second configuration, FIG. 1, etc.).
  • the driving circuit (Dr1) may be configured as one multi-output chip (2) in which the plurality of gate drivers (21 to 23) are integrated (second 3, Fig. 1).
  • the driving circuit (Dr2) may have a plurality of 1-output chips (2A to 2C) in which the plurality of gate drivers (21 to 23) are individually integrated. (Fourth configuration, FIG. 2).
  • the driving circuit (Dr3) further includes a gate driver (6), and the plurality of gate driving units are paired for each of the driven transistors (QH1 to QH3). 1, wherein each of the plurality of buffer circuits charges and discharges the gate of the driven transistor based on a gate signal (G6) output from the common gate driver. (Fifth configuration, FIG. 5).
  • the buffer circuits (71-73) are high-side bipolar transistors connected between a supply voltage (VCC) application terminal and the gates of the driven transistors (QH1-QH3). (BH), and a low-side bipolar transistor (BL) connected between the application terminal of the low potential signal (VEE) and the gate of the driven transistor (sixth configuration, FIG. 5 ).
  • the buffer circuits (BF1 to BFn) are high-side MOS transistors (PM) connected between the power supply voltage application terminal and the gates of the driven transistors (QH1 to QHn). and a low-side MOS transistor (NM) connected between the low-potential signal application terminal and the gate of the transistor to be driven (seventh configuration, FIG. 7).
  • a transistor drive system (4, etc.) includes a drive circuit (Dr1, etc.) having any one of the first to seventh configurations;
  • the plurality of transistors to be driven (QH1 to QH3), the plurality of gate terminals (Tg1 to Tg3) individually connected to the gates of the plurality of transistors to be driven, and the sources of the plurality of transistors to be driven are individually connected.
  • a transistor module (1) having a plurality of source sense terminals (Tss1-Tss3) connected to and the driving circuit is provided on the substrate (3) outside the transistor module (eighth configuration, FIG. 1, etc.).
  • a transistor module (11) includes a driver circuit (Dr1, etc.) having the third or fourth configuration, and the plurality of transistors to be driven (QH1 to QH3). (9th configuration, FIG. 3).
  • the transistor module (11) includes a plurality of buffer circuits provided in a one-to-one correspondence with each of the plurality of gate drivers (21 to 23), Each of the plurality of buffer circuits may be configured to charge and discharge the gate of the driven transistor based on the gate signals output from the plurality of gate drivers (tenth configuration).
  • a transistor driving system (81) includes a driving circuit having any one of the fifth to seventh configurations, The plurality of driven transistors (QH1 to QH3), the plurality of buffer circuits (71 to 73), and the input terminals of the plurality of buffer circuits are connected in common and connected to the output terminal of the gate driver (6). and a transistor module (12) having an external terminal (Tin1) that is connected to the transistor (eleventh configuration, FIG. 8).
  • a transistor drive system (42) includes a drive circuit having any one of the second to fourth configurations, detection units (Rs1 to Rs3) configured to detect currents (I1 to I3) individually flowing through the plurality of driven transistors (QH1 to QH3); a control unit (5) configured to be capable of controlling the plurality of gate drivers (21 to 23) so as to match the currents based on the detection result of the detection unit (twelfth configuration, Fig. 4).
  • the present disclosure can be used, for example, for gate driving of various transistors such as MOS transistors.

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Abstract

駆動回路（Ｄｒ１）は、並列接続された複数の駆動対象トランジスタ（ＱＨ１～ＱＨ３）を駆動可能な駆動回路であって、前記駆動対象トランジスタの個々に対して１対１で設けられ、前記駆動対象トランジスタのゲートを駆動可能な複数のゲート駆動部（２１～２３）を備える。

Description

駆動回路、トランジスタ駆動システム、およびトランジスタモジュール
　本開示は、駆動回路に関する。
　従来、ＭＯＳトランジスタ（ＭＯＳＦＥＴ（metal-oxide-semiconductor  field-effect  transistor））を並列接続してパッケージ化したマルチチップモジュールが知られている（例えば、特許文献１）。
国際公開第２０１８／０４３５３５号
　上記のようなマルチチップモジュールにおけるＭＯＳトランジスタを駆動する場合、ターンオン時にＭＯＳトランジスタのＶｇｓ（ゲート・ソース間電圧）の発振が発生する場合があった。また、Ｖｇｓの発振に伴い、Ｖｄｓ（ドレイン・ソース間電圧）およびＩｄｓ（ドレイン電流）に発振が生じる場合があった。これにより、ＭＯＳトランジスタの定格超えの課題が生じていた。
　本開示は、並列接続された駆動対象トランジスタの駆動時に発振を抑制することが可能となる駆動回路を提供することを目的とする。
　例えば、本開示に係る駆動回路は、並列接続された複数の駆動対象トランジスタを駆動可能な駆動回路であって、前記駆動対象トランジスタの個々に対して１対１で設けられ、前記駆動対象トランジスタのゲートを駆動可能な複数のゲート駆動部を備える。
　本開示によれば、並列接続された駆動対象トランジスタの駆動時に発振を抑制することが可能となる。
図１は、本開示の第１実施形態に係るトランジスタ駆動システムの構成を示す図である。 図２は、本開示の第２実施形態に係るトランジスタ駆動システムの構成を示す図である。 図３は、本開示の第３実施形態に係るトランジスタモジュールの構成を示す図である。 図４は、本開示の第４実施形態に係るトランジスタ駆動システムの構成を示す図である。 図５は、本開示の第５実施形態に係るトランジスタ駆動システムの構成を示す図である。 図６は、参考例に係るトランジスタ駆動システムの構成を示す図である。 図７は、第５実施形態に係る構成のバッファ回路にＭＯＳトランジスタを採用した場合を一般化した構成を概略的に示す図である。 図８は、本開示の第６実施形態に係るトランジスタ駆動システムの構成を示す図である。 図９は、比較例に係るハーフブリッジの構成を示す図である。 図１０は、比較例に係るトランジスタ駆動システムの構成を示す図である。
　以下に本開示の例示的な実施形態について図面を参照して説明する。
＜１．課題について＞
　ここでは、本開示の実施形態について説明する前に、対比するための比較例に係る構成における課題について説明する。図９は、比較例に係るハーフブリッジの構成を示す図である。図９に示すハーフブリッジは、駆動対象トランジスタであるハイサイドトランジスタＱＨ（上アーム）およびローサイドトランジスタＱＬ（下アーム）から構成される。なお、後述するように、ハイサイドトランジスタＱＨおよびローサイドＱＬは、それぞれ複数のＭＯＳＦＥＴが並列接続されて構成される。
　ハイサイドトランジスタＱＨおよびローサイドトランジスタＱＬは、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳＦＥＴ）により構成される。ハーフブリッジは、ハイサイドトランジスタＱＨとローサイドトランジスタＱＬを直列に接続して構成される。より具体的には、ハイサイドトランジスタＱＨのドレインは、正極端子Ｔｐに接続される。ハイサイドトランジスタＱＨのソースは、ローサイドトランジスタＱＬのドレインにノードＮｓｗにおいて接続される。ローサイドトランジスタＱＬのソースは、負極端子Ｔｎに接続される。
　ハイサイドトランジスタＱＨおよびローサイドトランジスタＱＬは、例えば、ＳｉＣ（炭化ケイ素）、ＧａＮ（窒化ガリウム）、またはＳｉ（ケイ素）などを半導体材料として用いるＭＯＳＦＥＴにより構成される。または、ハイサイドトランジスタＱＨおよびローサイドトランジスタＱＬは、ＩＧＢＴ（Insulated  Gate  Bipolar　Transistor）により構成されてもよい。ハイサイドトランジスタＱＨおよびローサイドトランジスタＱＬがＩＧＢＴである場合、ハイサイドトランジスタＱＨのコレクタは、正極端子Ｔｐの印加端に接続され、ローサイドトランジスタＱＬのエミッタは、負極端子Ｔｎに接続される。
　また、図９に示すように、ハイサイドトランジスタＱＨのドレインは、ドレインセンス端子Ｔｄｓに接続される。ハイサイドトランジスタＱＨのゲートは、ゲート端子Ｔｇ１に接続される。ハイサイドトランジスタＱＨのソースは、ソースセンス端子Ｔｓｓ１に接続される。ノードＮｓｗは、出力端子Ｔｏｕｔに接続される。ローサイドトランジスタＱＬのゲートは、ゲート端子Ｔｇ２に接続される。ローサイドトランジスタＱＬのソースは、ソースセンス端子Ｔｓｓ２に接続される。
　図９に示したハーフブリッジは、より具体的には図１０に示すようなトランジスタモジュール１００として構成される。トランジスタモジュール１００は、それぞれチップとして構成されるハイサイドトランジスタＱＨ１，ＱＨ２，ＱＨ３を並列接続し、封止材（樹脂等）により封止することで構成されるマルチチップモジュールである。また、トランジスタモジュール１００は、外部との電気的接続を確立するための外部端子として、正極端子Ｔｐ、負極端子Ｔｎ、ドレインセンス端子Ｔｄｓ、ゲート端子Ｔｇ１，Ｔｇ２、ソースセンス端子Ｔｓｓ１，Ｔｓｓ２、および出力端子Ｔｏｕｔを有する。上記外部端子は、例えばリードフレームとして構成される。
　なお、図１０に示すトランジスタモジュール１００では、ハイサイドの構成のみを示し、ローサイドの構成については便宜上、図示を省略している。実際には、トランジスタモジュール１００は、並列接続された３つのローサイドトランジスタと、ローサイドトランジスタに対応して設けられるゲート端子およびソースセンス端子を有している。ここでは、ハイサイドの構成について、代表的に説明する。なお、ハイサイドトランジスタＱＨ１～ＱＨ３と外部端子とはワイヤボンディングにより接続されており、接続に用いられるワイヤは、例えばＡｕワイヤまたはＣｕワイヤなどである。
　ハイサイドトランジスタＱＨ１～ＱＨ３の各ドレインは、正極端子Ｔｐにワイヤにより共通接続される。ハイサイドトランジスタＱＨ１～ＱＨ３の各ゲートは、ゲート端子Ｔｇ１にワイヤにより共通接続される。ハイサイドトランジスタＱＨ１～ＱＨ３の各ソースは、ソースセンス端子Ｔｓｓ１にワイヤにより共通接続される。ハイサイドトランジスタＱＨ１～ＱＨ３の各ソースは、出力端子Ｔｏｕｔにワイヤにより共通接続される。
　図１０に示すように、ハイサイドトランジスタＱＨ１～ＱＨ３の各ゲートとゲート端子Ｔｇ１とはワイヤにより接続されるため、上記各ゲートとゲート端子Ｔｇ１との間に寄生インダクタンスＬｇ１，Ｌｇ２，Ｌｇ３が形成される。また、ハイサイドトランジスタＱＨ１～ＱＨ３の各ソースとソースセンス端子Ｔｓｓ１とはワイヤにより接続されるため、上記各ソースとソースセンス端子Ｔｓｓ１との間に寄生インダクタンスＬｓｓ１，Ｌｓｓ２，Ｌｓｓ３が形成される。このような寄生インダクタンスによる影響については後述する。
　図１０には、トランジスタモジュール１００におけるハイサイドトランジスタＱＨ１～ＱＨ３のゲートを駆動するためのゲートドライバ１０５も図示される。ゲートドライバ１０５は、トランジスタモジュール１００の外部に配置される。ゲートドライバ１０５の出力端は、ゲート抵抗Ｒｇを介してゲート端子Ｔｇ１に接続される。ゲート抵抗Ｒｇは、ゲートに対する充電電流および放電電流を調整するために設けられる。ゲートドライバ１０５は、電源電圧ＶＣＣと負電圧ＶＥＥとの間で動作する。また、ソースセンス端子Ｔｓｓ１は、負電圧ＶＥＥの印加端に接続される。
　ゲートドライバ１０５は、ハイサイドトランジスタＱＨ１～ＱＨ３をターンオン（オフ状態からオン状態への切り替え）させる場合、電源電圧ＶＣＣとしたゲート信号Ｇ１を出力する。ゲートドライバ１０５は、ハイサイドトランジスタＱＨ１～ＱＨ３をターンオフ（オン状態からオフ状態への切り替え）させる場合、負電圧ＶＥＥとしたゲート信号Ｇ１を出力する。
　ここで、図１０に示すように、ハイサイドトランジスタＱＨ１，ＱＨ２のゲート間に寄生インダクタンスＬｇ１，Ｌｇ２が形成され、ハイサイドトランジスタＱＨ１，ＱＨ２のソース間に寄生インダクタンスＬｓｓ１，Ｌｓｓ２が形成される。これにより、Ｌｇ１、ＱＨ１、Ｌｓｓ１、Ｌｓｓ２、ＱＨ２、およびＬｇ２を順に通るループ１００Ａが形成される。ハイサイドトランジスタＱＨ１～ＱＨ３のターンオン時に上記ループ１００Ａが共振経路となり、ハイサイドトランジスタＱＨ１，ＱＨ２のＶｇｓに発振が発生する場合がある。また、Ｖｇｓの発振に伴い、ハイサイドトランジスタＱＨ１，ＱＨ２のＶｄｓおよびＩｄｓに発振が発生する場合がある。このような発振現象により、ハイサイドトランジスタＱＨ１，ＱＨ２の定格超えが生じる可能性がある。なお、ハイサイドトランジスタＱＨ２，ＱＨ３を通るループ、およびハイサイドトランジスタＱＨ１，ＱＨ３を通るループによる発振も上記と同様に生じる可能性がある。
＜２．第１実施形態＞
　上記のような課題を解決すべく、以下の実施形態が実施される。図１は、本開示の第１実施形態に係るトランジスタ駆動システム４の構成を示す図である。トランジスタモジュール１、ゲートドライバチップ２、ゲート抵抗Ｒｇ１～Ｒｇ３、ハイサイドダイオードＤＨ１～ＤＨ３、およびローサイドダイオードＤＬ１～ＤＬ３を基板３に実装して構成される。
　トランジスタモジュール１は、並列接続されたハイサイドトランジスタＱＨ１～ＱＨ３と、並列接続されたローサイドトランジスタＱＬ１～ＱＬ３と、を有する。なお、ハイサイドトランジスタおよびローサイドトランジスタの各個数は、３個に限ることはなく、任意の複数個であればよい。これは、第１実施形態以外の実施形態についても同様である。
　ハイサイドトランジスタＱＨ１～ＱＨ３およびローサイドトランジスタＱＬ１～ＱＬ３は、それぞれＮＭＯＳトランジスタにより構成される。それぞれチップであるハイサイドトランジスタＱＨ１～ＱＨ３およびローサイドトランジスタＱＬ１～ＱＬ３を封止材（樹脂等）により封止してパッケージ化することで、マルチチップモジュールとしてのトランジスタモジュール１が構成される。また、トランジスタモジュール１は、外部との電気的接続を確立するための外部端子として、正極端子Ｔｐ、負極端子Ｔｎ、出力端子Ｔｏｕｔ、ドレインセンス端子Ｔｄｓ、ゲート端子Ｔｇ１～Ｔｇ６、およびソースセンス端子Ｔｓｓ１～Ｔｓｓ６を有する。上記外部端子は、例えばリードフレームである。
　なお、ハイサイドトランジスタＱＨ１～ＱＨ３およびローサイドトランジスタＱＬ１～ＱＬ３と外部端子とはワイヤボンディングにより接続されており、接続に用いられるワイヤは、例えばＡｕワイヤまたはＣｕワイヤなどである。
　ハイサイドトランジスタＱＨ１～ＱＨ３の各ドレインは、正極端子Ｔｐに共通接続される。ハイサイドトランジスタＱＨ１～ＱＨ３のゲートはそれぞれ、ゲート端子Ｔｇ１～Ｔｇ３のそれぞれに接続される。ハイサイドトランジスタＱＨ１～ＱＨ３のソースはそれぞれ、ソースセンス端子Ｔｓｓ１～Ｔｓｓ３のそれぞれに接続される。ハイサイドトランジスタＱＨ１～ＱＨ３の各ソースは、出力端子Ｔｏｕｔに共通接続される。
　ローサイドトランジスタＱＬ１～ＱＬ３の各ドレインは、出力端子Ｔｏｕｔに共通接続される。ローサイドトランジスタＱＬ１～ＱＬ３のゲートはそれぞれ、ゲート端子Ｔｇ４～Ｔｇ６のそれぞれに接続される。ローサイドトランジスタＱＬ１～ＱＬ３のソースはそれぞれ、ソースセンス端子Ｔｓｓ４～Ｔｓｓ６のそれぞれに接続される。ローサイドトランジスタＱＬ１～ＱＬ３の各ソースは、負極端子Ｔｎに共通接続される。
　ゲートドライバチップ２は、トランジスタモジュール１の外部に配置される。ゲートドライバチップ２は、ゲートドライバ２１～２３を１つのチップに集積化して構成される。すなわち、ゲートドライバチップ２は、マルチ出力チップである。なお、ゲートドライバチップ２はモジュール化されて基板３に実装される。
　ゲートドライバチップ２は、ゲートドライバ２１～２３を有する駆動回路Ｄｒ１に相当する。
　ゲートドライバ２１は、ハイサイドトランジスタＱＨ１のゲート駆動用に設けられる。ゲートドライバ２２は、ハイサイドトランジスタＱＨ２のゲート駆動用に設けられる。ゲートドライバ２３は、ハイサイドトランジスタＱＨ３のゲート駆動用に設けられる。すなわち、ゲートドライバ２１～２３は、複数のハイサイドトランジスタＱＨ１～ＱＨ３の個々に対して１対１で設けられるゲート駆動部である。
　ゲートドライバ２１～２３の出力端はそれぞれ、ゲート抵抗Ｒｇ１～Ｒｇ３のそれぞれを介してゲート端子Ｔｇ１～Ｔｇ３のそれぞれに接続される。ゲート抵抗Ｒｇ１～Ｒｇ３のそれぞれと電源電圧ＶＣＣの印加端との間にはそれぞれ、ハイサイドダイオードＤＨ１～ＤＨ３が接続される。ゲート抵抗Ｒｇ１～Ｒｇ３のそれぞれと負電圧ＶＥＥの印加端との間にはそれぞれ、ローサイドダイオードＤＬ１～ＤＬ３が接続される。これにより、ハイサイドトランジスタＱＨ１～ＱＨ３のゲート電圧が電源電圧ＶＣＣを上回ろうとしてもＶＣＣにクランプされる。また、上記ゲート電圧が負電圧ＶＥＥを下回ろうとしてもＶＥＥにクランプされる。
　また、ソースセンス端子Ｔｓｓ１～Ｔｓｓ３はそれぞれ、負電圧ＶＥＥの印加端に接続される。
　ゲートドライバ２１～２３はそれぞれ、電源電圧ＶＣＣと負電圧ＶＥＥとの間で動作する。ゲートドライバ２１～２３はそれぞれ、ハイサイドトランジスタＱＨ１～ＱＨ３をターンオンさせる場合、電源電圧ＶＣＣとしたゲート信号Ｇ１～Ｇ３を出力する。ゲートドライバ２１～２３はそれぞれ、ハイサイドトランジスタＱＨ１～ＱＨ３をターンオフさせる場合、負電圧ＶＥＥとしたゲート信号Ｇ１～Ｇ３を出力する。
　また、ゲートドライバ２１～２３はそれぞれ、ミラークランプ信号ＭＣ１～ＭＣ３をゲート端子Ｔｇ１～Ｔｇ３に出力することが可能である。ハイサイドトランジスタＱＨ１～ＱＨ３がオフ状態のときにミラークランプ信号ＭＣ１～ＭＣ３を負電圧ＶＥＥとすることで、ハイサイドトランジスタＱＨ１～ＱＨ３のゲートから電荷を引き抜くことを可能とする。これにより、ハイサイドトランジスタＱＨ１～ＱＨ３のゲート電圧が上昇して、ハイサイドトランジスタＱＨ１～ＱＨ３が誤ってターンオンされる現象（誤オン）の発生を抑制することができる。
　なお、図１では、ゲート端子Ｔｇ４～Ｔｇ６およびソースセンス端子Ｔｓｓ４～Ｔｓｓ６の外部接続について便宜上、図示を省略しているが、ハイサイドトランジスタＱＨ１～ＱＨ３に対応したハイサイドの構成（ゲートドライバ２１～２３、ゲート抵抗Ｒｇ１～Ｒｇ３、ハイサイドダイオードＤＨ１、ローサイドダイオードＤＬ１～ＤＬ３）と同様に、ローサイドトランジスタＱＬ１～ＱＬ３に対応したローサイドの構成が設けられる。
　図１に図示するように、ハイサイドトランジスタＱＨ１～ＱＨ３のゲートはそれぞれ、ゲート端子Ｔｇ１～Ｔｇ３にワイヤにより接続されるため、上記ゲートとゲート端子Ｔｇ１～Ｔｇ３の間にそれぞれ、寄生インダクタンスＬｇ１～Ｌｇ３が形成される。また、図１に図示するように、ハイサイドトランジスタＱＨ１～ＱＨ３のソースはそれぞれ、ソース端子Ｔｓｓ１～Ｔｓｓ３にワイヤにより接続されるため、上記ソースとソース端子Ｔｓｓ１～Ｔｓｓ３の間にそれぞれ、寄生インダクタンスＬｓｓ１～Ｌｓｓ３が形成される。
　しかしながら、本実施形態では、ゲート端子Ｔｇ１～Ｔｇ３およびソースセンス端子Ｔｓｓ１～Ｔｓｓ３は、ハイサイドトランジスタＱＨ１～ＱＨ３の個々に対応して個別に設けている。従って、先述した比較例（図１０）におけるハイサイドトランジスタと寄生インダクタンスを通るループ（ループ１００Ａ等）がトランジスタモジュール１内部に形成されない。これにより、ハイサイドトランジスタＱＨ１～ＱＨ３をゲートドライバ２１～２３により１対１で駆動してターンオンさせる場合に、ハイサイドトランジスタＱＨ１～ＱＨ３のＶｇｓ（ひいてはＶｄｓおよびＩｄｓ）の発振が発生することを抑制することができる。なお、このような本実施形態の効果は、ローサイドトランジスタＱＬ１～ＱＬ３についても同様である。
＜３．第２実施形態＞
　図２は、本開示の第２実施形態に係るトランジスタ駆動システム４１の構成を示す図である。本実施形態に係るトランジスタ駆動システム４１の先述した第１実施形態（図１）との相違点は、ゲートドライバ２１～２３を１つのチップに集積化するのではなく、個別のゲートドライバチップ２Ａ～２Ｃに集積化していることである。すなわち、ゲートドライバチップ２Ａ～２Ｃはそれぞれ、１出力のチップである。なお、ゲートドライバチップ２Ａ～２Ｃは、１つのモジュールにモジュール化してもよいし、個別のモジュールにモジュール化してもよい。
　ゲートドライバチップ２Ａ～２Ｃから駆動回路Ｄｒ２が構成される。
　ただし、第１実施形態のようにゲートドライバ２１～２３を１つのゲートドライバチップ２に集積化したほうが、ゲート信号Ｇ１～Ｇ３によるハイサイドトランジスタＱＨ１～ＱＨ３の同時ターンオン・ターンオフを行いやすい。
＜４．第３実施形態＞
　図３は、本開示の第３実施形態に係るトランジスタモジュール１１の構成を示す図である。本実施形態では、先述した第１実施形態と異なり、ハイサイドトランジスタＱＨ１～ＱＨ３およびローサイドトランジスタＱＬ１～ＱＬ３のみならず、ゲートドライバチップ２（すなわちゲートドライバ２１～２３）、ゲート抵抗Ｒｇ１～Ｒｇ３、ハイサイドダイオードＤＨ１～ＤＨ３、およびローサイドダイオードＤＬ１～ＤＬ３を封止材により封止して１つのトランジスタモジュール１１にモジュール化している。トランジスタモジュール１１は、マルチチップモジュールである。なお、図示しないローサイドの構成（ゲートドライバ等）もトランジスタモジュール１１にモジュール化される。
　このようなトランジスタモジュール１１により、ゲートドライバ２１～２３とハイサイドトランジスタＱＨ１～ＱＨ３のゲートとの間の各配線距離を短くすることが可能となる。なお、ゲートドライバ２１～２３をトランジスタモジュール１１にモジュール化する場合、第２実施形態（図２）のような個別のゲートドライバチップ２Ａ～２Ｃをモジュール化してもよい。
＜５．第４実施形態＞
　図４は、本開示の第４実施形態に係るトランジスタ駆動システム４２の構成を示す図である。なお、図４ではハイサイドの構成のみを図示しており、ここではハイサイドの構成について代表的に説明する。
　図４に示すように、トランジスタ駆動システム４２においては、トランジスタモジュール１Ｘ、アンプＡＰ１～ＡＰ３、およびＭＣＵ（マイクロコントローラユニット）５が基板３に実装される。トランジスタモジュール１Ｘにおいては、ハイサイドトランジスタＱＨ１～ＱＨ３に加えて、ハイサイドトランジスタＱＨ１～ＱＨ３の個々に流れる電流Ｉ１～Ｉ３を検出するためのセンス抵抗Ｒｓ１～Ｒｓ３（検出部）がモジュール化される。
　センス抵抗Ｒｓ１～Ｒｓ３はそれぞれ、ハイサイドトランジスタＱＨ１～ＱＨ３のソースと出力端子Ｔｏｕｔとの間に接続される。アンプＡＰ１～ＡＰ３の一方の入力端はそれぞれ、ソースセンス端子Ｔｓｓ１～Ｔｓｓ３に接続される。アンプＡＰ１～ＡＰ３の他方の入力端は、いずれも出力端子Ｔｏｕｔに接続される。
　ハイサイドトランジスタＱＨ１～ＱＨ３に流れる電流Ｉ１～Ｉ３はそれぞれ、センス抵抗Ｒｓ１～Ｒｓ３により電流・電圧変換される。アンプＡＰ１～ＡＰ３は、センス抵抗Ｒｓ１～Ｒｓ３のそれぞれに生じる電圧信号を増幅する。増幅後の電圧信号は、ＭＣＵ５により信号処理される。ＭＣＵ５は、ゲートドライバ２１～２３（図４ではゲートドライバ２２，２３は図示省略）をそれぞれ制御する。
　ＭＣＵ５は、アンプＡＰ１～ＡＰ３から出力される増幅後の電圧信号により電流Ｉ１～Ｉ３の値をモニタする。ＭＣＵ５は、電流値のモニタ結果に基づき、電流Ｉ１～Ｉ３の値を一致させるべく、ゲートドライバ２１～２３を制御する。これにより、ゲートドライバ２１～２３から出力されるゲート信号Ｇ１～Ｇ３が制御され、ハイサイドトランジスタＱＨ１～ＱＨ３のオン抵抗が調整される。このように、本実施形態では、ハイサイドトランジスタＱＨ１～ＱＨ３に流れる電流Ｉ１～Ｉ３の値をモニタしてゲートドライバ２１～２３にフィードバックすることで、電流Ｉ１～Ｉ３のばらつきを抑制することができる。このような制御は、ハイサイドトランジスＱＨ１～ＱＨ３の個々に対して１対１でゲートドライバ２１～２３を設けることで実現される。
＜６．第５実施形態＞
　先述した第１または第２実施形態等のように複数のゲートドライバ２１～２３を設けることをコスト等の観点から採用しない場合は、以下説明するような実施形態により、１つのゲートドライバであっても発振現象を抑制する効果を得ることができる。
　図５は、本開示の第５実施形態に係るトランジスタ駆動システム８の構成を示す図である。図５に示すトランジスタ駆動システム８は、第１実施形態と同様なトランジスタモジュール１に加え、ゲートドライバ６、バッファ回路７１～７３、オン用抵抗Ｒｏｎ１～Ｒｏｎ３、およびオフ用抵抗Ｒｏｆｆ１～Ｒｏｆｆ３を基板３に実装して構成される。なお、図５では、ハイサイドの構成についてのみ図示しており、ここではハイサイドの構成について代表的に説明する。
　バッファ回路７１～７３はそれぞれ、ハイサイドトランジスタＱＨ１～ＱＨ３それぞれのゲート駆動用に設けられる。バッファ回路７１～７３は、同様の構成であるため、ここではバッファ回路７１について代表的に構成を説明する。バッファ回路７１は、ハイサイドバイポーラトランジスタＢＨと、ローサイドバイポーラトランジスタＢＬと、抵抗Ｒ１～Ｒ４と、を有する。ハイサイドバイポーラトランジスタＢＨは、ＮＰＮトランジスタにより構成される。ローサイドバイポーラトランジスタＢＬは、ＰＮＰトランジスタにより構成される。
　抵抗Ｒ１の一端は、ゲートドライバ６の出力端に接続される。抵抗Ｒ１の他端は、ハイサイドバイポーラトランジスタＢＨのベースに接続される。ハイサイドバイポーラトランジスタＢＨのコレクタは、電源電圧ＶＣＣの印加端に接続される。抵抗Ｒ１の他端は、抵抗Ｒ２の一端に接続される。抵抗Ｒ２の他端は、ハイサイドバイポーラトランジスタＢＨのエミッタに接続される。ハイサイドバイポーラトランジスタＢＨのエミッタは、オン用抵抗Ｒｏｎ１を介してゲート端子Ｔｇ１に接続される。
　抵抗Ｒ３の一端は、ゲートドライバ６の出力端に接続される。抵抗Ｒ３の他端は、ローサイドバイポーラトランジスタＢＬのベースに接続される。ローサイドバイポーラトランジスタＢＬのコレクタは、負電圧ＶＥＥの印加端に接続される。抵抗Ｒ３の他端は、抵抗Ｒ４の一端に接続される。抵抗Ｒ４の他端は、ローサイドバイポーラトランジスタＢＬのエミッタに接続される。ローサイドバイポーラトランジスタＢＬのエミッタは、オフ用抵抗Ｒｏｆｆ１を介してゲート端子Ｔｇ１に接続される。
　ゲートドライバ６は、電源電圧ＶＣＣと負電圧ＶＥＥの間で動作する。ハイサイドトランジスタＱＨ１をターンオンさせる場合、ゲートドライバ６は、電源電圧ＶＣＣとしたゲート信号Ｇ６を出力する。これにより、ハイサイドバイポーラトランジスタＢＨがオン状態となり、電源電圧ＶＣＣの印加端からハイサイドバイポーラトランジスタＢＨのコレクタ・エミッタ間、およびオン用抵抗Ｒｏｎ１を介してハイサイドトランジスタＱＨ１のゲートに電流が供給され、当該ゲートが充電される。このとき、ローサイドバイポーラトランジスタＢＬはオフ状態となる。
　ハイサイドトランジスタＱＨ１をターンオフさせる場合、ゲートドライバ６は、負電圧ＶＥＥとしたゲート信号Ｇ６を出力する。これにより、ローサイドバイポーラトランジスタＢＬがオン状態となり、ハイサイドトランジスタＱＨ１のゲートからオフ用抵抗Ｒｏｆｆ１、ローサイドバイポーラトランジスタＢＬのエミッタ・コレクタ間を介して負電圧ＶＥＥの印加端へ電流が流れ、ハイサイドトランジスタＱＨ１のゲートが放電される。このとき、ハイサイドバイポーラトランジスタＢＨはオフ状態となる。
　同様に、ハイサイドトランジスタＱＨ２，ＱＨ３のゲートの充放電は、バッファ回路７２，７３、オン用抵抗Ｒｏｎ２，Ｒｏｎ３、およびオフ用抵抗Ｒｏｆｆ２，Ｒｏｆｆ３を介して行われる。
　このように本実施形態では、並列接続された複数のハイサイドトランジスタＱＨ１～ＱＨ３に対して１つのゲートドライバ６を設け、ハイサイドトランジスタＱＨ１～ＱＨ３の個々に対して１対１でバッファ回路７１～７３（ゲート駆動部）を設けている。ゲートドライバ６およびバッファ回路７１～７３から駆動回路Ｄｒ３が構成される。
　これにより、トランジスタモジュール１においてハイサイドトランジスタＱＨ１～ＱＨ３に対応して個別のゲート端子Ｔｇ１～Ｔｇ３および個別のソースセンス端子Ｔｓｓ１～Ｔｓｓ３を設けることとなり、比較例で説明したようなハイサイドトランジスタおよび寄生インダクタンスを通るループ１００Ａ（図１０）等のループが形成されない。従って、ハイサイドトランジスタＱＨ１～ＱＨ３のターンオン時にハイサイドトランジスタＱＨ１～ＱＨ３のＶｇｓ等の発振を抑制することができる。
　また、本実施形態では、バッファ回路７１～７３、オン用抵抗Ｒｏｎ１～Ｒｏｎ３、およびオフ用抵抗Ｒｏｆｆ１～Ｒｏｆｆ３をトランジスタモジュール１の外部において基板３に実装するため、バッファ回路７１～７３に含まれる各素子、オン用抵抗Ｒｏｎ１～Ｒｏｎ３、およびオフ用抵抗Ｒｏｆｆ１～Ｒｏｆｆ３の設定の自由度が向上する。
　なお、ゲートドライバ６は、ミラークランプ信号ＭＣ６をゲート端子Ｔｇ１～Ｔｇ３に印加させることができる。これにより、ハイサイドトランジスタＱＨ１～ＱＨ３の誤オンを抑制できる。
　ここで、図６は、参考例に係るトランジスタ駆動システムの構成を示す図である。図６に示す構成では、並列接続されたｎ個のハイサイドトランジスタＱＨｎに対して１個のバッファ回路７０を設けている。すなわち、バッファ回路７０におけるハイサイドバイポーラトランジスタＢＨのエミッタは、オン用抵抗Ｒｏｎを介してｎ個のハイサイドトランジスタＱＨｎの各ゲートに接続され、バッファ回路７０におけるローサイドバイポーラトランジスタＢＬのエミッタは、オフ用抵抗Ｒｏｆｆを介してｎ個のハイサイドトランジスタＱＨｎの各ゲートに接続される。
　第５実施形態に係る構成では、バッファ回路がハイサイドトランジスタＱＨの個数だけ必要であるが（図５の例では３個）、上記参考例に係る構成ではバッファ回路７０は１個であり、バッファ回路の個数は少なくて済む。しかしながら、参考例に係る構成では、１個のハイサイドバイポーラトランジスタＢＨおよび１個のローサイドバイポーラトランジスタＢＬによりｎ個のハイサイドトランジスタＱＨｎのゲートを充放電する電流を流す必要があり、大電流対応のバイポーラトランジスタが必要となる。これにより、バイポーラトランジスタは、サイズが大きくなり、高価格となってしまう。これに対し、第５実施形態に係る構成であれば、１個のバイポーラトランジスタに流す電流が参考例に比して１／ｎとなり、バイポーラトランジスタは、ローパワーのトランジスタで済むことになる。従って、バイポーラトランジスタをサイズが小さく、安価なものにすることができる。
　また、参考例に係る構成では、バッファ回路７０におけるバイポーラトランジスタをＭＯＳトランジスタに置き換えようとしても、ＭＯＳトランジスタに流れる電流が大きくなり、ゲート電圧の揺れが大きくなるため、ノイズに弱いＭＯＳトランジスタを採用することはしにくい。
　これに対し、図７は、第５実施形態に係る構成のバッファ回路にＭＯＳトランジスタを採用した場合を一般化した構成を概略的に示す図である。図７では、ｎ個のハイサイドトランジスタＱＨｎに対して１対１でバッファ回路ＢＦｎを設けている（第５実施形態の場合は、ｎ＝３）。バッファ回路ＢＦｎは、ＰＭＯＳトランジスタＰＭとＮＭＯＳトランジスタＮＭとから構成される。ＰＭＯＳトランジスタＰＭとＮＭＯＳトランジスタＮＭに流す電流は小さくなるため、バッファ回路にノイズに弱いＭＯＳトランジスタを使用することが可能となる。従って、回路全体での低消費電力化が可能となる。
＜７．第６実施形態＞
　図８は、本開示の第６実施形態に係るトランジスタ駆動システム８１の構成を示す図である。本実施形態に係るトランジスタ駆動システム８１では、第５実施形態と異なり、ハイサイドトランジスタＱＨ１～ＱＨ３に加えてバッファ回路７１～７３、オン用抵抗Ｒｏｎ１～Ｒｏｎ３、およびオフ用抵抗Ｒｏｆｆ１～Ｒｏｆｆ３を封止材により封止してトランジスタモジュール１２としてモジュール化している。この場合、バッファ回路７１～７３を個々のチップに集積化してもよいし、１つのチップに集積化してもよい。
　トランジスタモジュール１２は、正極端子Ｔｐ、ドレインセンス端子Ｔｄｓ、および出力端子Ｔｏｕｔに加え、外部端子として第１入力端子Ｔｉｎ１および第２入力端子Ｔｉｎ２を有する。
　第１入力端子Ｔｉｎ１には、バッファ回路７１～７３の各入力端（抵抗Ｒ１，Ｒ３の一端）が共通接続される。トランジスタモジュール１２の外部に配置されるゲートドライバ６のゲート信号Ｇ６を出力するための出力端が第１入力端子Ｔｉｎ１に接続される。
　第２入力端子Ｔｉｎ２には、ハイサイドトランジスタＱＨ１～ＱＨ３の各ゲートが共通接続される。ゲートドライバ６のミラークランプ信号ＭＣ６を出力するための出力端が第２入力端子Ｔｉｎ２に接続される。
　このような本実施形態によれば、第５実施形態に係るトランジスタモジュール１に比して、トランジスタモジュール１２の外部端子数を削減することができる。また、バッファ回路７１～７３とハイサイドトランジスタＱＨ１～ＱＨ３の各ゲートの間の各配線距離を短くすることができる。
＜８．その他＞
　先述した第１実施形態（図１）または第２実施形態（図２）に対して、第５実施形態で述べたバッファ回路を適用してもよい。すなわち、ゲートドライバ２１～２３の個々に対して１対１でバッファ回路をトランジスタモジュール１の外部に設けて基板３に実装してもよい。
　また、第３実施形態（図３）に対してバッファ回路を適用してもよい。すなわち、ゲートドライバ２１～２３に加えて、ゲートドライバ２１～２３の個々に対して１対１で設けられるバッファ回路をトランジスタモジュール１１にモジュール化してもよい。
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
＜９．付記＞
　上記のように例えば、本開示の一態様に係る駆動回路（Ｄｒ１等）は、並列接続された複数の駆動対象トランジスタ（ＱＨ１～ＱＨ３）を駆動可能な駆動回路であって、前記駆動対象トランジスタの個々に対して１対１で設けられ、前記駆動対象トランジスタのゲートを駆動可能な複数のゲート駆動部（２１～２３等）を備える構成としている（第１の構成、図１等）。
　また、上記第１の構成において、前記複数のゲート駆動部は、電圧信号としてのゲート信号（Ｇ１～Ｇ３）を出力可能に構成される複数のゲートドライバ（２１～２３）である構成としてもよい（第２の構成、図１等）。
　また、上記第２の構成において、当該駆動回路（Ｄｒ１）は、前記複数のゲートドライバ（２１～２３）が集積化される１つのマルチ出力チップ（２）として構成されることとしてもよい（第３の構成、図１）。
　また、上記第２の構成において、当該駆動回路（Ｄｒ２）は、前記複数のゲートドライバ（２１～２３）が個々に集積化される複数の１出力チップ（２Ａ～２Ｃ）を有する構成としてもよい（第４の構成、図２）。
　また、上記第１の構成において、当該駆動回路（Ｄｒ３）は、ゲートドライバ（６）をさらに備え、前記複数のゲート駆動部は、前記駆動対象トランジスタ（ＱＨ１～ＱＨ３）の個々に対して１対１で設けられる複数のバッファ回路（７１～７３）であり、前記複数のバッファ回路はそれぞれ、共通の前記ゲートドライバから出力されるゲート信号（Ｇ６）に基づいて前記駆動対象トランジスタのゲートを充放電するように構成される構成としてもよい（第５の構成、図５）。
　また、上記第５の構成において、前記バッファ回路（７１～７３）は、電源電圧（ＶＣＣ）の印加端と前記駆動対象トランジスタ（ＱＨ１～ＱＨ３）のゲートとの間に接続されるハイサイドバイポーラトランジスタ（ＢＨ）と、低電位信号（ＶＥＥ）の印加端と前記駆動対象トランジスタのゲートとの間に接続されるローサイドバイポーラトランジスタ（ＢＬ）と、を有する構成としてもよい（第６の構成、図５）。
　また、上記第５の構成において、前記バッファ回路（ＢＦ１～ＢＦｎ）は、電源電圧の印加端と前記駆動対象トランジスタ（ＱＨ１～ＱＨｎ）のゲートとの間に接続されるハイサイドＭＯＳトランジスタ（ＰＭ）と、低電位信号の印加端と前記駆動対象トランジスタのゲートとの間に接続されるローサイドＭＯＳトランジスタ（ＮＭ）と、を有する構成としてもよい（第７の構成、図７）。
　また、本開示の一態様に係るトランジスタ駆動システム（４等）は、上記第１から第７のいずれかの構成の駆動回路（Ｄｒ１等）と、
　前記複数の駆動対象トランジスタ（ＱＨ１～ＱＨ３）と、前記複数の駆動対象トランジスタのゲートの個々に接続される複数のゲート端子（Ｔｇ１～Ｔｇ３）と、前記複数の駆動対象トランジスタのソースの個々に接続される複数のソースセンス端子（Ｔｓｓ１～Ｔｓｓ３）と、を有するトランジスタモジュール（１）と、
　を備え、前記駆動回路は、前記トランジスタモジュールの外部で基板（３）に設けられる構成としている（第８の構成、図１等）。
　また、本開示の一態様に係るトランジスタモジュール（１１）は、上記第３または第４の構成の駆動回路（Ｄｒ１等）と、前記複数の駆動対象トランジスタ（ＱＨ１～ＱＨ３）と、を備える構成としている（第９の構成、図３）。
　また、上記第９の構成において、当該トランジスタモジュール（１１）は、前記複数のゲートドライバ（２１～２３）の個々に対して１対１で設けられる複数のバッファ回路を備え、
　前記複数のバッファ回路はそれぞれ、前記複数のゲートドライバから出力されるゲート信号に基づいて前記駆動対象トランジスタのゲートを充放電するように構成される構成としてもよい（第１０の構成）。
　また、本開示の一態様に係るトランジスタ駆動システム（８１）は、上記第５から第７のいずれかの構成の駆動回路と、
　前記複数の駆動対象トランジスタ（ＱＨ１～ＱＨ３）と、前記複数のバッファ回路（７１～７３）と、前記複数のバッファ回路の入力端に共通接続されて前記ゲートドライバ（６）の出力端と接続される外部端子（Ｔｉｎ１）と、を有するトランジスタモジュール（１２）と、を備える構成としている（第１１の構成、図８）。
　また、本開示の一態様に係るトランジスタ駆動システム（４２）は、上記第２から第４のいずれかの構成の駆動回路と、
　前記複数の駆動対象トランジスタ（ＱＨ１～ＱＨ３）の個々に流れる電流（Ｉ１～Ｉ３）を検出するように構成される検出部（Ｒｓ１～Ｒｓ３）と、
　前記検出部による検出結果に基づいて、前記電流を一致させるように前記複数のゲートドライバ（２１～２３）を制御可能に構成される制御部（５）と、を備える構成としている（第１２の構成、図４）。
　本開示は、例えば、ＭＯＳトランジスタなどの各種トランジスタのゲート駆動に利用することができる。
　　　１　　　トランジスタモジュール
　　　１Ｘ　　トランジスタモジュール
　　　２　　　ゲートドライバチップ
　　　２Ａ～２Ｃ　ゲートドライバチップ
　　　３　　　基板
　　　４　　　トランジスタ駆動システム
　　　６　　　ゲートドライバ
　　　８　　　トランジスタ駆動システム
　　１１　　　トランジスタモジュール
　　１２　　　トランジスタモジュール
　　２１～２３　ゲートドライバ
　　４１　　　トランジスタ駆動システム
　　４２　　　トランジスタ駆動システム
　　７０　　　バッファ回路
　　７１～７３　バッファ回路
　　８１　　　トランジスタ駆動システム
　１００　　　トランジスタモジュール
　１００Ａ　　ループ
　１０５　　　ゲートドライバ
　　ＡＰ１～ＡＰ３　アンプ
　　ＢＦｎ　　　バッファ回路
　　ＢＨ　　　ハイサイドバイポーラトランジスタ
　　ＢＬ　　　ローサイドバイポーラトランジスタ
　　ＤＨ１～ＤＨ３　ハイサイドダイオード
　　ＤＬ１～ＤＬ３　ローサイドダイオード
　　Ｄｒ１～Ｄｒ３　　　駆動回路
　　ＮＭ　　　ＮＭＯＳトランジスタ
　　ＰＭ　　　ＰＭＯＳトランジスタ
　　ＱＨ　　　ハイサイドトランジスタ
　　ＱＨ１～ＱＨ３　ハイサイドトランジスタ
　　ＱＨｎ　　　ハイサイドトランジスタ
　　ＱＬ　　　ローサイドトランジスタ
　　ＱＬ１～ＱＬ３　ローサイドトランジスタ
　　Ｒ１～Ｒ４　　抵抗
　　Ｒｇ　　　ゲート抵抗
　　Ｒｇ１～Ｒｇ３　ゲート抵抗
　　Ｒｏｆｆ　　　オフ用抵抗
　　Ｒｏｆｆ１～Ｒｏｆｆ３　オフ用抵抗
　　Ｒｏｎ　　　オン用抵抗
　　Ｒｏｎ１～Ｒｏｎ３　オン用抵抗
　　Ｒｓ１～Ｒｓ３　センス抵抗
　　Ｔｄｓ　　　ドレインセンス端子
　　Ｔｇ１～Ｔｇ６　ゲート端子
　　Ｔｉｎ１　　　第１入力端子
　　Ｔｉｎ２　　　第２入力端子
　　Ｔｎ　　　負極端子
　　Ｔｏｕｔ　　　出力端子
　　Ｔｐ　　　正極端子
　　Ｔｓｓ１～Ｔｓｓ６　ソースセンス端子

Claims (12)

  1. 　並列接続された複数の駆動対象トランジスタを駆動可能な駆動回路であって、
    　前記駆動対象トランジスタの個々に対して１対１で設けられ、前記駆動対象トランジスタのゲートを駆動可能な複数のゲート駆動部を備える、駆動回路。
  2. 　前記複数のゲート駆動部は、電圧信号としてのゲート信号を出力可能に構成される複数のゲートドライバである、請求項１に記載の駆動回路。
  3. 　当該駆動回路は、前記複数のゲートドライバが集積化される１つのマルチ出力チップとして構成される、請求項２に記載の駆動回路。
  4. 　当該駆動回路は、前記複数のゲートドライバが個々に集積化される複数の１出力チップを有する、請求項２に記載の駆動回路。
  5. 　当該駆動回路は、ゲートドライバをさらに備え、
    　前記複数のゲート駆動部は、前記駆動対象トランジスタの個々に対して１対１で設けられる複数のバッファ回路であり、
    　前記複数のバッファ回路はそれぞれ、共通の前記ゲートドライバから出力されるゲート信号に基づいて前記駆動対象トランジスタのゲートを充放電するように構成される、請求項１に記載の駆動回路。
  6. 　前記バッファ回路は、
    　　電源電圧の印加端と前記駆動対象トランジスタのゲートとの間に接続されるハイサイドバイポーラトランジスタと、
    　　低電位信号の印加端と前記駆動対象トランジスタのゲートとの間に接続されるローサイドバイポーラトランジスタと、
    　を有する、請求項５に記載の駆動回路。
  7. 　前記バッファ回路は、
    　　電源電圧の印加端と前記駆動対象トランジスタのゲートとの間に接続されるハイサイドＭＯＳトランジスタと、
    　　低電位信号の印加端と前記駆動対象トランジスタのゲートとの間に接続されるローサイドＭＯＳトランジスタと、
    　を有する、請求項５に記載の駆動回路。
  8. 　請求項１から請求項７のいずれか１項に記載の駆動回路と、
    　前記複数の駆動対象トランジスタと、前記複数の駆動対象トランジスタのゲートの個々に接続される複数のゲート端子と、前記複数の駆動対象トランジスタのソースの個々に接続される複数のソースセンス端子と、を有するトランジスタモジュールと、
    　を備え、
    　前記駆動回路は、前記トランジスタモジュールの外部で基板に設けられる、トランジスタ駆動システム。
  9. 　請求項３または請求項４に記載の駆動回路と、前記複数の駆動対象トランジスタと、を備える、トランジスタモジュール。
  10. 　当該トランジスタモジュールは、前記複数のゲートドライバの個々に対して１対１で設けられる複数のバッファ回路を備え、
    　前記複数のバッファ回路はそれぞれ、前記複数のゲートドライバから出力されるゲート信号に基づいて前記駆動対象トランジスタのゲートを充放電するように構成される、請求項９に記載のトランジスタモジュール。
  11. 　請求項５から請求項７のいずれか１項に記載の駆動回路と、
    　前記複数の駆動対象トランジスタと、前記複数のバッファ回路と、前記複数のバッファ回路の入力端に共通接続されて前記ゲートドライバの出力端と接続される外部端子と、を有するトランジスタモジュールと、
    　を備える、トランジスタ駆動システム。
  12. 　請求項２から請求項４のいずれか１項に記載の駆動回路と、
    　前記複数の駆動対象トランジスタの個々に流れる電流を検出するように構成される検出部と、
    　前記検出部による検出結果に基づいて、前記電流を一致させるように前記複数のゲートドライバを制御可能に構成される制御部と、
    　を備える、トランジスタ駆動システム。
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