WO2017026367A1

WO2017026367A1 - パワースイッチング装置

Info

Publication number: WO2017026367A1
Application number: PCT/JP2016/072922
Authority: WO
Inventors: 翔太森崎; 美子玉田; 喜隆中; 和田　幸彦; 高木　宏之
Original assignee: 三菱電機株式会社
Priority date: 2015-08-07
Filing date: 2016-08-04
Publication date: 2017-02-16
Also published as: KR101970112B1; JPWO2017026367A1; US10651839B2; DE112016003609B4; DE112016003609T5; KR20180023980A; JP6400214B2; CN107980199A; US20180375508A1; CN107980199B

Abstract

パワースイッチング装置（１００）は、互いに並列接続された複数の半導体スイッチング素子（Ｔ１ａ，Ｔ１ｂ）と、複数のバランス抵抗部（Ｒａ，Ｒｂ）とを含む。複数のバランス抵抗部（Ｒａ，Ｒｂ）は、各一端が対応する半導体スイッチング素子（Ｔ１ａ，Ｔ１ｂ）の制御電極に接続され、各他端に共通の制御信号が入力される。各バランス抵抗部（Ｒａ，Ｒｂ）は、制御信号に従って複数の半導体スイッチング素子（Ｔ１ａ，Ｔ１ｂ）がターンオンする場合とターンオフする場合とでその抵抗値が異なる値に切替えられるように構成されている。

Description

パワースイッチング装置

　この発明は、互いに並列接続された複数の半導体スイッチング素子と、これらの半導体スイッチング素子のゲート駆動回路とを備えたパワースイッチング装置に関する。この発明は、これら複数の半導体スイッチング素子の保護回路をさらに備えたパワースイッチング装置にも関する。

　電力用の半導体スイッチング素子を複数並列に接続する場合、各半導体素子のゲート・ドレイン間（またはゲート・ソース間）の容量と配線インダクタンスとによって閉回路が構成される。そして、この閉回路において、半導体スイッチング素子のターンオン時またはターンオフ時に寄生発振が生じることがある（特に、ターンオフ時に寄生発振が生じやすい）。寄生発振が生じると、半導体スイッチング素子が破壊されてしまう場合もある。この寄生発振は、半導体スイッチング素子を複数並列接続する構成に固有の問題である。

　この問題を回避するために、各半導体スイッチング素子のゲートに比較的抵抗値の大きなゲート抵抗を接続することが一般的に行われている。たとえば、特許文献１（特開２００３－０８８０９８号公報）では、ゲート駆動回路の出力端側に設けられたダンピング抵抗によって寄生発振が抑制される。

特開２００３－０８８０９８号公報

　ところが、上記のように比較的抵抗値の大きなゲート抵抗を接続すると、ターンオン時間およびターンオフ時間が長くなるという問題が生じる。なぜなら、ターンオン時間およびターンオフ時間は、ゲート抵抗の抵抗値と半導体スイッチング素子のゲート・ソース間容量との積で決まるからである。そして、ターンオン時間およびターンオフ時間が長くなるとターンオン損失およびターンオフ損失もそれぞれ増加する。この結果、たとえば、ターンオフ時の寄生発振を抑制するためにゲート抵抗を付加した場合には、ターンオフ時のみならずターンオン時の損失も増大させてしまう。

　同様の問題は、半導体スイッチング素子を高速スイッチングさせる場合に生じる放射ノイズを抑制する際にも生じる。ここで、放射ノイズは、ドレイン電圧およびドレイン電流の急激な変化に起因するものである。たとえば、ターンオン時に発生する放射ノイズが問題となる場合に、比較的抵抗値の大きなゲート抵抗を付加することによってターンオン時のドレイン電圧およびドレイン電流の変化率を抑制した場合には、ターンオン時のみならずターンオフ時の損失も増大させてしまう。

　この発明は、上記の問題点を考慮してなされたものであり、その目的は、並列接続された複数の半導体スイッチング素子を含むパワースイッチング装置において、ターンオンおよびターンオフのいずれか一方で生じる問題の対策を講じても、他方の動作時の損失が増大しないようにすることである。

　この発明のパワースイッチング装置は、互いに並列接続された複数の半導体スイッチング素子と、複数のバランス抵抗部と、制御回路とを備える。複数の半導体スイッチング素子は、互いに並列接続され、各々が、第１および第２の主電極ならびに制御電極を有する。複数のバランス抵抗部は、複数の半導体スイッチング素子にそれぞれ対応し、各一端が、対応の半導体スイッチング素子の制御電極に接続される。制御回路は、各半導体スイッチング素子をターンオンおよびターンオフするための共通の制御信号を、複数のバランス抵抗部の各他端に出力する。各バランス抵抗部は、制御信号に従って複数の半導体スイッチング素子がターンオンする場合とターンオフする場合とで各バランス抵抗部の抵抗値が異なる値に切替えられるように構成されている。このバランス抵抗部は、電力用の半導体スイッチング素子を複数並列に接続する場合に、半導体スイッチング素子のスイッチング時に発生する寄生発振を抑制するためのバランス抵抗として設けられている。

　上記の発明によれば、複数の半導体スイッチング素子がターンオンする場合とターンオフする場合とで各バランス抵抗部の抵抗値を異なる値にすることができるので、ターンオンおよびターンオフのいずれか一方で生じる問題の対策を講じても、他方の動作時の損失が増大しないようにできる。

実施の形態１によるパワースイッチング装置１００の構成を示す回路図である。図１のパワースイッチング装置１００の動作を示すタイミング図である。実施の形態２によるパワースイッチング装置１０１の構成を示す回路図である。実施の形態３によるパワースイッチング装置１０２の構成を示す回路図である。実施の形態４によるパワースイッチング装置１０３の構成を示す回路図である。図１のパワースイッチング装置１００に短絡保護回路を組み合わせた場合の構成を示す回路図である。図６のＲＴＣ動作判断回路３０の動作を示すタイミング図である。図６のパワースイッチング装置１０４において通常動作時のゲート電流Ｉｇの経路を示す図である。図６のパワースイッチング装置１０４において短絡動作時のゲート電流Ｉｇの経路を示す図である。図４のパワースイッチング装置１０２に短絡保護回路を組み合わせた場合の構成を示す回路図である。図１０のパワースイッチング装置１０５において、半導体スイッチング素子Ｔ２ａが短絡故障した場合のゲート電流Ｉｇの経路を示す図である。図４のパワースイッチング装置１０２短絡保護回路を組み合わせた場合の変形例の構成を示す回路図である。図１２のパワースイッチング装置１０６において、半導体スイッチング素子Ｔ２ａのみが短絡故障した場合のゲート電流Ｉｇの経路を示す図である。

　以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

　＜実施の形態１＞
　［パワースイッチング装置１００の構成］
　図１は、実施の形態１によるパワースイッチング装置１００の構成を示す回路図である。図１を参照して、パワースイッチング装置１００は、互いに並列接続された半導体モジュールＴａ，Ｔｂと、駆動回路ＧＤとを含む。

　半導体モジュールＴａは、高圧側ノードＮＤと低圧側ノードＮＳとの間に接続された半導体スイッチング素子Ｔ１ａとしてのパワーＮＭＯＳＦＥＴ（N-channel　Metal　Oxide　Semiconductor　Field　Effect　Transistor）と、ダイオードＤ１ａと含む。ダイオードＤ１ａは、半導体スイッチング素子Ｔ１ａと逆並列に（すなわち、ＮＭＯＳＦＥＴ（Ｔ１ａ）のドレイン側がダイオードＤ１ａのカソード側となるように）接続される。ダイオードＤ１ａは、半導体スイッチング素子Ｔ１ａのオフ時にフリーホイール電流を流すために設けられている。図１において、ＮＭＯＳＦＥＴ（Ｔ１ａ）の内部ゲート抵抗をｒａとしている。

　同様に、半導体モジュールＴｂは、高圧側ノードＮＤと低圧側ノードＮＳとの間に接続された半導体スイッチング素子Ｔ１ｂとしてのパワーＮＭＯＳＦＥＴと、ダイオードＤ１ａと含む。ダイオードＤ１ｂは、半導体スイッチング素子Ｔ１ｂと逆並列に接続される。ダイオードＤ１ｂは、半導体スイッチング素子Ｔ１ｂのオフ時にフリーホイール電流を流すために設けられている。図１において、ＮＭＯＳＦＥＴ（Ｔ１ｂ）の内部ゲート抵抗をｒｂとしている。

　各半導体スイッチング素子Ｔ１ａ，Ｔ１ｂは、第１の主電極、第２の主電極、および制御電極を含み、制御電極に与えられた信号に従って第１および第２の主電極間を流れる電流をオンまたはオフに切替える、自己消弧型半導体デバイスである。図１の場合、半導体スイッチング素子Ｔ１ａ，Ｔ１ｂとしてＮ型のパワーＭＯＳＦＥＴを用いた例が示されている。この場合、第１の主電極はＮＭＯＳＦＥＴのソースであり、第２の主電極はＮＭＯＳＦＥＴのドレインであり、制御電極はＮＭＯＳＦＥＴのゲートである。

　駆動回路ＧＤは、バランス抵抗部Ｒａ，Ｒｂと、制御回路１２とを含む。バランス抵抗部Ｒａは、制御回路１２の出力ノードＮ１から分岐した、半導体スイッチング素子Ｔ１ａの制御電極に制御信号を出力する出力ノードＮ１ａと、半導体スイッチング素子Ｔ１ａのゲートとの間に接続される。バランス抵抗部Ｒｂは、制御回路１２の出力ノードＮ１から分岐した、半導体スイッチング素子Ｔ１ｂの制御電極に制御信号を出力する出力ノードＮ１ｂと、半導体スイッチング素子Ｔ１ａのゲートとの間に接続される。バランス抵抗部Ｒａ，Ｒｂは、半導体スイッチング素子Ｔ１ａ，Ｔ１ｂのターンオンおよびターンオフのタイミングを揃えるためのバランス抵抗として設けられている。バランス抵抗部Ｒａ，Ｒｂは、さらに、電力用の半導体スイッチング素子を複数並列に接続する場合に、半導体スイッチング素子のターンオン時またはターンオフ時に発生する寄生発振を抑制するために設けられている。

　より詳細には、バランス抵抗部Ｒａは、互いに並列接続されたダイオードＤ２ａと抵抗素子Ｒ３ａとを含む。ダイオードＤ２ａのカソードは、半導体スイッチング素子Ｔ１ａのゲートに接続され、アノードは、制御回路１２の出力ノードＮ１ａに接続される。同様に、バランス抵抗部Ｒｂは、互いに並列接続されたダイオードＤ２ｂと抵抗素子Ｒ３ｂとを含む。ダイオードＤ２ｂのカソードは、半導体スイッチング素子Ｔ１ｂのゲートに接続され、アノードは、制御回路１２の出力ノードＮ１ｂに接続される。

　制御回路１２は、複数の半導体スイッチング素子Ｔ１ａ，Ｔ１ｂをターンオンおよびターンオフするための共通の制御信号を出力する。より詳細には、制御回路１２は、スイッチ制御回路１３と、スイッチング素子としてのオン用ＮＭＯＳＦＥＴ１４と、スイッチング素子としてのオフ用ＰＭＯＳＦＥＴ（P-channel　MOSFET）１５と、ターンオン時のスイッチング速度を調節するオン用ゲート抵抗Ｒ１と、ターンオフ時のスイッチング速度を調節するオフ用ゲート抵抗Ｒ２と、第１の直流電源１０と、第２の直流電源１１とを含む。オン用ゲート抵抗Ｒ１の抵抗値は、要求するターンオン時のスイッチング速度となるように選定される。オフ用ゲート抵抗Ｒ２の抵抗値は、要求するターンオフ時のスイッチング速度となるように選定される。この明細書では、オン用ゲート抵抗を第１の抵抗素子と称し、オフ用ゲート抵抗を第２の抵抗素子と称する場合がある。

　第１および第２の直流電源１０，１１は互いに直列に接続されている（直流電源１０の負極ノードと直流電源１１の正極ノードとが接続される）。第１および第２の直流電源１０，１１の接続ノードＮ３は、ＮＭＯＳＦＥＴ（Ｔ１ａ）のソースＮ４ａおよびＮＭＯＳＦＥＴ（Ｔ１ｂ）のソースＮ４ｂと接続される。以下では、第１および第２の直流電源１０，１１の各々の出力電圧（電源電圧）をＶｓとする。

　オン用ゲート抵抗Ｒ１およびＮＭＯＳＦＥＴ１４は、第１の直流電源１０の正極ノードＮ２と制御回路１２の出力ノードＮ１との間に直列に接続される。図１では、オン用ゲート抵抗Ｒ１は、ＮＭＯＳＦＥＴ１４のドレイン側に接続されているが、これとは逆にオン用ゲート抵抗Ｒ１をＮＭＯＳＦＥＴ１４のソース側に接続してもよい。同様に、オフ用ゲート抵抗Ｒ２およびＰＭＯＳＦＥＴ１５は、制御回路１２の出力ノードＮ１と接地ノードＧＮＤの間に直列に接続される。図１では、オフ用ゲート抵抗Ｒ２は、ＰＭＯＳＦＥＴ１５のドレイン側に接続されているが、これとは逆にオン用ゲート抵抗Ｒ１をＰＭＯＳＦＥＴ１５のソース側に接続してもよい。

　スイッチ制御回路１３は、外部制御信号Ｓｇに従って、オン用ＭＯＳＦＥＴ１４およびオフ用ＭＯＳＦＥＴ１５を制御する。実施の形態１の例では、スイッチ制御回路１３は、外部制御信号Ｓｇがハイレベル（Ｈレベル）のとき、ＭＯＳＦＥＴ１４をオンにし、ＭＯＳＦＥＴ１５をオフにする。この結果、半導体スイッチング素子Ｔ１ａ，Ｔ１ｂはターンオンする。スイッチ制御回路１３は、外部制御信号Ｓｇがローレベル（Ｌレベル）のとき、ＭＯＳＦＥＴ１４をオフにし、ＭＯＳＦＥＴ１５をオンにする。この結果、半導体スイッチング素子Ｔ１ａ，Ｔ１ｂはターンオフする。

　［パワースイッチング装置１００の動作］
　次に、図１のパワースイッチング装置１００の動作について説明する。なお、電力用半導体モジュールＴａ，Ｔｂは同じ回路構成であり、バランス抵抗部Ｒａ，Ｒｂも同じ回路構成であるので、半導体スイッチング素子Ｔ１ａ，Ｔ１ｂのターンオンおよびターンオフはほぼ同時に起こる。したがって、以下の説明では、電力用半導体モジュールＴａの動作を主に説明する。

　図２は、図１のパワースイッチング装置１００の動作を示すタイミング図である。図２では、上から順に、外部制御信号Ｓｇ、半導体スイッチング素子Ｔ１ａ，Ｔ１ｂのゲート電圧Ｖｇａ，Ｖｇｂ、制御回路１２の出力ノードＮ１から出力される制御電流（ゲート電流）Ｉｇ、高圧側ノードＮＤから半導体スイッチング素子Ｔ１ａ，Ｔ１ｂに流れるドレイン電流Ｉｄ、および半導体スイッチング素子Ｔ１ａ，Ｔ１ｂのドレイン電圧Ｖｄが示されている。横軸は時間（TIME）である。

　図１および図２を参照して、時刻ｔ０において、外部制御信号ＳｇがＬレベルからＨレベルに切り替わるのに応答して、制御回路１２のオン用ＭＯＳＦＥＴ１４がオン状態に切替わり、オフ用ＭＯＳＦＥＴ１５がオフ状態に切替わる。これによって、第１の直流電源１０の正極ノードＮ２から、オン用ゲート抵抗Ｒ１、バランス抵抗部ＲａのダイオードＤ２ａ、および内部ゲート抵抗ｒａを介して、半導体スイッチング素子Ｔ１ａにゲート電流が流れる。この結果、第１の半導体スイッチング素子Ｔ１ａのゲート－ソース間に正電圧が印加される。ここで、図１のバランス抵抗部Ｒａの場合、ゲート電流はほとんど順方向のダイオードＤ２ａを流れ、抵抗素子Ｒ３ａには流れない。

　時刻ｔ２０において、ゲート－ソース間電圧が上昇して、半導体スイッチング素子Ｔ１ａのしきい値電圧以上となると、半導体スイッチング素子Ｔ１ａが導通する（ターンオンする）。半導体スイッチング素子Ｔ１ａのドレイン－ソース間に接続された図示しない主回路を介して、ドレイン電流Ｉｄが半導体スイッチング素子Ｔ１ａに流れる。このときのターンオン時間は、半導体スイッチング素子Ｔ１ａの内部ゲート抵抗ｒａおよびオン用ゲート抵抗Ｒ１の合成抵抗値と、半導体スイッチング素子Ｔ１ａのゲート－ソース間容量との積によって決まる。そして、この抵抗値が大きい程ターンオン時間は長くなる。

　時刻ｔ１から時刻ｔ２までは、半導体スイッチング素子Ｔ１ａのミラー効果によってゲート電圧Ｖｇが一定となるミラー期間である。ミラー期間では、主電極間電圧Ｖｄの変動によって半導体スイッチング素子Ｔ１ａの寄生容量が変動するため、ゲート電圧Ｖｇが一定となる。時刻ｔ２にミラー期間を脱すると、ゲート電圧Ｖｇは再び増加し、時刻ｔ３にゲート電圧Ｖｇａが正の電源電圧Ｖｓに到達することによってターンオン動作が終了する。

　時刻ｔ４において、外部制御信号ＳｇがＨレベルからＬレベルに切替わるのに応答して、制御回路１２のオン用ＭＯＳＦＥＴ１４をオフ状態に切替わり、オフ用ＭＯＳＦＥＴ１５がオン状態に切替わる。これによって、半導体スイッチング素子Ｔ１ａのゲートから、内部ゲート抵抗ｒａ、バランス抵抗部Ｒａの抵抗素子Ｒ３ａ、およびオフ用ゲート抵抗Ｒ２を順に通過して接地ノードＧＮＤまでゲート電流が流れる。この結果、第１の半導体スイッチング素子Ｔ１ａのゲート－ソース間に負電圧が印加される。ここで、図１のバランス抵抗部Ｒａの場合、ダイオードＤ２ａの逆方向のゲート電流を阻止するので、ゲート電流はほとんど抵抗素子Ｒ３ａを流れる。

　ゲート－ソース間電圧が低下して、半導体スイッチング素子Ｔ１ａのしきい値電圧未満になると、半導体スイッチング素子Ｔ１ａがターンオフする。これによって、ドレイン－ソース間に接続された図示しない主回路を介したドレイン電流Ｉｄは流れなくなる。このときのターンオフ時間は、半導体スイッチング素子Ｔ１ａの内部ゲート抵抗ｒａ、バランス抵抗部Ｒａの抵抗素子Ｒ３ａ、およびオフ用ゲート抵抗Ｒ２の合成抵抗値と、半導体スイッチング素子Ｔ１ａのゲート－ソース間容量との積によって決まる。

　時刻ｔ５に主電極間電圧Ｖｄが増加し始めることによって、時刻ｔ５から時刻ｔ６まで、ゲート電圧Ｖｇがほぼ一定となるミラー期間になる。時刻ｔ６にミラー期間を脱すると、ゲート電圧Ｖｇが再び減少し始める。時刻ｔ７にゲート電圧Ｖｇａが負の電源電圧－Ｖｓに到達することによってターンオフ動作が終了する。

　［実施の形態１の効果］
　図１において、バランス抵抗部Ｒａ，ＲｂにダイオードＤ２ａ，Ｄ２ｂが設けられておらず、抵抗素子Ｒ３ａ，Ｒ３ｂだけの場合には、ターンオフ時のみでなくターンオン時のゲート抵抗値も大きくなるために、ターンオフ損失だけでなくターンオン損失も増加することになる。従来技術において、ターンオフ時の寄生発振を抑制するためにこのような構成がとられることが多かった。

　これに対して、本実施の形態によるパワースイッチング装置１００では、バランス抵抗部Ｒａは、抵抗素子Ｒ３ａとダイオードＤ２ａとの並列接続によって構成される。ただし、ダイオードＤ２ａは、カソードが半導体スイッチング素子Ｔ１ａのゲート側となるように接続されている。これにより、半導体スイッチング素子Ｔ１ａのターンオン時には、抵抗Ｒ３ａを介してゲート電流Ｉｇが流れない。この結果、ターンオン時のゲート抵抗の値は、オン用ゲート抵抗Ｒ１と、電力用半導体モジュールＴａの内部ゲート抵抗ｒａによって決まる。ターンオフ時の寄生発振の抑制するためにバランス抵抗部Ｒａの抵抗Ｒ３ａを大きくしたとしても、ターンオン時間が増大することはない。すなわち、本実施の形態によるパワースイッチング装置１００では、並列接続された半導体スイッチング素子Ｔ１ａ，Ｔ１ｂのターンオン損失を増加させることなく、スイッチング動作で発生する寄生発振を抑制できる。

　［変形例］
　ターンオフ時の損失を増加させたくない場合には、バランス抵抗部Ｒａ，Ｒｂを構成するダイオードＤ２ａ，Ｄ２ｂの極性を図１の場合と逆にする。すなわち、ダイオードＤ２ａのカソードが制御回路１２の出力ノードＮ１ａと接続され、アノードが半導体スイッチング素子Ｔ１ａのゲートと接続される。ダイオードＤ２ｂのカソードが制御回路１２の出力ノードＮ１ｂと接続され、アノードが半導体スイッチング素子Ｔ１ｂのゲートと接続される。この場合のパワースイッチング装置１００の動作について、特に、半導体モジュールＴａ、バランス抵抗部Ｒａ、および制御回路１２の動作について説明する。

　外部制御信号ＳｇがＬレベルからＨレベルに切り替わるのに応答して、制御回路１２のオン用ＭＯＳＦＥＴ１４がオン状態に切替わり、オフ用ＭＯＳＦＥＴ１５がオフ状態に切替わる。これによって、第１の直流電源１０の正極ノードＮ２から、オン用ゲート抵抗Ｒ１、バランス抵抗部Ｒａの抵抗素子Ｒ３ａ、および電力用半導体モジュールＴａの内部ゲート抵抗ｒａを介して、半導体スイッチング素子Ｔ１ａにゲート電流が流れる。この結果、第１の半導体スイッチング素子Ｔ１ａのゲート－ソース間に正電圧が印加される。

　ゲート－ソース間電圧が上昇して、半導体スイッチング素子Ｔ１ａのしきい値電圧以上となると、半導体スイッチング素子Ｔ１ａが導通する。このときのターンオン時間は、半導体スイッチング素子Ｔ１ａの内部ゲート抵抗ｒａ、バランス抵抗部Ｒａの抵抗素子Ｒ３ａ、およびオン用ゲート抵抗Ｒ１の合成抵抗値と、半導体スイッチング素子Ｔ１ａのゲート－ソース間容量との積によって決まる。

　一方、外部制御信号ＳｇがＨレベルからＬレベルに切替わるのに応答して、制御回路１２のオン用ＭＯＳＦＥＴ１４がオフ状態に切替わり、オフ用ＭＯＳＦＥＴ１５がオン状態に切替わる。これによって、半導体スイッチング素子Ｔ１ａのゲートから、内部ゲート抵抗ｒａ、バランス抵抗部ＲａのダイオードＤ２ａ、およびオフ用ゲート抵抗Ｒ２を順に通過して接地ノードＧＮＤまでゲート電流が流れる。この結果、第１の半導体スイッチング素子Ｔ１ａのゲート－ソース間に負電圧が印加される。

　ゲート－ソース間電圧が低下して、半導体スイッチング素子Ｔ１ａのしきい値電圧未満になると、半導体スイッチング素子Ｔ１ａがターンオフする。このときのターンオフ時間は、半導体スイッチング素子Ｔ１ａの内部ゲート抵抗ｒａおよびオフ用ゲート抵抗Ｒ２の合成抵抗値と、半導体スイッチング素子Ｔ１ａのゲート－ソース間容量との積によって決まる。

　このように、半導体スイッチング素子Ｔ１ａのターンオフ時には、バランス抵抗部Ｒａの抵抗素子Ｒ３ａを介してゲート電流が流れない。したがって、スイッチング時の寄生発振を抑制するためにバランス抵抗部Ｒａの抵抗素子Ｒ３ａの抵抗値を増大させたとしても、ターンオフ時間が増大することはない。すなわち、上記の変形例のパワースイッチング装置では、並列接続された半導体スイッチング素子Ｔ１ａ，Ｔ１ｂのターンオフ損失を増加させることなく、スイッチング動作で発生する寄生発振を抑制できる。

　＜実施の形態２＞
　［パワースイッチング装置１０１の構成］
　図３は、実施の形態２によるパワースイッチング装置１０１の構成を示す回路図である。図３のパワースイッチング装置１０１は、バランス抵抗部Ｒａ，Ｒｂの構成が図１のパワースイッチング装置１００と異なる。図３のその他の構成は図１と場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

　図３に示すように、バランス抵抗部Ｒａは、制御回路１２の出力ノードＮ１ａと半導体スイッチング素子Ｔ１ａのゲートとの間に、互いに直列に接続されたダイオードＤ２ａと抵抗素子Ｒ４ａとを含む。さらにバランス抵抗部Ｒａは、ダイオードＤ２ａおよび抵抗素子Ｒ４ａの全体と並列に接続された抵抗素子Ｒ３ａを含む。ダイオードＤ２ａのカソードは、半導体スイッチング素子Ｔ１ａのゲート側である。ダイオードＤ２ａと抵抗素子Ｒ４ａとの並び順は、図３の場合と逆でもよい。

　同様に、バランス抵抗部Ｒｂは、制御回路１２の出力ノードＮ１ｂと半導体スイッチング素子Ｔ１ｂのゲートとの間に、互いに直列に接続されたダイオードＤ２ｂと抵抗素子Ｒ４ｂとを含む。さらにバランス抵抗部Ｒｂは、ダイオードＤ２ｂおよび抵抗素子Ｒ４ｂの全体と並列に接続された抵抗素子Ｒ３ｂとを含む。ダイオードＤ２ｂのカソードは、半導体スイッチング素子Ｔ１ｂのゲート側である。ダイオードＤ２ｂと抵抗素子Ｒ４ｂとの並び順は、図３の場合と逆でもよい。

　［パワースイッチング装置１０１の動作］
　次に、図３のパワースイッチング装置１０１の動作について説明する。なお、電力用半導体モジュールＴａ，Ｔｂは同じ回路構成であり、バランス抵抗部Ｒａ，Ｒｂも同じ回路構成であるので、半導体スイッチング素子Ｔ１ａ，Ｔ１ｂのターンオンおよびターンオフはほぼ同時に起こる。したがって、以下の説明では、電力用半導体モジュールＴａの動作を主に説明する。

　外部制御信号ＳｇがＬレベルからＨレベルに切り替わるのに応答して、制御回路１２のオン用ＭＯＳＦＥＴ１４がオン状態に切替わり、オフ用ＭＯＳＦＥＴ１５がオフ状態に切替わる。これによって、第１の直流電源１０の正極ノードＮ２から、オン用ゲート抵抗Ｒ１、バランス抵抗部Ｒａの抵抗素子Ｒ３ａ，Ｒ４ａ、ダイオードＤ２ａ、および電力用半導体モジュールＴａの内部ゲート抵抗ｒａを介して、半導体スイッチング素子Ｔ１ａにゲート電流が流れる。この結果、第１の半導体スイッチング素子Ｔ１ａのゲート－ソース間に正電圧が印加されて、半導体スイッチング素子Ｔ１ａがターンオンする。このときのターンオン時間は、半導体スイッチング素子Ｔ１ａの内部ゲート抵抗ｒａ、バランス抵抗部Ｒａの抵抗素子Ｒ３ａ，Ｒ４ａ、およびオン用ゲート抵抗Ｒ１の合成抵抗値と、半導体スイッチング素子Ｔ１ａのゲート－ソース間容量との積によって決まる。

　一方、外部制御信号ＳｇがＨレベルからＬレベルに切替わるのに応答して、制御回路１２のオン用ＭＯＳＦＥＴ１４がオフ状態に切替わり、オフ用ＭＯＳＦＥＴ１５がオン状態に切替わる。これによって、半導体スイッチング素子Ｔ１ａのゲートから、内部ゲート抵抗ｒａ、バランス抵抗部Ｒａの抵抗素子Ｒ３ａ、およびオフ用ゲート抵抗Ｒ２を順に通過して接地ノードＧＮＤまでゲート電流が流れる。この結果、第１の半導体スイッチング素子Ｔ１ａのゲート－ソース間に負電圧が印加されて、半導体スイッチング素子Ｔ１ａがターンオフする。このときのターンオフ時間は、半導体スイッチング素子Ｔ１ａの内部ゲート抵抗ｒａ、バランス抵抗部Ｒａの抵抗素子Ｒ３ａ、およびオフ用ゲート抵抗Ｒ２の合成抵抗値と、半導体スイッチング素子Ｔ１ａのゲート－ソース間容量との積によって決まる。

　すなわち、上記構成によれば、抵抗素子Ｒ３ａ，Ｒ４ａの抵抗値をそれぞれＲ３ａ，Ｒ４ａとすれば、ターンオン時のバランス抵抗部Ｒａの抵抗値は、
　Ｒ３ａ×Ｒ４ａ／（Ｒ３ａ＋Ｒ４ａ）　　　…(1)
で与えられる。ターンオフ時のバランス抵抗部Ｒａの抵抗値は、Ｒ３ａで与えられる。したがって、ターンオン時のバランス抵抗部Ｒａの抵抗値は、ターンオフ時のバランス抵抗部Ｒａの抵抗値よりも小さくすることができる。この結果、並列接続された半導体スイッチング素子のターンオン損失を無駄に増加させることなく、スイッチング時の寄生発振を抑制することができる。また、図１に示す実施の形態１の構成では、寄生発振時に半導体モジュールＴａのゲート－半導体モジュールＴｂのゲート間で電荷が抵抗素子１つしか通らないのに対し、実施の形態２の構成では抵抗素子を複数通るので、スイッチング時に発生する寄生発振の抑制効果が大きい。

　［変形例］
　ターンオフ損失を増加させたくない場合には、バランス抵抗部Ｒａ，Ｒｂを構成するダイオードＤ２ａ，Ｄ２ｂの極性を図３の場合と逆にする。すなわち、ダイオードＤ２ａのカソードは制御回路１２の出力ノードＮ１ａ側である。ダイオードＤ２ｂのカソードは制御回路１２の出力ノードＮ１ｂ側である。

　この場合、ターンオン時のバランス抵抗部Ｒａの抵抗値はＲ３ａで与えられ、ターンオフ時のバランス抵抗部Ｒａの抵抗値は上式（１）で与えられる。したがって、ターンオフ時のバランス抵抗部Ｒａの抵抗値は、ターンオン時のバランス抵抗部Ｒａの抵抗値よりも小さくすることができる。この結果、抵抗素子Ｒ３ａ，Ｒ４ａの抵抗値を選定することによって、並列接続された半導体スイッチング素子のターンオフ損失を無駄に増加させることなく、スイッチング時の寄生発振を抑制することができる。

　＜実施の形態３＞
　［パワースイッチング装置１０２の構成］
　図４は、実施の形態３によるパワースイッチング装置１０２の構成を示す回路図である。図４のパワースイッチング装置１０２は、バランス抵抗部Ｒａ，Ｒｂの構成が図１のパワースイッチング装置１００と異なる。図４のその他の構成は図１と場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

　図４に示すように、バランス抵抗部Ｒａは、制御回路１２の出力ノードＮ１ａと半導体スイッチング素子Ｔ１ａのゲートとの間に、互いに直列に接続されたダイオードＤ２ａと抵抗素子Ｒ４ａとを含む。さらにバランス抵抗部Ｒａは、ダイオードＤ２ａおよび抵抗素子Ｒ４ａの全体と並列にかつ互いに直列に接続された抵抗素子Ｒ３ａおよびダイオードＤ３ａを含む。ダイオードＤ２ａのカソードは、半導体スイッチング素子Ｔ１ａのゲート側である。ダイオードＤ３ａのカソードは制御回路１２の出力ノードＮ１ａ側である。すなわち、ダイオードＤ２ａ，Ｄ３ａの極性は互いに逆になっている。ダイオードＤ２ａと抵抗素子Ｒ４ａとの並び順は、図４の場合と逆でもよく、抵抗素子Ｒ３ａとダイオードＤ３ａとの並び順も、図４の場合と逆でもよい。

　同様に、バランス抵抗部Ｒｂは、制御回路１２の出力ノードＮ１ｂと半導体スイッチング素子Ｔ１ｂのゲートとの間に、互いに直列に接続されたダイオードＤ２ｂと抵抗素子Ｒ４ｂとを含む。さらにバランス抵抗部Ｒｂは、ダイオードＤ２ｂおよび抵抗素子Ｒ４ｂの全体と並列にかつ互いに直列に接続された抵抗素子Ｒ３ｂおよびダイオードＤ３ｂを含む。ダイオードＤ２ｂのカソードは、半導体スイッチング素子Ｔ１ｂのゲート側である。ダイオードＤ３ｂのカソードは制御回路１２の出力ノードＮ１ｂ側である。すなわち、ダイオードＤ２ｂ，Ｄ３ｂの極性は互いに逆になっている。ダイオードＤ２ｂと抵抗素子Ｒ４ｂとの並び順は、図４の場合と逆でもよく、抵抗素子Ｒ３ｂとダイオードＤ３ｂとの並び順も、図４の場合と逆でもよい。

　［パワースイッチング装置１０２の動作］
　次に、図４のパワースイッチング装置１０２の動作について説明する。なお、電力用半導体モジュールＴａ，Ｔｂは同じ回路構成であり、バランス抵抗部Ｒａ，Ｒｂも同じ回路構成であるので、半導体スイッチング素子Ｔ１ａ，Ｔ１ｂのターンオンおよびターンオフはほぼ同時に起こる。したがって、以下の説明では、電力用半導体モジュールＴａの動作を主に説明する。

　外部制御信号ＳｇがＬレベルからＨレベルに切り替わるのに応答して、制御回路１２のオン用ＭＯＳＦＥＴ１４がオン状態に切替わり、オフ用ＭＯＳＦＥＴ１５がオフ状態に切替わる。これによって、第１の直流電源１０の正極ノードＮ２から、オン用ゲート抵抗Ｒ１、バランス抵抗部Ｒａの抵抗素子Ｒ４ａとダイオードＤ２ａ、および電力用半導体モジュールＴａの内部ゲート抵抗ｒａを介して、半導体スイッチング素子Ｔ１ａにゲート電流が流れる。この結果、第１の半導体スイッチング素子Ｔ１ａのゲート－ソース間に正電圧が印加されて、半導体スイッチング素子Ｔ１ａがターンオンする。このときのターンオン時間は、半導体スイッチング素子Ｔ１ａの内部ゲート抵抗ｒａ、バランス抵抗部Ｒａの抵抗素子Ｒ４ａ、およびオン用ゲート抵抗Ｒ１の合成抵抗値と、半導体スイッチング素子Ｔ１ａのゲート－ソース間容量との積によって決まる。

　一方、外部制御信号ＳｇがＨレベルからＬレベルに切替わるのに応答して、制御回路１２のオン用ＭＯＳＦＥＴ１４がオフ状態に切替わり、オフ用ＭＯＳＦＥＴ１５がオン状態に切替わる。これによって、半導体スイッチング素子Ｔ１ａのゲートから、内部ゲート抵抗ｒａ、バランス抵抗部Ｒａの抵抗素子Ｒ３ａとダイオードＤ３ａ、およびオフ用ゲート抵抗Ｒ２を順に通過して接地ノードＧＮＤまでゲート電流が流れる。この結果、第１の半導体スイッチング素子Ｔ１ａのゲート－ソース間に負電圧が印加されて、半導体スイッチング素子Ｔ１ａがターンオフする。このときのターンオフ時間は、半導体スイッチング素子Ｔ１ａの内部ゲート抵抗ｒａ、バランス抵抗部Ｒａの抵抗素子Ｒ３ａ、およびオフ用ゲート抵抗Ｒ２の合成抵抗値と、半導体スイッチング素子Ｔ１ａのゲート－ソース間容量との積によって決まる。

　すなわち、上記構成によれば、抵抗素子Ｒ３ａ，Ｒ４ａの抵抗値をそれぞれＲ３ａ，Ｒ４ａとすれば、ターンオン時のバランス抵抗部Ｒａの抵抗値はＲ４ａで与えられ、ターンオフ時のバランス抵抗部Ｒａの抵抗値はＲ３ａで与えられる。このように、ターンオン時のバランス抵抗部Ｒａの抵抗値（Ｒ４ａ）とターンオフ時のバランス抵抗部Ｒａの抵抗値（Ｒ３ａ）とは、全く独立に調整することができる。したがって、ターンオン時の損失を増加させたくない場合には、バランス抵抗部Ｒａを構成する抵抗素子Ｒ３ａの抵抗値をより大きく設定することによって、ターンオン損失に全く影響を与えずにスイッチング時の寄生発振を抑制することができる。同様に、ターンオフ時の損失を増加させたくない場合には、バランス抵抗部Ｒａを構成する抵抗素子Ｒ４ａの抵抗値をより大きく設定することによって、一方のスイッチング動作に伴う損失を無駄に増加させることなく、半導体スイッチング素子を並列接続する場合に発生するスイッチング動作時の寄生発振を抑制することができる。

　＜実施の形態４＞
　［パワースイッチング装置１０３の構成］
　図５は、実施の形態４によるパワースイッチング装置１０３の構成を示す回路図である。図５のパワースイッチング装置１０３は、制御回路１２およびバランス抵抗部Ｒａ，Ｒｂの構成が図１のパワースイッチング装置１００と異なる。図５のその他の構成は図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

　図５に示すように、制御回路１２は、オン用ＮＭＯＳＦＥＴ１４のソース側の出力ノードＮ１０と、オフ用ＰＭＯＳＦＥＴ１５のソース側の出力ノードＮ１１とを備える。オン用ＮＭＯＳＦＥＴ１４のソース側の出力ノードＮ１０から分岐して、半導体スイッチング素子Ｔ１ａの制御電極に制御信号を出力する配線Ｎ１０aと、半導体スイッチング素子Ｔ１ｂの制御電極に制御信号を出力する配線Ｎ１０ｂとが配設される。オフ用ＰＭＯＳＦＥＴ１５のソース側ノードＮ１１から分岐して、半導体スイッチング素子Ｔ１ａの制御電極に制御信号を出力する配線Ｎ１１ａと、半導体スイッチング素子Ｔ１ｂの制御電極に制御信号を出力する配線Ｎ１１ｂとが配設される。配線Ｎ１０ａと配線Ｎ１１ａとは、半導体スイッチング素子Ｔ１ａの制御電極（ゲート）に接続される。配線Ｎ１０ｂと配線Ｎ１１ｂとは、半導体スイッチング素子Ｔ１ｂの制御電極（ゲート）に接続される。この明細書では、オン用ＮＭＯＳＦＥＴ１４のソース側の出力ノードＮ１０を第１の出力ノードと称し、オフ用ＰＭＯＳＦＥＴのソース側の出力ノードＮ１１を第２の出力ノードと称する場合がある。

　バランス抵抗部Ｒａは、出力ノードＮ１０と半導体スイッチング素子Ｔ１ａのゲートとの間に（すなわち、配線Ｎ１０ａ上に）設けられた抵抗素子Ｒ４ａと、出力ノードＮ１１と半導体スイッチング素子Ｔ１ａのゲートとの間に（すなわち、配線Ｎ１１ａ上に）設けられ、互いに直列に接続されたダイオードＤ３ａおよび抵抗素子Ｒ３ａとを含む。ダイオードＤ３ａのカソードは、出力ノードＮ１１側である。ダイオードＤ３ａと抵抗素子Ｒ３ａとの並び順は、図５の場合と逆でもよい。また、ダイオードＤ３ａは、抵抗素子Ｒ４ａと直列に接続されている構成としてもよい。この場合、ダイオードＤ３ａのカソードは、半導体スイッチング素子Ｔ１ａのゲート側である。この場合においても、ダイオードＤ３ａと抵抗素子Ｒ４ａの並び順は問わない。

　同様に、バランス抵抗部Ｒｂは、出力ノードＮ１０と半導体スイッチング素子Ｔ１ｂのゲートとの間に（すなわち、配線Ｎ１０ｂ上に）設けられた抵抗素子Ｒ４ｂと、出力ノードＮ１１と半導体スイッチング素子Ｔ１ｂのゲートとの間に（すなわち、配線Ｎ１１ｂ上に）設けられ、互いに直列に接続されたダイオードＤ３ｂおよび抵抗素子Ｒ３ｂとを含む。ダイオードＤ３ｂのカソードは、出力ノードＮ１１ｂ側である。ダイオードＤ３ｂと抵抗素子Ｒ３ｂとの並び順は、図５の場合と逆でもよい。また、ダイオードＤ３ｂは、抵抗素子Ｒ４ｂと直列に接続されている構成としてもよい。この場合、ダイオードＤ３ｂのカソードは、半導体スイッチング素子Ｔ１ｂのゲート側である。この場合においても、ダイオードＤ３ｂと抵抗素子Ｒ４ｂの並び順は問わない。

　［パワースイッチング装置１０３の動作］
　次に、図５のパワースイッチング装置１０３の動作について説明する。なお、電力用半導体モジュールＴａ，Ｔｂは同じ回路構成であり、バランス抵抗部Ｒａ，Ｒｂも同じ回路構成であるので、半導体スイッチング素子Ｔ１ａ，Ｔ１ｂのターンオンおよびターンオフはほぼ同時に起こる。したがって、以下の説明では、電力用半導体モジュールＴａの動作を主に説明する。

　外部制御信号ＳｇがＬレベルからＨレベルに切り替わるのに応答して、制御回路１２のオン用ＭＯＳＦＥＴ１４がオン状態に切替わり、オフ用ＭＯＳＦＥＴ１５がオフ状態に切替わる。これによって、第１の直流電源１０の正極ノードＮ２から、オン用ゲート抵抗Ｒ１、出力ノード１０ａ，バランス抵抗部Ｒａの抵抗素子Ｒ４ａ、および電力用半導体モジュールＴａの内部ゲート抵抗ｒａを介して、半導体スイッチング素子Ｔ１ａにゲート電流が流れる。この結果、第１の半導体スイッチング素子Ｔ１ａのゲート－ソース間に正電圧が印加されて、半導体スイッチング素子Ｔ１ａがターンオンする。このときのターンオン時間は、半導体スイッチング素子Ｔ１ａの内部ゲート抵抗ｒａ、バランス抵抗部Ｒａの抵抗素子Ｒ４ａ、およびオン用ゲート抵抗Ｒ１の合成抵抗値と、半導体スイッチング素子Ｔ１ａのゲート－ソース間容量との積によって決まる。

　一方、外部制御信号ＳｇがＨレベルからＬレベルに切替わるのに応答して、制御回路１２のオン用ＭＯＳＦＥＴ１４がオフ状態に切替わり、オフ用ＭＯＳＦＥＴ１５がオン状態に切替わる。これによって、半導体スイッチング素子Ｔ１ａのゲートから、内部ゲート抵抗ｒａ、バランス抵抗部Ｒａの抵抗素子Ｒ３ａとダイオードＤ３ａ、出力ノードＮ１１ａ、およびオフ用ゲート抵抗Ｒ２を順に通過して接地ノードＧＮＤまでゲート電流が流れる。この結果、第１の半導体スイッチング素子Ｔ１ａのゲート－ソース間に負電圧が印加されて、半導体スイッチング素子Ｔ１ａがターンオフする。このときのターンオフ時間は、半導体スイッチング素子Ｔ１ａの内部ゲート抵抗ｒａ、バランス抵抗部Ｒａの抵抗素子Ｒ３ａ、およびオフ用ゲート抵抗Ｒ２の合成抵抗値と、半導体スイッチング素子Ｔ１ａのゲート－ソース間容量との積によって決まる。

　上記構成によれば、実施の形態３と同様の効果を得られるほか、実施の形態３よりもバランス抵抗部Ｒａ，Ｒｂの部品点数を少なくすることができる。なお、バランス抵抗部Ｒａ，Ｒｂの構成は、図１，図３および図４で説明した実施の形態１，２，および３のものにすることもできる。

　＜実施の形態５＞
　［パワースイッチング装置の全体構成］
　図６は、図１のパワースイッチング装置１００に短絡保護回路を組み合わせた場合の構成を示す回路図である。図６の半導体モジュールＴａは、ＲＴＣ（Real-Time　Current　Control）回路２０ａをさらに含む点で図１の半導体モジュールＴａと異なる。図６の半導体モジュールＴｂは、ＲＴＣ回路２０ｂをさらに含む点で図１の半導体モジュールＴｂと異なる。すなわち、ＲＴＣ回路２０（２０ａ，２０ｂ）は、半導体スイッチング素子Ｔ２ａ，Ｔ２ｂごとに個別に設けられる。さらに図６の半導体モジュールＴａでは、センス端子ｔａ付きの半導体スイッチング素子Ｔ２ａが用いられ、半導体モジュールＴｂでは、センス端子ｔｂ付きの半導体スイッチング素子Ｔ２ｂが用いられる。

　図６の駆動回路ＧＤは、オン用ゲート抵抗Ｒ１に接続されたＲＴＣ動作判断回路３０をさらに含む点で図３の駆動回路ＧＤと異なる。この明細書では、ＲＴＣ回路２０を第１の短絡保護回路と称し、ＲＴＣ動作判断回路３０を第２の短絡保護回路と称する場合がある。

　図６のその他の構成は図１と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

　［ＲＴＣ回路の構成および動作］
　ＲＴＣ回路２０ａ，２０ｂは、半導体スイッチング素子Ｔ２ａ，Ｔ２ｂのドレイン電流（主回路電流）がそれぞれ過電流となった場合に、半導体スイッチング素子Ｔ２ａ，Ｔ２ｂのゲート－ソース間電圧を低下させることによって、ドレイン電流を絞るものである。これによって、半導体スイッチング素子Ｔ２ａ，Ｔ２ｂが保護される。ＲＴＣ回路２０ａ，２０ｂは回路構成が同じであるので、以下では、ＲＴＣ回路２０ａについて説明する。

　図６に示すように、ＲＴＣ回路２０ａは、センス抵抗Ｒ５ａと、ダイオードＤ４ａと、抵抗素子Ｒ６ａと、ＮＰＮ型のバイポーラトランジスタＱ１ａとを含む。センス抵抗Ｒ５ａは、センス端子ｔａと半導体スイッチング素子Ｔ２ａのソース側のノードＮ４ａとの間に接続される。なお、ダイオードＤ４ａと抵抗素子Ｒ６ａの並び順は逆であってもよい。バイポーラトランジスタＱ１ａのベースは、半導体スイッチング素子Ｔ２ａのセンス端子ｔａと接続される。

　上記の構成のＲＴＣ回路２０ａによれば、半導体スイッチング素子Ｔ２ａのセンス端子ｔａを介してセンス電流が流れると、センス抵抗Ｒ５ａに電圧が生じる（すなわち、センス電流がセンス抵抗Ｒ５ａによって検出される）。センス抵抗Ｒ５ａに発生した電圧が閾値を超えると、ＮＰＮ型トランジスタＱ１ａがオンする。この結果、半導体スイッチング素子Ｔ２ａのゲート－ソース間電圧が低下するので、半導体スイッチング素子Ｔ２ａのドレイン電流（主回路電流）が絞られる。

　図６のＲＴＣ回路２０ａは一例に過ぎない。より一般的には、ＲＴＣ回路２０ａは、半導体スイッチング素子を流れるドレイン電流（主回路電流）を検出する電流検出部（Ｒ５ａ）と、検出したドレイン電流が閾値を超えている場合に半導体スイッチング素子のゲート電圧低下させる判断処理部（Ｑ１ａ）とを含む構成であれば、他のどのような構成であっても構わない。

　［ＲＴＣ動作判断回路の構成および動作］
　ＲＴＣ動作判断回路３０は、ＲＴＣ回路２０ａ，２０ｂのいずれか（少なくとも一方）が動作しているか否かを判断する。そして、ＲＴＣ動作判断回路３０は、ＲＴＣ回路２０ａ，２０ｂのいずれかが動作していることを検出した場合には、制御回路１２の出力を強制遮断する（半導体スイッチング素子Ｔ２ａ，Ｔ２ｂをオフ状態にするような制御信号を制御回路１２に出力させる）。具体的に、ＲＴＣ動作判断回路３０は、遅延回路３１（マスク回路）と、電圧削減回路３２と、ＰＮＰ型バイポーラトランジスタＱ２とを含む。

　遅延回路３１は、オン用ゲート抵抗Ｒ１と並列に接続され、かつ、互いに直列に接続されたコンデンサＣ１および抵抗素子Ｒ７を含む。抵抗素子Ｒ７の一端は、オン用ゲート抵抗Ｒ１の低電圧側のノードＮ５と接続される。

　電圧削減回路３２は、ツェナーダイオードＺＤ１および抵抗素子Ｒ８，Ｒ９を含む。ツェナーダイオードＺＤ１のアノードが抵抗素子Ｒ７の他端Ｎ６に接続される。抵抗素子Ｒ８，Ｒ９はこの並び順で、ツェナーダイオードＺＤ１のカソードと、直流電源１０の正極ノードＮ２との間に接続される。

　ＰＮＰ型バイポーラトランジスタＱ２のエミッタは、直流電源１０の正極ノードＮ２に接続され、トランジスタＱ２のベースは抵抗素子Ｒ８，Ｒ９の接続ノードに接続される。トランジスタＱ２のコレクタからは、ＲＴＣ回路２０ａ，２０ｂの動作判定結果を表す信号が、スイッチ制御回路１３に出力される。

　図７は、図６のＲＴＣ動作判断回路３０の動作を示すタイミング図である。図７では、上から順に、外部制御信号Ｓｇ、半導体スイッチング素子Ｔ１ａ，Ｔ１ｂのゲート電圧Ｖｇａ，Ｖｇｂ、制御回路１２の出力ノードＮ１から出力される制御電流（ゲート電流）Ｉｇ、半導体スイッチング素子Ｔ１ａ，Ｔ１ｂのドレイン電流Ｉｄ、および半導体スイッチング素子Ｔ１ａ，Ｔ１ｂのドレイン電圧Ｖｄが示されている。さらに、図７では、オン用ゲート抵抗Ｒ１に生じた電圧Ｖｒｇと、トランジスタＱ２のベース・エミッタ間電圧Ｖｇｆとが示されている。以下では、短絡電流が流れた場合の半導体スイッチング素子Ｔ２ａとバランス抵抗部Ｒａの動作について説明する。半導体スイッチング素子Ｔ２ｂおよびバランス抵抗部Ｒｂについても同様である。

　図６、図７を参照して、時刻ｔ１０において、外部制御信号ＳｇがＬレベルからＨレベルに切り替わるのに応答して、制御回路１２のオン用ＭＯＳＦＥＴ１４がオン状態に切替わり、オフ用ＭＯＳＦＥＴ１５がオフ状態に切替わる。これによって、第１の直流電源１０の正極ノードＮ２から、オン用ゲート抵抗Ｒ１、バランス抵抗部ＲａのダイオードＤ２ａ、および内部ゲート抵抗ｒａを介して、半導体スイッチング素子Ｔ２ａにゲート電流が流れる。この結果、第１の半導体スイッチング素子Ｔ２ａのゲート－ソース間に正電圧が印加され、時刻ｔ２１に半導体スイッチング素子Ｔ２ａはターンオンする。

　短絡時には負荷が小さいため、正常動作時に比べて大きなドレイン電流Ｉｄ（主回路電流）が流れる。時刻ｔ１１において、抵抗素子Ｒ５ａに生じる電圧が閾値電圧を超えるためトランジスタＱ１ａがオン状態となる（ＲＴＣ回路２０ａが動作状態になる）。この結果、ゲート電圧Ｖｇａが低下する。さらに、ＲＴＣ回路２０ａが動作状態になることによって、時刻ｔ１１以降もゲート電流Ｉｇが流れ続ける。ゲート電流Ｉｇが流れている間、コンデンサＣ１の充電が継続するので、トランジスタＱ２のベース・エミッタ間電圧Ｖｇｆの絶対値が増加し続ける。

　時刻ｔ１３にゲート・エミッタ間電圧ＶｇｆがトランジスタＱ２の閾値電圧Ｖｇｆｏｎを超えると、トランジスタＱ２がオン状態になる。これによって、ＲＴＣ動作判断回路３０からスイッチ制御回路１３に出力される判断結果を表す信号が活性化される（Ｈレベルになる）。この結果、スイッチ制御回路１３は、時刻ｔ１４においてゲート電圧Ｖｇａを０Ｖにする。さらに、ＲＴＣ動作判断回路３０の判定結果が外部回路に出力されることによって、時刻ｔ１５に外部制御信号ＳｇがＨレベルからＬレベルに切替わる。

　以下、電圧削減回路３２の効果について補足する。トランジスタＱ２の閾値電圧Ｖｇｆｏｎは、０．６Ｖ～１Ｖ程度である。したがって、通常動作でのターンオン時（図２の時刻ｔ０から時刻ｔ３の間）にトランジスタＱ２のゲート電圧Ｖｇｆの絶対値が閾値電圧Ｖｇｆｏｎの絶対値を超えないようにするために、遅延回路３１の時定数を比較的大きな値にしなければならないという問題がある。

　これに対して、電圧削減回路３２が設けられた図６の回路では、ターンオン時におけるトランジスタＱ２のゲート電圧Ｖｇｆは、コンデンサＣ１の電圧からツェナーダイオードＺＤ１のツェナー電圧を減算し、減算結果を抵抗素子Ｒ８，Ｒ９によって分圧した電圧に等しくなる。すなわち、トランジスタＱ２のゲート電圧Ｖｇｆの絶対値は、電圧削減回路３２が設けられていない場合に比べて削減される。この結果、遅延回路３１の時定数を比較的小さな値にすることができるので、短絡保護動作を高速化できる。

　なお、電圧削減回路３２は必ずしも必要な構成ではない。すなわち、ＲＴＣ動作判断回路３０は、少なくとも、オン用ゲート抵抗Ｒ１の両端間の電圧の変化を遅延させた電圧を出力する遅延回路（マスク回路）３１と、遅延回路３１の出力電圧が閾値を超えたときにＲＴＣ回路が動作していると判定する判定回路（Ｑ２）とを含む。

　［パワースイッチング装置１０４の動作］
　次に、短絡保護回路の動作を含めたパワースイッチング装置の動作について説明する。

　図８は、図６のパワースイッチング装置１０４において通常動作時のゲート電流Ｉｇの経路を示す図である。図９は、図６のパワースイッチング装置１０４において短絡動作時のゲート電流Ｉｇの経路を示す図である。図８、図９においてゲート電流Ｉｇの経路を太線で示している。

　まず、図８を参照して、短絡が発生していない通常動作時について説明する。通常動作時には、ＮＰＮ型トランジスタＱ１ａ，Ｑ１ｂはオフ状態になっているため、ＲＴＣ回路２０ａ，２０ｂは動作しない。また、通常動作時のターンオン時には、半導体スイッチング素子Ｔ２ａ，Ｔ２ｂの入力容量を充電する間のみ、図８に示すように、ゲート電流Ｉｇが流れ、オン用ゲート抵抗Ｒ１の両端に電圧が発生する。このとき、ＰＮＰ型トランジスタＱ２がオンしないようにするため、ＲＴＣ動作判断回路３０は、コンデンサＣ１と抵抗Ｒ７で構成される遅延回路３１（マスク回路）を含む。遅延回路３１が、抵抗Ｒ９の両端に発生する電圧の上昇を遅らせることによって、トランジスタＱ２はオフ状態のままである。

　次に、図９を参照して短絡動作時について説明する。スイッチ制御回路１３の誤動作などによって主回路が短絡し、半導体モジュールＴａ，Ｔｂの主回路電流が同時に過電流となった場合、各半導体スイッチング素子Ｔ２ａ，Ｔ２ｂのセンス端子ｔａ，ｔｂから流出する電流も主回路電流に比例して増加する。この結果、センス抵抗Ｒ５ａ，Ｒ５ｂに発生する電圧が上昇することによって、各ＮＰＮ型トランジスタＱ１ａ，Ｑ１ｂのベース－エミッタ間電圧が上昇する。このベース－エミッタ間電圧が各ＮＰＮ型トランジスタＱ１ａ，Ｑ１ｂのしきい値電圧を超えた場合、各ＮＰＮトランジスタＱ１ａ、Ｑ１ｂがオンする。

　この結果、図９に示すように、オン用ゲート抵抗Ｒ１、バランス抵抗部ＲａのダイオードＤ２ａ、ＲＴＣ回路２０ａ内のダイオードＤ４ａ、および抵抗素子Ｒ６ａの順でゲート電流Ｉｇが流れる。さらに、オン用ゲート抵抗Ｒ１、バランス抵抗部ＲｂのダイオードＤ２ｂ、ＲＴＣ回路２０ｂ内のダイオードＤ４ｂおよび抵抗Ｒ６ｂの順でゲート電流Ｉｇが流れる。さらに、各ＮＰＮトランジスタＱ１ａ、Ｑ１ｂがオンすることによって、各半導体スイッチング素子Ｔ２ａ，Ｔ２ｂのゲート－ソース間電圧が低下し、それに伴い主回路電流Ｉｄが絞られる。

　このとき、半導体スイッチング素子Ｔ２ａのゲート－ソース間電圧は、抵抗素子Ｒ６ａに発生する電圧に等しい。この抵抗素子Ｒ６ａの電圧は、オン用ゲート抵抗Ｒ１の抵抗値と、抵抗素子Ｒ６ａの抵抗値の２分の１とによって、電源電圧Ｖｓを分圧した電圧である。同様に、半導体スイッチング素子Ｔ２ｂのゲート－ソース間電圧は、抵抗素子Ｒ６ｂに発生する電圧に等しい。この抵抗素子Ｒ６ｂの電圧は、オン用ゲート抵抗Ｒ１の抵抗値と、抵抗素子Ｒ６ｂの抵抗値の２分の１とによって、電源電圧Ｖｓを分圧した電圧である。上記において、抵抗素子Ｒ６ａの抵抗値と抵抗素子Ｒ６ｂの抵抗値は等しい。バランス抵抗部Ｒａ，Ｒｂの抵抗値は、正常動作時のターンオン時の抵抗値、すなわちダイオードＤ２ａ，Ｄ２ｂのオン抵抗にそれぞれ等しいので無視できる。

　ＲＴＣ回路動作後、ゲート電流Ｉｇが流れ続けるため、オン用ゲート抵抗Ｒ１には電圧が発生し続ける。このオン用ゲート抵抗Ｒ１に発生する電圧は、オン用ゲート抵抗Ｒ１の抵抗値と抵抗素子Ｒ６ａの抵抗値の２分の１とによって、電源電圧Ｖｓを分圧した電圧である。この結果、抵抗素子Ｒ９に発生する電圧が、ＰＮＰ型トランジスタＱ２の動作閾値電圧を超えたとき、ＰＮＰ型トランジスタＱ２がオンする。この結果、スイッチ制御回路１３によって外部制御信号Ｓｇが強制遮断される。

　上記の抵抗素子Ｒ９の電圧は、オン用ゲート抵抗Ｒ１の電圧に依存した値となる。このため、オン用ゲート抵抗Ｒ１、およびＲＴＣ回路２０ａの抵抗Ｒ６ａの分圧比が、ＲＴＣ動作判断回路３０の動作精度に影響する。したがって、たとえば、バランス抵抗部Ｒａ，ＲｂにダイオードＤ２ａ，Ｄ２ｂが設けられていない従来技術の構成の場合には、ターンオフ時の寄生発振を抑制するためにバランス抵抗部Ｒａ，Ｒｂの抵抗値を増加させると、相対的にオン用ゲート抵抗Ｒ１の両端に発生する電圧が低下する。このため、ＲＴＣ動作判断回路３０の動作が遅くなり、最悪の場合には短絡時にもＲＴＣ動作判断回路が動作しない場合も生じる。これに対して、本実施の形態の構成では、寄生発振を抑制するためにターンオフ時のバランス抵抗部Ｒａ，Ｒｂの抵抗値（すなわち、抵抗素子Ｒ３ａ，Ｒ３ｂの抵抗値）を大きくしたとしても、オン用ゲート抵抗Ｒ１の値には影響しない。この結果、ＲＴＣ回路２０ａ，２０ｂが動作後のオン用ゲート抵抗Ｒ１の両端に生じる電圧は、バランス抵抗部の抵抗素子Ｒ３ａ、Ｒ３ｂの値に関わらず常に一定であるため、ＲＴＣ動作判断回路３０を正確に動作させることができる。

　上述したように、本実施の形態によるパワースイッチング装置１０４では、実施の形態１と同様の効果が得られるとともに、短絡時にＲＴＣ動作判断回路３０を正確に動作させることができる。

　＜実施の形態６＞
　［パワースイッチング装置１０５の構成］
　図１０は、図４のパワースイッチング装置１０２に短絡保護回路を組み合わせた場合の構成を示す回路図である。図１０の半導体モジュールＴａ，Ｔｂは、それぞれＲＴＣ回路２０ａ，２０ｂをさらに含む点で図４の半導体モジュールＴａと異なる。ＲＴＣ回路２０ａ，２０ｂの構成例は図６で説明したものと同じであるので、説明を繰り返さない。

　さらに、図１０の半導体モジュールＴａでは、センス端子ｔａ付きの半導体スイッチング素子Ｔ２ａが用いられ、半導体モジュールＴｂでは、センス端子ｔｂ付きの半導体スイッチング素子Ｔ２ｂが用いられる。

　図１０の駆動回路ＧＤは、バランス抵抗部Ｒａの抵抗素子Ｒ４ａに接続されたＲＴＣ動作判断回路３０ａと、バランス抵抗部Ｒｂの抵抗素子Ｒ４ｂに接続されたＲＴＣ動作判断回路３０ｂをさらに含む点で図４の駆動回路ＧＤと異なる。ＲＴＣ動作判断回路３０ａ，３０ｂの構成は、図６で説明したＲＴＣ動作判断回路３０と同じであるので、末尾の「ａ」および「ｂ」の符号を除いて図６のＲＴＣ動作判断回路３０と同じ参照符号を付することによって説明を繰り返さない。末尾の「ａ」および「ｂ」の符号は、ＲＴＣ動作判断回路３０ａ，３０ｂにそれぞれ対応するものであることを示している。なお、ＲＴＣ動作判断回路３０ａ，３０ｂは、それぞれバランス抵抗部Ｒａ，Ｒｂの両端に接続してもよい。

　図１０のその他の構成は図４と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

　［パワースイッチング装置１０５の動作］
　次に、並列接続された半導体スイッチング素子Ｔ２ａ，Ｔ２ｂのうち、半導体スイッチング素子Ｔ２ａが何らかの故障によって短絡した場合の短絡保護動作について説明する。

　図１１は、図１０のパワースイッチング装置１０５において、半導体スイッチング素子Ｔ２ａが短絡故障した場合のゲート電流Ｉｇの経路を示す図である。図１１においてゲート電流Ｉｇの経路を太線で示している。

　半導体スイッチング素子Ｔ２ａが何らかの故障により短絡したとき、半導体スイッチング素子Ｔ２ａのセンス端子ｔａから流出するセンス電流も主電極間の主電流に比例して増加する。これによって、センス抵抗Ｒ５ａに発生する電圧、すなわち、ＮＰＮ型トランジスタＱ１ａのベース－エミッタ間電圧が閾値電圧を超えたとき、ＮＰＮ型トランジスタＱ１ａがオンする。この結果、図１１に示すように、オン用ゲート抵抗Ｒ１、バランス抵抗部Ｒａの抵抗素子Ｒ４ａとダイオードＤ２ａ、ＲＴＣ回路２０ａ内のダイオードＤ４ａ、および抵抗素子Ｒ６ａの順でゲート電流Ｉｇが流れる。ＮＰＮ型トランジスタＱ１ａがオンすることによって、半導体スイッチング素子Ｔ２ａのゲート－ソース間電圧が低下し、それに伴い主電流Ｉｄが絞られる。

　このとき、半導体スイッチング素子Ｔ２ａのゲート－ソース間電圧は、抵抗素子Ｒ６ａに発生する電圧に等しい。この抵抗素子Ｒ６ａの電圧は、オン用ゲート抵抗Ｒ１と、バランス抵抗部Ｒａの抵抗素子Ｒ４ａの抵抗値と、抵抗素子Ｒ６ａの抵抗値とによって、電源電圧Ｖｓを分圧した電圧である。

　ＲＴＣ回路２０ａの動作後、ゲート電流Ｉｇが流れ続けるため、バランス抵抗部Ｒａの抵抗素子Ｒ４ａの両端間には電圧が発生し続ける。このバランス抵抗部Ｒａの抵抗素子Ｒ４ａにかかる電圧は、オン用ゲート抵抗Ｒ１と、バランス抵抗部Ｒａの抵抗素子Ｒ４ａの抵抗値と、抵抗素子Ｒ６ａの抵抗値とによって、電源電圧Ｖｓを分圧した電圧である。この結果、抵抗素子Ｒ９ａにかかる電圧が、ＰＮＰ型トランジスタＱ２ａの動作閾値電圧を超えたとき、ＰＮＰ型トランジスタＱ２ａがオンする。この結果、スイッチ制御回路１３によって外部制御信号Ｓｇが強制遮断される。

　上記の抵抗素子Ｒ９ａの電圧は、バランス抵抗部Ｒａの抵抗素子Ｒ４ａの電圧に依存した値となる。このため、オン用ゲート抵抗Ｒ１、バランス抵抗部Ｒａの抵抗素子Ｒ４ａ、およびＲＴＣ回路２０ａの抵抗Ｒ６ａの分圧比が、ＲＴＣ動作判断回路３０ａの動作精度に影響する。本実施の形態の場合、ターンオン時および短絡動作時のバランス抵抗部Ｒａの抵抗値は抵抗素子Ｒ４ａの抵抗値で決まり、ターンオフ時のバランス抵抗部Ｒａの抵抗値は抵抗素子Ｒ３ａの抵抗値で決まる。すなわち、ターンオン時のバランス抵抗部Ｒａの抵抗値は、ターンオフ時のバランス抵抗部Ｒａの抵抗値に影響されない。したがって、オン用ゲート抵抗Ｒ１の抵抗値を小さくし、バランス抵抗部Ｒａの抵抗素子Ｒ４ａの抵抗値を大きくすることが可能である。この結果、ＲＴＣ回路２０ａが動作後のバランス抵抗部Ｒａの抵抗Ｒ４ａの電圧を相対的に大きくすることにより、ＲＴＣ動作判断回路３０ａを正確に動作させることが可能となる。

　なお、バランス抵抗部Ｒａの回路構成とバランス抵抗部Ｒｂの回路構成は同じであり、半導体モジュールＴａの回路構成と半導体モジュールＴｂの回路構成は同じであるので、半導体スイッチング素子Ｔ２ｂが短絡故障した場合にも、上記の同様に、高速かつ正確に短絡保護を行うことができる。さらに、バランス抵抗部Ｒａ，Ｒｂの抵抗素子Ｒ４ａ，Ｒ４ｂの抵抗値を大きくすることにより、半導体スイッチング素子を並列接続する場合に発生するスイッチング時の寄生発振の抑制効果が得られる。

　また、前述の実施の形態５の場合（図６のパワースイッチング装置１０４）において、半導体スイッチング素子Ｔ２ａのみが何らかの故障により短絡し、ＲＴＣ回路２０ａのみが動作したとする。この場合、オン用ゲート抵抗Ｒ１の両端間の電圧は、オン用ゲート抵抗Ｒ１の抵抗値と抵抗素子Ｒ６ａの抵抗値とによって、電源電圧Ｖｓを分圧した電圧である。このため、半導体スイッチング素子Ｔ２ａ，Ｔ２ｂに同時に短絡電流が流れる場合よりも、ＲＴＣ動作判断回路３０の動作精度が低くなる。これに対して、本実施の形態によれば、オン用ゲート抵抗Ｒ１の抵抗値を０Ωとすることによって、半導体スイッチング素子Ｔ２ａ，Ｔ２ｂのいずれか１つが短絡した場合と両方同時に短絡した場合のいずれにおいても、ＲＴＣ回路動作後の抵抗素子Ｒ４ａの電圧は、バランス抵抗部Ｒａの抵抗素子Ｒ４ａの抵抗値と抵抗素子Ｒ６ｂの抵抗値とで電源電圧Ｖｓを分圧した電圧に等しくなる。したがって、どちらの場合においても、同一の精度でＲＴＣ動作判断回路３０ａを正確に動作させることができる。

　［実施の形態６の効果］
　このように、本実施の形態によるパワースイッチング装置１０５では、半導体スイッチング素子Ｔ２ａ，Ｔ２ｂのうち少なくとも１つに短絡電流が流れた場合において、正確にＲＴＣ動作判断回路３０ａ，３０ｂを動作させることができる。この結果、高速かつ正確な短絡保護が可能となる。

　さらに、前述の実施の形態５では、半導体スイッチング素子Ｔ２ａ，Ｔ２ｂ，…の並列数が増えるほど、いずれか１つの半導体スイッチング素子が何らかの故障により短絡した場合、ＲＴＣ動作判断回路の動作精度が低くなる。これに対して、本実施の形態には、半導体スイッチング素子Ｔ２ａ，Ｔ２ｂ，…の並列数が増えてもＲＴＣ動作判断回路３０ａ，３０ｂ，…の動作精度は変わらないため、本実施の形態は、半導体スイッチング素子の並列数が多い時に特に効果的である。

　なお、本実施の形態のＲＴＣ動作判断回路３０ａ，３０ｂは、図３で説明したバランス抵抗部Ｒａ，Ｒｂの両端、もしくは抵抗素子Ｒ４ａ，Ｒ４ｂにそれぞれ接続することも可能である。また、本実施の形態のＲＴＣ動作判断回路３０ａ，３０ｂは、図５で説明したバランス抵抗部Ｒａ，Ｒｂの両端、もしくは抵抗素子Ｒ４ａ，Ｒ４ｂにそれぞれ接続することも可能である。
＜実施の形態７＞
　［パワースイッチング装置１０６の構成］
　図１２は、図４のパワースイッチング装置１０２に短絡保護回路を組み合わせた場合の変形例の構成を示す回路図である。図１２の半導体モジュールＴａ，Ｔｂは、それぞれＲＴＣ回路２０ａ，２０ｂをさらに含む点で図４の半導体モジュールＴａと異なる。ＲＴＣ回路２０ａ，２０ｂの構成例は図６で説明したものと同じであるので、説明を繰り返さない。

　さらに、図１２の半導体モジュールＴａでは、センス端子ｔａ付きの半導体スイッチング素子Ｔ２ａが用いられ、半導体モジュールＴｂでは、センス端子ｔｂ付きの半導体スイッチング素子Ｔ２ｂが用いられる。

　図１２の駆動回路ＧＤは、ダイオードＤ５ａ，Ｄ５ｂをさらに含む。ダイオードＤ５ａのカソードは、バランス抵抗部Ｒａと半導体スイッチング素子Ｔ２ａのゲートとを結ぶ結線に接続されている。ダイオードＤ５ｂのカソードは、バランス抵抗部Ｒｂと半導体スイッチング素子Ｔ２ｂのゲートとを結ぶ結線に接続されている。ダイオードＤ５ａのアノードと、ダイオードＤ５ｂのアノードは、共通の接続ノードＮ９に接続されている。

　ＲＴＣ動作判断回路３０は、制御回路１２の出力ノードＮ１と接続ノードＮ９との間に接続されている。ＲＴＣ動作判断回路３０の構成は、図６で説明したものと同じである。すなわち、ＲＴＣ動作判断回路３０は、遅延回路３１（マスク回路）と、電圧削減回路３２と、ＰＮＰ型バイポーラトランジスタＱ２とを含む。遅延回路３１は、出力ノードＮ１と接続ノードＮ９との間に直列に接続されたコンデンサＣ１と抵抗素子Ｒ７とを含む（コンデンサＣ１が出力ノードＮ１に近い側に接続される）。

　図１２のその他の構成は図４と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。なお、図１２のバランス抵抗部Ｒａ，Ｒｂの構成、および制御回路１２の構成は、図１の変形例、図３、図５のいずれの構成であってもよい。本実施の形態を図５の構成と組み合わせる場合、ＲＴＣ動作判断回路３０は制御回路１２の出力ノードＮ１０と接続ノードＮ９との間に接続される。この明細書では、接続ノードＮ９を第１の接続ノードと称する場合がある。

　［パワースイッチング装置１０６の動作］
　次に、並列接続された半導体スイッチング素子Ｔ２ａ，Ｔ２ｂのうち、半導体スイッチング素子Ｔ２ａが何らかの故障によって短絡した場合の短絡保護動作について説明する。

　図１３は、図１２のパワースイッチング装置１０６において、半導体スイッチング素子Ｔ２ａが短絡故障した場合のゲート電流Ｉｇの経路を示す図である。図１３においてゲート電流Ｉｇの経路を太線で示している。

　半導体スイッチング素子Ｔ２ａが何らかの故障により短絡したとき、半導体スイッチング素子Ｔ２ａのセンス端子ｔａから流出するセンス電流も主電極間の主電流に比例して増加する。これによって、センス抵抗Ｒ５ａにかかる電圧、すなわち、ＮＰＮ型トランジスタＱ１ａのベース－エミッタ間電圧が閾値電圧を超えたとき、ＮＰＮ型トランジスタＱ１ａがオンする。この結果、図１３に示すように、オン用ゲート抵抗Ｒ１、バランス抵抗部Ｒａの抵抗素子Ｒ４ａ、ＲＴＣ回路２０ａ内のダイオードＤ４ａ、および抵抗素子Ｒ６ａの順でゲート電流Ｉｇが流れる。ＮＰＮ型トランジスタＱ１ａがオンすることによって、半導体スイッチング素子Ｔ２ａのゲート－ソース間電圧が低下し、それに伴い主電流Ｉｄが絞られる。

　ＲＴＣ回路２０ａの動作後、ゲート電流Ｉｇが流れ続けるため、オン用ゲート抵抗Ｒ１の両端間には電圧が発生し続ける。このオン用ゲート抵抗Ｒ１にかかる電圧は、オン用ゲート抵抗Ｒ１と、バランス抵抗部Ｒａの抵抗素子Ｒ４ａの抵抗値と、抵抗素子Ｒ６ａの抵抗値とによって、電源電圧Ｖｓを分圧した電圧である。この結果、抵抗素子Ｒ９に発生する電圧が、ＰＮＰ型トランジスタＱ２の動作閾値電圧を超えたとき、ＰＮＰ型トランジスタＱ２がオンする。この結果、スイッチ制御回路１３によって外部制御信号Ｓｇが強制遮断される。

　上記の抵抗素子Ｒ９の電圧は、バランス抵抗部Ｒａの抵抗素子Ｒ４ａの電圧に依存した値となる。このため、オン用ゲート抵抗Ｒ１、バランス抵抗部Ｒａの抵抗素子Ｒ４ａ、およびＲＴＣ回路２０ａの抵抗Ｒ６ａの分圧比が、ＲＴＣ動作判断回路３０の動作精度に影響する。本実施の形態の場合、ターンオン時および短絡動作時のバランス抵抗部Ｒａの抵抗値は抵抗素子Ｒ４ａの抵抗値で決まり、ターンオフ時のバランス抵抗部Ｒａの抵抗値は抵抗素子Ｒ３ａの抵抗値で決まる。すなわち、ターンオン時のバランス抵抗部Ｒａの抵抗値は、ターンオフ時のバランス抵抗部Ｒａの抵抗値に影響されない。したがって、バランス抵抗部Ｒａの抵抗素子Ｒ４ａの抵抗値を大きくし、オン用ゲート抵抗Ｒ１の抵抗値を小さくすることが可能である。この結果、ＲＴＣ回路２０ａが動作後のバランス抵抗部Ｒａの抵抗Ｒ４ａの電圧を相対的に大きくすることにより、ＲＴＣ動作判断回路３０を正確に動作させることが可能となる。

　なお、バランス抵抗部Ｒａの回路構成とバランス抵抗部Ｒｂの回路構成は同じであり、半導体モジュールＴａの回路構成と半導体モジュールＴｂの回路構成は同じであるので、半導体スイッチング素子Ｔ２ｂが短絡故障した場合にも、上記の同様に、高速かつ正確に短絡保護を行うことができる。さらに、バランス抵抗部Ｒａ，Ｒｂの抵抗素子Ｒ４ａ，Ｒ４ｂの抵抗値を大きくすることにより、半導体スイッチング素子を並列接続する場合に発生するスイッチング時の寄生発振を抑制することができる。

　また、前述の実施の形態５の場合（図６のパワースイッチング装置１０４）において、半導体スイッチング素子Ｔ２ａのみが何らかの故障により短絡し、ＲＴＣ回路２０ａのみが動作したとする。この場合、オン用ゲート抵抗Ｒ１の両端間の電圧は、オン用ゲート抵抗Ｒ１の抵抗値と抵抗素子Ｒ６ａの抵抗値とによって、電源電圧Ｖｓを分圧した電圧である。このため、半導体スイッチング素子Ｔ２ａ，Ｔ２ｂに同時に短絡電流が流れる場合よりも、ＲＴＣ動作判断回路３０の動作精度が低くなる。これに対して、本実施の形態によれば、オン用ゲート抵抗Ｒ１の抵抗値を０Ωに設定することによって、半導体スイッチング素子Ｔ２ａ，Ｔ２ｂのいずれか１つが短絡した場合と両方同時に短絡した場合のいずれにおいても、ＲＴＣ回路動作後の抵抗素子Ｒ４ａの電圧は、バランス抵抗部Ｒａの抵抗素子Ｒ４ａの抵抗値と抵抗素子Ｒ６ｂの抵抗値とで電源電圧Ｖｓを分圧した電圧に等しくなる。したがって、どちらの場合において、同一の精度でＲＴＣ動作判断回路３０を正確に動作させることができる。
［実施の形態７の効果］
　本実施の形態によるパワースイッチング装置１０６では、実施の形態６と同様の効果を得られる。さらに、前述の実施の形態６では、半導体スイッチング素子の並列数と同数のＲＴＣ動作判断回路が必要であるが、本実施の形態では、半導体スイッチング素子の並列数に関わらずＲＴＣ動作判断回路は一つでよいため、部品点数の増加によるコスト増大や制御回路面積の増大を抑制することができる。

　＜各実施の形態で共通の変形例＞
　ゲート駆動回路ＧＤを構成するオン用ＭＯＳＦＥＴ１４およびオフ用ＭＯＳＦＥＴ１５に代えて、それぞれバイポーラトランジスタを用いてもよい。半導体モジュールＴａ，Ｔｂを構成する半導体スイッチング素子Ｔ１ａ，Ｔ１ｂとして、ＭＯＳＦＥＴに代えてＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）を用いてもよい。２個の半導体スイッチング素子Ｔ１ａ，Ｔ１ｂを並列接続するだけでなく、３個以上の半導体スイッチング素子を並列に接続していてもよい。

　半導体スイッチング素子Ｔ１ａ，Ｔ１ｂの材料として、Ｓｉ（シリコン）だけでなく、ＳｉＣ（炭化ケイ素）、ＧａＮ（窒化ガリウム）、Ｃ（ダイヤモンド）などのワイドギャップ半導体を用いてもよい。ワイドギャップ半導体スイッチング素子は、高速スイッチングに適している。従来技術のように、バランス抵抗部Ｒａ，Ｒｂにおいてダイオードが設けられていない場合には、ターンオフ時のみでなくターンオン時のゲート抵抗値も大きくなるために、ターンオフ損失だけでなくターンオン損失も増加することになるので、ワイドギャップ半導体素子の高速スイッチング素子を活かし切れていない。これに対して、バランス抵抗部Ｒａ，Ｒｂを図１、図３、図４、図５のように構成することによって、ターンオン時もしくはターンオフ時のいずれか一方のスイッチング動作に伴う損失を増加させることなく、スイッチング動作で発生する寄生発振を抑制することができるので、高価なワイドギャップ半導体素子を破壊することない。この結果、高速スイッチングに適したワイドギャップ半導体素子の特性を活かすことができる。

　＜他の適用例＞
　各実施の形態のパワースイッチング装置は、半導体スイッチング素子Ｔ１ａ，Ｔ１ｂのドレイン－ソース間の大きな電圧変化ｄＶ／ｄｔおよび電流変化ｄＩ／ｄｔに起因した放射ノイズの抑制のためにも用いることができる。すなわち、ターンオフ時の放射ノイズが問題となる場合には、バランス抵抗部Ｒａ，Ｒｂの構成として図１、図３、図４、図５で示した構成を用いることによって、ターンオン損失を増大させることなく、ターンオフ時の放射ノイズを制限することができる。逆に、ターンオン時の放射ノイズが問題となる場合には、バランス抵抗部Ｒａ，Ｒｂの構成として図１、図３のダイオードの極性を逆にした構成を採用することによって、もしくは図４において抵抗素子Ｒ４ａの抵抗値を選定することによって、もしくは図５において抵抗素子Ｒ４ａの抵抗値を選定することによって、ターンオフ損失を増大させることなく、ターンオン時の放射ノイズを制限することができる。

　今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

　１０　第１の直流電源、１１　第２の直流電源、１２　制御回路、１３　スイッチ制御回路、２０，２０ａ，２０ｂ　ＲＴＣ回路、３０，３０ａ，３０ｂ　ＲＴＣ動作判断回路、３１　遅延回路、３２　電圧削減回路、１００～１０４　パワースイッチング装置、ＧＤ　駆動回路、Ｉｄ　ドレイン電流（主電流）、Ｉｇ　ゲート電流、Ｎ１　出力ノード、Ｎ２　正極ノード、Ｎ３　接続ノード、ＮＤ　高圧側ノード、ＮＳ　低圧側ノード、Ｒａ，Ｒｂ　バランス抵抗部、Ｓｇ　外部制御信号、Ｔ１ａ，Ｔ１ｂ，Ｔ２ａ，Ｔ２ｂ　半導体スイッチング素子、Ｔａ，Ｔｂ　半導体モジュール。

Claims

　互いに並列接続された複数の半導体スイッチング素子を備え、各前記半導体スイッチング素子は第１の主電極、第２の主電極、および制御電極を有し、
　さらに、各前記半導体スイッチング素子をターンオンおよびターンオフする制御信号を出力するため少なくとも１つの出力ノードを有する制御回路と、
　前記複数の半導体スイッチング素子にそれぞれ対応し、各々が前記対応する半導体スイッチング素子の前記制御電極と前記少なくとも１つの出力ノードとの間に接続された複数のバランス抵抗部とを備え、
　各前記バランス抵抗部は、各前記半導体スイッチング素子のターンオン時とターンオフ時との少なくとも一方で発生する前記半導体スイッチング素子間の寄生発振を抑制するために設けられ、
　各前記バランス抵抗部は、さらに前記制御信号に従って各前記半導体スイッチング素子がターンオンする場合とターンオフする場合とで、各前記バランス抵抗部の抵抗値が異なる値に切替えられるように構成される、パワースイッチング装置。
　前記制御回路は、
　各前記半導体スイッチング素子のターンオン時のスイッチング速度を調節する第１の抵抗素子と、
　各前記半導体スイッチング素子のターンオフ時のスイッチング速度を調節する第２の抵抗素子とを有する、請求項１に記載のパワースイッチング装置。
　前記パワースイッチング装置は、さらに、
　前記複数の半導体スイッチング素子にそれぞれ対応して設けられ、各々が、前記対応する半導体スイッチング素子の前記第１および第２の主電極間に過電流が流れていることを検出した場合に、前記制御電極と前記第１の主電極との間の電圧を減少させる複数の第１の保護回路と、
　前記制御信号を供給するための配線に流れる電流を検出し、検出した電流に基づいて前記複数の第１の保護回路の少なくとも１つが動作状態にあるか否かを判断し、前記複数の第１の保護回路のうち対応する保護回路が動作状態の場合に各前記半導体スイッチング素子をオフにするように前記制御信号を変化させる第２の保護回路とを備える、請求項２に記載のパワースイッチング装置。
　前記制御回路は、前記少なくとも１つの出力ノードとして第１の出力ノードを有し、
　各前記バランス抵抗部は、
　前記制御回路の前記第１の出力ノードと前記対応する半導体スイッチング素子の前記制御電極との間に接続された第１の整流素子と、前記第１の整流素子と並列に接続された第３の抵抗素子とを含み、
　前記第１の整流素子は、前記制御回路の前記第１の出力ノードと直接接続されたアノードを有し、
　前記制御回路は、
　電源ノードと前記制御回路の前記第１の出力ノードとの間に接続された第１のスイッチング素子と、
　接地ノードと前記第１の出力ノードとの間に接続された第２のスイッチング素子とを含み、
　前記第１の抵抗素子は、前記電源ノードと前記第１の出力ノードとの間に前記第１のスイッチング素子と直列に接続され、
　前記制御回路は、前記第１のスイッチング素子がオン状態であり、かつ、前記第２のスイッチング素子がオフ状態のとき、各前記半導体スイッチング素子をオン状態にするための前記制御信号を前記第１の出力ノードから出力し、
　前記第２の保護回路は、前記第１の抵抗素子に生じる電圧に基づいて前記複数の第１の保護回路の少なくとも１つが動作状態にあるか否かを判断する、請求項３に記載のパワースイッチング装置。
　前記制御回路は、前記少なくとも１つの出力ノードとして第１の出力ノードを有し、
　各前記バランス抵抗部は、
　前記制御回路の前記第１の出力ノードと前記対応する半導体スイッチング素子の制御電極との間に、互いに直列に接続された第１の整流素子および第３の抵抗素子と、
　前記第１の整流素子および前記第３の抵抗素子の全体と並列に接続された第４の抵抗素子とを含み、
　前記第１の整流素子は、前記制御電極から前記第１の出力ノードの方向の電流を阻止し、
　前記第２の保護回路は、各前記バランス抵抗部に対応して個別に設けられ、
　前記第２の保護回路は、前記対応するバランス抵抗部の前記第３の抵抗素子に生じる電圧に基づいて前記複数の第１の保護回路のうち対応する保護回路が動作状態にあるか否かを判断する、請求項３に記載のパワースイッチング装置。
　前記制御回路は、前記少なくとも１つの出力ノードとして第１の出力ノードを有し、
　各前記バランス抵抗部は、
　前記制御回路の前記第１の出力ノードと前記対応する半導体スイッチング素子の前記制御電極との間に、互いに直列に接続された第１の整流素子および第３の抵抗素子と、
　前記第１の整流素子および前記第３の抵抗素子の全体と並列に、かつ、互いに直列に接続された第２の整流素子および第４の抵抗素子とを含み、
　前記第１の整流素子は、前記制御電極から前記第１の出力ノードの方向の電流を阻止し、
　前記第２の整流素子は、前記第１の出力ノードから前記制御電極の方向の電流を阻止し、
　前記第２の保護回路は、各前記バランス抵抗部に対応して個別に設けられ、
　前記第２の保護回路は、前記対応するバランス抵抗部の前記第３の抵抗素子に生じる電圧に基づいて前記複数の第１の保護回路のうち対応する保護回路が動作状態にあるか否かを判断する、請求項３に記載のパワースイッチング装置。
　前記制御回路は、
　前記少なくとも１つの出力ノードとして、電源ノードと直列に接続された第１の出力ノードと、接地ノードと直列に接続された第２の出力ノードとを有し、
　各前記バランス抵抗部は、
　前記第１および第２の出力ノードの各々と前記対応する半導体スイッチング素子の制御電極との間に接続され、
　各前記バランス抵抗部は、
　前記制御回路の前記第１の出力ノードと前記対応する半導体スイッチング素子の前記制御電極との間に接続された第３の抵抗素子と、
　前記制御回路の前記第２の出力ノードと前記対応する半導体スイッチング素子の前記制御電極との間に接続された第４の抵抗素子と、
　前記第３の抵抗素子と前記第４の抵抗素子とのいずれか一方に直列に接続された第１の整流素子とを含み、
　前記第２の保護回路は、各前記バランス抵抗部に対応して個別に設けられ、
　前記第２の保護回路は、前記対応するバランス抵抗部の前記第３の抵抗素子に生じる電圧および前記対応するバランス抵抗部の両端の間の電圧のいずれか一方に基づいて、前記複数の第１の保護回路のうち対応する保護回路が動作状態にあるか否かを判断する、請求項３に記載のパワースイッチング装置。
　前記制御回路は、前記少なくとも１つの出力ノードとして第１の出力ノードを有し、
　各前記バランス抵抗部は、
　前記制御回路の前記第１の出力ノードと前記対応する半導体スイッチング素子の前記制御電極との間に、互いに直列に接続された第１の整流素子および第３の抵抗素子と、
　前記第１の整流素子および前記第３の抵抗素子の全体と並列に、かつ、互いに直列に接続された第２の整流素子および第４の抵抗素子とを含み、
　前記第１の整流素子は、前記制御電極から前記第１の出力ノードの方向の電流を阻止し、
　前記第２の整流素子は、前記第１の出力ノードから前記制御電極の方向の電流を阻止し、
　前記パワースイッチング装置は、各前記バランス抵抗部と前記対応する半導体スイッチング素子の前記制御電極との間の結線に各々のカソードが接続された複数の第３の整流素子をさらに備え、
　各前記第３の整流素子のアノードは共通の第１の接続ノードに接続され、
　前記第２の保護回路は、前記第１の出力ノードと前記第１の接続ノードとの間に接続され、
　前記第２の保護回路は、各前記バランス抵抗部に生じる電圧に基づいて、前記複数の第１の保護回路の少なくとも１つが動作状態に有るか否かを判断する、請求項３に記載のパワースイッチング装置。
　前記制御回路は、
　前記少なくとも１つの出力ノードとして、電源ノードと直列に接続された第１の出力ノードと、接地ノードと直列に接続された第２の出力ノードとを有し、
　各前記バランス抵抗部は、
　前記第１および第２の出力ノードの各々と前記対応する半導体スイッチング素子の前記制御電極との間に接続され、
　各前記バランス抵抗部は、
　前記制御回路の前記第１の出力ノードと前記対応する半導体スイッチング素子の前記制御電極との間に接続された第３の抵抗素子と、
　前記制御回路の前記第２の出力ノードと前記対応する半導体スイッチング素子の前記制御電極との間に接続された第４の抵抗素子と、
　前記第３の抵抗素子と前記第４の抵抗素子とのいずれか一方に直列に接続された第１の整流素子とを含み、
　前記パワースイッチング装置は、各前記バランス抵抗部と前記対応する半導体スイッチング素子の前記制御電極との間の結線に各々のカソードが接続された複数の第３の整流素子をさらに備え、
　各前記第３の整流素子のアノードは共通の第１の接続ノードに接続され、
　前記第２の保護回路は、前記第１および第２の出力ノードのいずれか一方と前記第１の接続ノードとの間に接続され、
　前記第２の保護回路は、各前記バランス抵抗部に生じる電圧に基づいて、前記複数の第１の保護回路の少なくとも１つが動作状態に有るか否かを判断する、請求項３に記載のパワースイッチング装置。
　各前記バランス抵抗部は、
　少なくとも１つの整流素子と、
　少なくとも１つの抵抗素子とを含む、請求項２に記載のパワースイッチング装置。
　前記制御回路は、前記少なくとも１つの出力ノードとして第１の出力ノードを有し、
　各前記バランス抵抗部は、
　前記制御回路の前記第１の出力ノードと前記対応する半導体スイッチング素子の前記制御電極との間に接続された第１の整流素子と、
　前記第１の整流素子と並列に接続された第３の抵抗素子とを含む、請求項１０に記載のパワースイッチング装置。
　前記制御回路は、前記少なくとも１つの出力ノードとして第１の出力ノードを有し、
　各前記バランス抵抗部は、
　前記制御回路の前記第１の出力ノードと前記対応する半導体スイッチング素子の前記制御電極との間に、互いに直列に接続された第１の整流素子および第３の抵抗素子と、
　前記第１の整流素子および前記第３の抵抗素子の全体と並列に接続された第４の抵抗素子とを含む、請求項１０に記載のパワースイッチング装置。
　前記制御回路は、前記少なくとも１つの出力ノードとして第１の出力ノードを有し、
　各前記バランス抵抗部は、
　前記制御回路の前記第１の出力ノードと前記対応する半導体スイッチング素子の前記制御電極との間に、互いに直列に接続された第１の整流素子および第３の抵抗素子と、
　前記第１の整流素子および前記第３の抵抗素子の全体と並列に、かつ、互いに直列に接続された第２の整流素子および第４の抵抗素子とを含み、
　前記第１の整流素子と前記第２の整流素子とは、前記制御電極に対して反対方向の極性を有する、請求項１０に記載のパワースイッチング装置。
　前記制御回路は、
　前記少なくとも１つの出力ノードとして、電源ノードと直列に接続された第１の出力ノードと、接地ノードと直列に接続された第２の出力ノードとを有し、
　各前記バランス抵抗部は、
　前記第１および第２の出力ノードの各々と前記対応する半導体スイッチング素子の前記制御電極との間に接続され、
　各前記バランス抵抗部は、
　前記制御回路の前記第１の出力ノードと前記対応する半導体スイッチング素子の前記制御電極との間に接続された第３の抵抗素子と、
　前記制御回路の前記第２の出力ノードと前記対応する半導体スイッチング素子の前記制御電極との間に接続された第４の抵抗素子と、
　前記第３の抵抗素子と前記第４の抵抗素子とのいずれか一方または両方に直列に接続された第１の整流素子とを含む、請求項１０に記載のパワースイッチング装置。
　各前記半導体スイッチング素子は、ケイ素よりもバンドギャップが広いワイドギャップ半導体で形成された自己消弧型半導体デバイスである、請求項１～１４のいずれか１項に記載のパワースイッチング装置。
　前記ワイドギャップ半導体は、炭化ケイ素、窒化ガリウム、およびダイヤモンドのうちのいずれか１つである、請求項１５に記載のパワースイッチング装置。