JPWO2017026367A1 - パワースイッチング装置 - Google Patents
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Abstract
Description
[パワースイッチング装置100の構成]
図1は、実施の形態1によるパワースイッチング装置100の構成を示す回路図である。図1を参照して、パワースイッチング装置100は、互いに並列接続された半導体モジュールTa,Tbと、駆動回路GDとを含む。
次に、図1のパワースイッチング装置100の動作について説明する。なお、電力用半導体モジュールTa,Tbは同じ回路構成であり、バランス抵抗部Ra,Rbも同じ回路構成であるので、半導体スイッチング素子T1a,T1bのターンオンおよびターンオフはほぼ同時に起こる。したがって、以下の説明では、電力用半導体モジュールTaの動作を主に説明する。
図1において、バランス抵抗部Ra,RbにダイオードD2a,D2bが設けられておらず、抵抗素子R3a,R3bだけの場合には、ターンオフ時のみでなくターンオン時のゲート抵抗値も大きくなるために、ターンオフ損失だけでなくターンオン損失も増加することになる。従来技術において、ターンオフ時の寄生発振を抑制するためにこのような構成がとられることが多かった。
ターンオフ時の損失を増加させたくない場合には、バランス抵抗部Ra,Rbを構成するダイオードD2a,D2bの極性を図1の場合と逆にする。すなわち、ダイオードD2aのカソードが制御回路12の出力ノードN1aと接続され、アノードが半導体スイッチング素子T1aのゲートと接続される。ダイオードD2bのカソードが制御回路12の出力ノードN1bと接続され、アノードが半導体スイッチング素子T1bのゲートと接続される。この場合のパワースイッチング装置100の動作について、特に、半導体モジュールTa、バランス抵抗部Ra、および制御回路12の動作について説明する。
[パワースイッチング装置101の構成]
図3は、実施の形態2によるパワースイッチング装置101の構成を示す回路図である。図3のパワースイッチング装置101は、バランス抵抗部Ra,Rbの構成が図1のパワースイッチング装置100と異なる。図3のその他の構成は図1と場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
次に、図3のパワースイッチング装置101の動作について説明する。なお、電力用半導体モジュールTa,Tbは同じ回路構成であり、バランス抵抗部Ra,Rbも同じ回路構成であるので、半導体スイッチング素子T1a,T1bのターンオンおよびターンオフはほぼ同時に起こる。したがって、以下の説明では、電力用半導体モジュールTaの動作を主に説明する。
R3a×R4a/(R3a+R4a) …(1)
で与えられる。ターンオフ時のバランス抵抗部Raの抵抗値は、R3aで与えられる。したがって、ターンオン時のバランス抵抗部Raの抵抗値は、ターンオフ時のバランス抵抗部Raの抵抗値よりも小さくすることができる。この結果、並列接続された半導体スイッチング素子のターンオン損失を無駄に増加させることなく、スイッチング時の寄生発振を抑制することができる。また、図1に示す実施の形態1の構成では、寄生発振時に半導体モジュールTaのゲート−半導体モジュールTbのゲート間で電荷が抵抗素子1つしか通らないのに対し、実施の形態2の構成では抵抗素子を複数通るので、スイッチング時に発生する寄生発振の抑制効果が大きい。
ターンオフ損失を増加させたくない場合には、バランス抵抗部Ra,Rbを構成するダイオードD2a,D2bの極性を図3の場合と逆にする。すなわち、ダイオードD2aのカソードは制御回路12の出力ノードN1a側である。ダイオードD2bのカソードは制御回路12の出力ノードN1b側である。
[パワースイッチング装置102の構成]
図4は、実施の形態3によるパワースイッチング装置102の構成を示す回路図である。図4のパワースイッチング装置102は、バランス抵抗部Ra,Rbの構成が図1のパワースイッチング装置100と異なる。図4のその他の構成は図1と場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
次に、図4のパワースイッチング装置102の動作について説明する。なお、電力用半導体モジュールTa,Tbは同じ回路構成であり、バランス抵抗部Ra,Rbも同じ回路構成であるので、半導体スイッチング素子T1a,T1bのターンオンおよびターンオフはほぼ同時に起こる。したがって、以下の説明では、電力用半導体モジュールTaの動作を主に説明する。
[パワースイッチング装置103の構成]
図5は、実施の形態4によるパワースイッチング装置103の構成を示す回路図である。図5のパワースイッチング装置103は、制御回路12およびバランス抵抗部Ra,Rbの構成が図1のパワースイッチング装置100と異なる。図5のその他の構成は図1の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
次に、図5のパワースイッチング装置103の動作について説明する。なお、電力用半導体モジュールTa,Tbは同じ回路構成であり、バランス抵抗部Ra,Rbも同じ回路構成であるので、半導体スイッチング素子T1a,T1bのターンオンおよびターンオフはほぼ同時に起こる。したがって、以下の説明では、電力用半導体モジュールTaの動作を主に説明する。
[パワースイッチング装置の全体構成]
図6は、図1のパワースイッチング装置100に短絡保護回路を組み合わせた場合の構成を示す回路図である。図6の半導体モジュールTaは、RTC(Real-Time Current Control)回路20aをさらに含む点で図1の半導体モジュールTaと異なる。図6の半導体モジュールTbは、RTC回路20bをさらに含む点で図1の半導体モジュールTbと異なる。すなわち、RTC回路20(20a,20b)は、半導体スイッチング素子T2a,T2bごとに個別に設けられる。さらに図6の半導体モジュールTaでは、センス端子ta付きの半導体スイッチング素子T2aが用いられ、半導体モジュールTbでは、センス端子tb付きの半導体スイッチング素子T2bが用いられる。
RTC回路20a,20bは、半導体スイッチング素子T2a,T2bのドレイン電流(主回路電流)がそれぞれ過電流となった場合に、半導体スイッチング素子T2a,T2bのゲート−ソース間電圧を低下させることによって、ドレイン電流を絞るものである。これによって、半導体スイッチング素子T2a,T2bが保護される。RTC回路20a,20bは回路構成が同じであるので、以下では、RTC回路20aについて説明する。
RTC動作判断回路30は、RTC回路20a,20bのいずれか(少なくとも一方)が動作しているか否かを判断する。そして、RTC動作判断回路30は、RTC回路20a,20bのいずれかが動作していることを検出した場合には、制御回路12の出力を強制遮断する(半導体スイッチング素子T2a,T2bをオフ状態にするような制御信号を制御回路12に出力させる)。具体的に、RTC動作判断回路30は、遅延回路31(マスク回路)と、電圧削減回路32と、PNP型バイポーラトランジスタQ2とを含む。
次に、短絡保護回路の動作を含めたパワースイッチング装置の動作について説明する。
[パワースイッチング装置105の構成]
図10は、図4のパワースイッチング装置102に短絡保護回路を組み合わせた場合の構成を示す回路図である。図10の半導体モジュールTa,Tbは、それぞれRTC回路20a,20bをさらに含む点で図4の半導体モジュールTaと異なる。RTC回路20a,20bの構成例は図6で説明したものと同じであるので、説明を繰り返さない。
次に、並列接続された半導体スイッチング素子T2a,T2bのうち、半導体スイッチング素子T2aが何らかの故障によって短絡した場合の短絡保護動作について説明する。
このように、本実施の形態によるパワースイッチング装置105では、半導体スイッチング素子T2a,T2bのうち少なくとも1つに短絡電流が流れた場合において、正確にRTC動作判断回路30a,30bを動作させることができる。この結果、高速かつ正確な短絡保護が可能となる。
<実施の形態7>
[パワースイッチング装置106の構成]
図12は、図4のパワースイッチング装置102に短絡保護回路を組み合わせた場合の変形例の構成を示す回路図である。図12の半導体モジュールTa,Tbは、それぞれRTC回路20a,20bをさらに含む点で図4の半導体モジュールTaと異なる。RTC回路20a,20bの構成例は図6で説明したものと同じであるので、説明を繰り返さない。
次に、並列接続された半導体スイッチング素子T2a,T2bのうち、半導体スイッチング素子T2aが何らかの故障によって短絡した場合の短絡保護動作について説明する。
[実施の形態7の効果]
本実施の形態によるパワースイッチング装置106では、実施の形態6と同様の効果を得られる。さらに、前述の実施の形態6では、半導体スイッチング素子の並列数と同数のRTC動作判断回路が必要であるが、本実施の形態では、半導体スイッチング素子の並列数に関わらずRTC動作判断回路は一つでよいため、部品点数の増加によるコスト増大や制御回路面積の増大を抑制することができる。
ゲート駆動回路GDを構成するオン用MOSFET14およびオフ用MOSFET15に代えて、それぞれバイポーラトランジスタを用いてもよい。半導体モジュールTa,Tbを構成する半導体スイッチング素子T1a,T1bとして、MOSFETに代えてIGBT(Insulated Gate Bipolar Transistor)を用いてもよい。2個の半導体スイッチング素子T1a,T1bを並列接続するだけでなく、3個以上の半導体スイッチング素子を並列に接続していてもよい。
各実施の形態のパワースイッチング装置は、半導体スイッチング素子T1a,T1bのドレイン−ソース間の大きな電圧変化dV/dtおよび電流変化dI/dtに起因した放射ノイズの抑制のためにも用いることができる。すなわち、ターンオフ時の放射ノイズが問題となる場合には、バランス抵抗部Ra,Rbの構成として図1、図3、図4、図5で示した構成を用いることによって、ターンオン損失を増大させることなく、ターンオフ時の放射ノイズを制限することができる。逆に、ターンオン時の放射ノイズが問題となる場合には、バランス抵抗部Ra,Rbの構成として図1、図3のダイオードの極性を逆にした構成を採用することによって、もしくは図4において抵抗素子R4aの抵抗値を選定することによって、もしくは図5において抵抗素子R4aの抵抗値を選定することによって、ターンオフ損失を増大させることなく、ターンオン時の放射ノイズを制限することができる。
Claims (16)
- 互いに並列接続された複数の半導体スイッチング素子を備え、各前記半導体スイッチング素子は第1の主電極、第2の主電極、および制御電極を有し、
さらに、各前記半導体スイッチング素子をターンオンおよびターンオフする制御信号を出力するため少なくとも1つの出力ノードを有する制御回路と、
前記複数の半導体スイッチング素子にそれぞれ対応し、各々が前記対応する半導体スイッチング素子の前記制御電極と前記少なくとも1つの出力ノードとの間に接続された複数のバランス抵抗部とを備え、
各前記バランス抵抗部は、各前記半導体スイッチング素子のターンオン時とターンオフ時との少なくとも一方で発生する前記半導体スイッチング素子間の寄生発振を抑制するために設けられ、
各前記バランス抵抗部は、さらに前記制御信号に従って各前記半導体スイッチング素子がターンオンする場合とターンオフする場合とで、各前記バランス抵抗部の抵抗値が異なる値に切替えられるように構成される、パワースイッチング装置。 - 前記制御回路は、
各前記半導体スイッチング素子のターンオン時のスイッチング速度を調節する第1の抵抗素子と、
各前記半導体スイッチング素子のターンオフ時のスイッチング速度を調節する第2の抵抗素子とを有する、請求項1に記載のパワースイッチング装置。 - 前記パワースイッチング装置は、さらに、
前記複数の半導体スイッチング素子にそれぞれ対応して設けられ、各々が、前記対応する半導体スイッチング素子の前記第1および第2の主電極間に過電流が流れていることを検出した場合に、前記制御電極と前記第1の主電極との間の電圧を減少させる複数の第1の保護回路と、
前記制御信号を供給するための配線に流れる電流を検出し、検出した電流に基づいて前記複数の第1の保護回路の少なくとも1つが動作状態にあるか否かを判断し、前記複数の第1の保護回路のうち対応する保護回路が動作状態の場合に各前記半導体スイッチング素子をオフにするように前記制御信号を変化させる第2の保護回路とを備える、請求項2に記載のパワースイッチング装置。 - 前記制御回路は、前記少なくとも1つの出力ノードとして第1の出力ノードを有し、
各前記バランス抵抗部は、
前記制御回路の前記第1の出力ノードと前記対応する半導体スイッチング素子の前記制御電極との間に接続された第1の整流素子と、前記第1の整流素子と並列に接続された第3の抵抗素子とを含み、
前記第1の整流素子は、前記制御回路の前記第1の出力ノードと直接接続されたアノードを有し、
前記制御回路は、
電源ノードと前記制御回路の前記第1の出力ノードとの間に接続された第1のスイッチング素子と、
接地ノードと前記第1の出力ノードとの間に接続された第2のスイッチング素子とを含み、
前記第1の抵抗素子は、前記電源ノードと前記第1の出力ノードとの間に前記第1のスイッチング素子と直列に接続され、
前記制御回路は、前記第1のスイッチング素子がオン状態であり、かつ、前記第2のスイッチング素子がオフ状態のとき、各前記半導体スイッチング素子をオン状態にするための前記制御信号を前記第1の出力ノードから出力し、
前記第2の保護回路は、前記第1の抵抗素子に生じる電圧に基づいて前記複数の第1の保護回路の少なくとも1つが動作状態にあるか否かを判断する、請求項3に記載のパワースイッチング装置。 - 前記制御回路は、前記少なくとも1つの出力ノードとして第1の出力ノードを有し、
各前記バランス抵抗部は、
前記制御回路の前記第1の出力ノードと前記対応する半導体スイッチング素子の制御電極との間に、互いに直列に接続された第1の整流素子および第3の抵抗素子と、
前記第1の整流素子および前記第3の抵抗素子の全体と並列に接続された第4の抵抗素子とを含み、
前記第1の整流素子は、前記制御電極から前記第1の出力ノードの方向の電流を阻止し、
前記第2の保護回路は、各前記バランス抵抗部に対応して個別に設けられ、
前記第2の保護回路は、前記対応するバランス抵抗部の前記第3の抵抗素子に生じる電圧に基づいて前記複数の第1の保護回路のうち対応する保護回路が動作状態にあるか否かを判断する、請求項3に記載のパワースイッチング装置。 - 前記制御回路は、前記少なくとも1つの出力ノードとして第1の出力ノードを有し、
各前記バランス抵抗部は、
前記制御回路の前記第1の出力ノードと前記対応する半導体スイッチング素子の前記制御電極との間に、互いに直列に接続された第1の整流素子および第3の抵抗素子と、
前記第1の整流素子および前記第3の抵抗素子の全体と並列に、かつ、互いに直列に接続された第2の整流素子および第4の抵抗素子とを含み、
前記第1の整流素子は、前記制御電極から前記第1の出力ノードの方向の電流を阻止し、
前記第2の整流素子は、前記第1の出力ノードから前記制御電極の方向の電流を阻止し、
前記第2の保護回路は、各前記バランス抵抗部に対応して個別に設けられ、
前記第2の保護回路は、前記対応するバランス抵抗部の前記第3の抵抗素子に生じる電圧に基づいて前記複数の第1の保護回路のうち対応する保護回路が動作状態にあるか否かを判断する、請求項3に記載のパワースイッチング装置。 - 前記制御回路は、
前記少なくとも1つの出力ノードとして、電源ノードと直列に接続された第1の出力ノードと、接地ノードと直列に接続された第2の出力ノードとを有し、
各前記バランス抵抗部は、
前記第1および第2の出力ノードの各々と前記対応する半導体スイッチング素子の制御電極との間に接続され、
各前記バランス抵抗部は、
前記制御回路の前記第1の出力ノードと前記対応する半導体スイッチング素子の前記制御電極との間に接続された第3の抵抗素子と、
前記制御回路の前記第2の出力ノードと前記対応する半導体スイッチング素子の前記制御電極との間に接続された第4の抵抗素子と、
前記第3の抵抗素子と前記第4の抵抗素子とのいずれか一方に直列に接続された第1の整流素子とを含み、
前記第2の保護回路は、各前記バランス抵抗部に対応して個別に設けられ、
前記第2の保護回路は、前記対応するバランス抵抗部の前記第3の抵抗素子に生じる電圧および前記対応するバランス抵抗部の両端の間の電圧のいずれか一方に基づいて、前記複数の第1の保護回路のうち対応する保護回路が動作状態にあるか否かを判断する、請求項3に記載のパワースイッチング装置。 - 前記制御回路は、前記少なくとも1つの出力ノードとして第1の出力ノードを有し、
各前記バランス抵抗部は、
前記制御回路の前記第1の出力ノードと前記対応する半導体スイッチング素子の前記制御電極との間に、互いに直列に接続された第1の整流素子および第3の抵抗素子と、
前記第1の整流素子および前記第3の抵抗素子の全体と並列に、かつ、互いに直列に接続された第2の整流素子および第4の抵抗素子とを含み、
前記第1の整流素子は、前記制御電極から前記第1の出力ノードの方向の電流を阻止し、
前記第2の整流素子は、前記第1の出力ノードから前記制御電極の方向の電流を阻止し、
前記パワースイッチング装置は、各前記バランス抵抗部と前記対応する半導体スイッチング素子の前記制御電極との間の結線に各々のカソードが接続された複数の第3の整流素子をさらに備え、
各前記第3の整流素子のアノードは共通の第1の接続ノードに接続され、
前記第2の保護回路は、前記第1の出力ノードと前記第1の接続ノードとの間に接続され、
前記第2の保護回路は、各前記バランス抵抗部に生じる電圧に基づいて、前記複数の第1の保護回路の少なくとも1つが動作状態に有るか否かを判断する、請求項3に記載のパワースイッチング装置。 - 前記制御回路は、
前記少なくとも1つの出力ノードとして、電源ノードと直列に接続された第1の出力ノードと、接地ノードと直列に接続された第2の出力ノードとを有し、
各前記バランス抵抗部は、
前記第1および第2の出力ノードの各々と前記対応する半導体スイッチング素子の前記制御電極との間に接続され、
各前記バランス抵抗部は、
前記制御回路の前記第1の出力ノードと前記対応する半導体スイッチング素子の前記制御電極との間に接続された第3の抵抗素子と、
前記制御回路の前記第2の出力ノードと前記対応する半導体スイッチング素子の前記制御電極との間に接続された第4の抵抗素子と、
前記第3の抵抗素子と前記第4の抵抗素子とのいずれか一方に直列に接続された第1の整流素子とを含み、
前記パワースイッチング装置は、各前記バランス抵抗部と前記対応する半導体スイッチング素子の前記制御電極との間の結線に各々のカソードが接続された複数の第3の整流素子をさらに備え、
各前記第3の整流素子のアノードは共通の第1の接続ノードに接続され、
前記第2の保護回路は、前記第1および第2の出力ノードのいずれか一方と前記第1の接続ノードとの間に接続され、
前記第2の保護回路は、各前記バランス抵抗部に生じる電圧に基づいて、前記複数の第1の保護回路の少なくとも1つが動作状態に有るか否かを判断する、請求項3に記載のパワースイッチング装置。 - 各前記バランス抵抗部は、
少なくとも1つの整流素子と、
少なくとも1つの抵抗素子とを含む、請求項2に記載のパワースイッチング装置。 - 前記制御回路は、前記少なくとも1つの出力ノードとして第1の出力ノードを有し、
各前記バランス抵抗部は、
前記制御回路の前記第1の出力ノードと前記対応する半導体スイッチング素子の前記制御電極との間に接続された第1の整流素子と、
前記第1の整流素子と並列に接続された第3の抵抗素子とを含む、請求項10に記載のパワースイッチング装置。 - 前記制御回路は、前記少なくとも1つの出力ノードとして第1の出力ノードを有し、
各前記バランス抵抗部は、
前記制御回路の前記第1の出力ノードと前記対応する半導体スイッチング素子の前記制御電極との間に、互いに直列に接続された第1の整流素子および第3の抵抗素子と、
前記第1の整流素子および前記第3の抵抗素子の全体と並列に接続された第4の抵抗素子とを含む、請求項10に記載のパワースイッチング装置。 - 前記制御回路は、前記少なくとも1つの出力ノードとして第1の出力ノードを有し、
各前記バランス抵抗部は、
前記制御回路の前記第1の出力ノードと前記対応する半導体スイッチング素子の前記制御電極との間に、互いに直列に接続された第1の整流素子および第3の抵抗素子と、
前記第1の整流素子および前記第3の抵抗素子の全体と並列に、かつ、互いに直列に接続された第2の整流素子および第4の抵抗素子とを含み、
前記第1の整流素子と前記第2の整流素子とは、前記制御電極に対して反対方向の極性を有する、請求項10に記載のパワースイッチング装置。 - 前記制御回路は、
前記少なくとも1つの出力ノードとして、電源ノードと直列に接続された第1の出力ノードと、接地ノードと直列に接続された第2の出力ノードとを有し、
各前記バランス抵抗部は、
前記第1および第2の出力ノードの各々と前記対応する半導体スイッチング素子の前記制御電極との間に接続され、
各前記バランス抵抗部は、
前記制御回路の前記第1の出力ノードと前記対応する半導体スイッチング素子の前記制御電極との間に接続された第3の抵抗素子と、
前記制御回路の前記第2の出力ノードと前記対応する半導体スイッチング素子の前記制御電極との間に接続された第4の抵抗素子と、
前記第3の抵抗素子と前記第4の抵抗素子とのいずれか一方または両方に直列に接続された第1の整流素子とを含む、請求項10に記載のパワースイッチング装置。 - 各前記半導体スイッチング素子は、ケイ素よりもバンドギャップが広いワイドギャップ半導体で形成された自己消弧型半導体デバイスである、請求項1〜14のいずれか1項に記載のパワースイッチング装置。
- 前記ワイドギャップ半導体は、炭化ケイ素、窒化ガリウム、およびダイヤモンドのうちのいずれか1つである、請求項15に記載のパワースイッチング装置。
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