JP7205402B2 - 並列スイッチング回路 - Google Patents

Description

この明細書における開示は、並列スイッチング回路に関する。

特許文献１には、電力変換装置に用いられる１つのアームを、互いに並列接続された一対のスイッチング素子（ＳＷ素子）で形成する旨が記載されている。これによれば、１つのＳＷ素子でアームを形成する場合に比べて、アームの出力増大を図ることができる。

特開２０１８－４１７６９号公報

ここで、ＳＷ素子のオン作動時にＳＷ素子を流れる出力電流は、厳密には、ゲート信号のオン時点から徐々に増大した後に所望の値となる。ＳＷ素子のオフ作動時も同様であり、上記出力電流は、ゲート信号のオフ時点から徐々に減少した後にゼロとなる。このようなスイッチング時における出力電流（過渡電流）の傾きは、ＳＷ素子毎に異なり、ゲート容量やゲート閾値電圧に代表される素子特性ばらつきに起因している。

そして、過渡電流の増大傾きまたは減少傾きが小さく過渡電流の変化が緩慢であるほど、スイッチング損失（ＳＷ損失）が大きくなり発熱量が大きくなる。したがって、一対のＳＷ素子の素子特性ばらつきが大きいほど、発熱量ばらつきが大きくなる。そうすると、ＳＷ損失の大きい側のＳＷ素子に合わせて、
ＳＷ素子の温度が所望の耐熱温度を下回るように、熱設計をする必要がある。言い換えると、アーム出力が、ＳＷ損失の大きい側の素子で律速する。また、ＳＷ損失の大きい側のＳＷ素子の寿命がアームの寿命になってしまう。

また、過渡電流の増大傾きまたは減少傾きが大きく過渡電流の変化が急激であるほど、スイッチングの際に発生するサージ等のＳＷ素子へのストレスが大きくなる。したがって、一対のＳＷ素子の素子特性ばらつきが大きいほど、ＳＷ素子へのストレスばらつきが大きくなる。そうすると、ＳＷ素子へのストレスが大きい側のＳＷ素子に合わせて、アームのスイッチング速度が制限されてしまう。すなわち、一対のＳＷ素子の過渡電流アンバランスが原因で、アームの出力やスイッチング速度の高速化が制限されたり、耐熱寿命が短くなったりする。

したがって、できるだけ素子特性の揃ったＳＷ素子をペアにしてアームを形成することが望ましいが、素子特性を揃えるにも限界がある。

本明細書の開示による目的は、このような課題に鑑みてなされたものであり、過渡電流アンバランスの抑制を図った並列スイッチング回路を提供することである。

上記した目的を達成するための開示された１つの態様は、
互いに並列接続されて１つのアームを形成する第１スイッチング素子（１１）及び第２スイッチング素子（２１）と、
第１スイッチング素子のゲートに接続された複数の第１抵抗部品（１２）と、
第２スイッチング素子のゲートに接続された複数の第２抵抗部品（２２）と、
各々の第１抵抗部品の端部に電気接続された複数の第１パッド（１３）と、
各々の第２抵抗部品の端部に電気接続された複数の第２パッド（２３）と、を備え、
複数の第１パッドの中から第１スイッチング素子の素子特性に応じて選択された少なくとも１つである外部接続用第１パッド（１３ａ）、及び複数の第２パッドの中から第２スイッチング素子の素子特性に応じて選択された少なくとも１つである外部接続用第２パッド（２３ａ）は、互いに電気接続されるとともに、ゲート電流を供給する駆動回路（９２）に電気接続され、
駆動回路と外部接続用第１パッド及び外部接続用第２パッドとの電気接続に介在して、ゲート電流の大きさ調整する抵抗を含む調整回路（９３）をさらに備える並列スイッチング回路である。

そして、複数の第１抵抗部品は、第１スイッチング素子が形成されている第１半導体チップ（１０）に内蔵され、
複数の第２抵抗部品は、第２スイッチング素子が形成されている第２半導体チップ（２０）に内蔵され、
複数の第１パッドの少なくとも１つはオープン状態であり、複数の第２パッドの少なくとも１つはオープン状態であり、
複数の第１抵抗部品、及び、複数の第２抵抗部品の各々は、調整回路の抵抗に比べて小さい抵抗値に設定されている。

これによれば、複数の第１パッドのいずれを外部接続用第１パッドとして選択するかに応じて、第１バランス抵抗を変化させることができる。第１バランス抵抗とは、複数の第１抵抗部品のうち、第１ＳＷ素子に対して機能する抵抗の合成抵抗のことである。そして、第１バランス抵抗の値が変われば、先述した過渡電流の傾きも変わる。このことは、第１ＳＷ素子における過渡電流の傾きを、上述したパッドの選択で調整できることを意味する。同様にして、第２ＳＷ素子における過渡電流の傾きは、複数の第２パッドのいずれを外部接続用第２パッドとして選択するかに応じて調整され得る。したがって、上記開示によれば、第１ＳＷ素子及び第２ＳＷ素子の各々の素子特性に応じて上記選択を行うことで、過渡電流アンバランスを抑制できる。

尚、上記括弧内の参照番号は、後述する実施形態における具体的な構成との対応関係の一例を示すものにすぎず、技術的範囲を何ら制限するものではない。

第１実施形態の並列スイッチング回路を模式的に示す回路図である。 並列スイッチング回路を構成する半導体装置を示す、図３のＩＩ－ＩＩ線に沿う断面図である。 図２の平面図である。 第２実施形態の並列スイッチング回路を模式的に示す回路図である。 第３実施形態の並列スイッチング回路の一例を示す回路図である。 第３実施形態の並列スイッチング回路の一例を示す回路図である。 第４実施形態の並列スイッチング回路を模式的に示す回路図である。 第５実施形態の並列スイッチング回路を示す平面図である。 他の実施形態の並列スイッチング回路を示す平面図である。 他の実施形態の並列スイッチング回路を示す平面図である。

以下、図面を参照しながら複数の実施形態を説明する。複数の実施形態において、機能的に及び／又は構造的に対応する部分には同一の参照符号を付与する。

（第１実施形態）
本実施形態の並列スイッチング回路は、たとえば電気自動車（ＥＶ）やハイブリッド自動車（ＨＶ）などの車両に搭載された電力変換装置に適用可能である。以下では、ハイブリッド自動車に適用される例について説明する。なお、電力変換装置が適用される駆動システムは、直流電源、モータジェネレータ及び電力変換装置を備えている。直流電源は充放電可能な二次電池である。モータジェネレータは、三相交流方式の回転電機であり、発電機及び電動機として機能する。

電力変換装置は、コンバータ、インバータ、制御装置９０（図１参照）、平滑コンデンサ及びフィルタコンデンサなどを備えている。コンバータ及びインバータは、直流電源とモータジェネレータとの間で電力変換を行う電力変換部である。コンバータは、直流電圧を異なる値の直流電圧に変換するＤＣ－ＤＣ変換部である。インバータは、ＤＣ－ＡＣ変換部である。これら電力変換部は、上下アーム回路とコンデンサを有する並列回路を、それぞれ備えている。

コンバータは、制御装置９０によるスイッチング制御にしたがって、直流電圧を異なる値の直流電圧に変換する。インバータは、制御装置９０によるスイッチング制御にしたがって、直流電圧を三相交流電圧に変換し、モータジェネレータへ出力する。また、インバータは、モータジェネレータが発電した三相交流電圧を、制御装置９０によるスイッチング制御にしたがって直流電圧に変換することもできる。

インバータは、三相分の上下アーム回路を有している。Ｕ相の上下アーム回路の接続点は、モータジェネレータの固定子に設けられたＵ相巻線に接続されている。同様に、Ｖ相の上下アーム回路の接続点は、モータジェネレータのＶ相巻線に接続されている。Ｗ相の上下アーム回路の接続点は、モータジェネレータのＷ相巻線に接続されている。

上下アーム回路は、スイッチング素子（ＳＷ素子）及びダイオードを有している。本実施形態では、ＳＷ素子として、ｎチャネル型のＩＧＢＴを採用している。なお、ＳＷ素子はＩＧＢＴに限定されない。たとえばＭＯＳＦＥＴを採用することもできる。上アームと下アームは、電力ライン間で直列接続されて、上下アーム回路を構成する。後述する半導体装置５は、１つのアームを構成する。

図１に示すように、制御装置９０は、マイコン９１（マイクロコンピュータ）、駆動回路９２（ドライバ）、ゲート抵抗９３及び駆動基板９４を有する。マイコン９１、駆動回路９２及びゲート抵抗９３は、駆動基板９４に実装されている。

マイコン９１は、インバータのＳＷ素子を動作させるための駆動指令を、トルク要求や各種センサにて検出された信号に基づいて生成する。マイコン９１は、具体的には、駆動指令としてＰＷＭ信号を駆動回路９２へ出力する。

駆動回路９２は、マイコン９１からの駆動指令に基づいて駆動信号を生成し、対応する上下アーム回路のＳＷ素子１１，２１のゲート電極（図示せず）に出力する。これにより、ＳＷ素子１１，２１はオン駆動及びオフ駆動される。

ゲート抵抗９３は、駆動回路９２とゲート電極との間に電気接続されている。つまり、駆動回路９２、ゲート抵抗９３及びゲート電極は直列に電気接続されている。ゲート抵抗９３は、ゲート電極へ流れる電流の値を調整する「調整回路」に相当する。

マイコン９１は、複数の上下アーム回路の各々に対して、詳細には、上アーム及び下アームの各々に対して、駆動指令を生成する。駆動回路９２及びゲート抵抗９３は、上下アーム回路のアーム毎に設けられており、割り当てられたアームに対して駆動指令を出力する。

次に、電力変換装置の構成要素である半導体装置５について、図２及び図３を用いて説明する。

以下に示す半導体装置５は、上下アーム回路の一方、すなわち１つのアームを構成するように構成されている。すなわち、２つの半導体装置５により、上下アーム回路が構成される。また、１つの半導体装置５は、互いに並列接続されて１つのアームを形成する第１スイッチング素子（第１ＳＷ素子１１）及び第２スイッチング素子（第２ＳＷ素子２１）を有する。半導体装置５は、上アームと下アームとで基本的な構成が同じであり、たとえば共通部品とすることもできる。

図２に示すように、半導体装置５は、半導体チップ１０，２０、封止体３０、導電部材５０、ターミナル６０、主端子７０、及び信号端子１１０，２１０を備えている。封止体３０は、たとえばエポキシ系樹脂等の樹脂製であるが、樹脂以外の材質（例えばゲル）であってもよい。封止体３０は、たとえばトランスファモールド法により成形されている。なお、図３では、封止体３０の一部、導電部材５０Ｅ及びターミナル６０の図示が省略されている。

半導体チップ１０，２０は２つ備えられており、一方を第１半導体チップ１０、他方を第２半導体チップ２０とする。２つの半導体チップ１０，２０は同じ構造である。主端子７０及び信号端子１１０，２１０は、第１半導体チップ１０及び第２半導体チップ２０の各々に対応して備えられている。特に、第１半導体チップ１０に対応する信号端子を第１信号端子１１０とし、第２半導体チップ２０に対応する信号端子を第２信号端子２１０とする。２つの信号端子１１０，２１０は同じ構造である。

半導体チップ１０，２０は、Ｓｉ、ＳｉＣ、ＧａＮなどの半導体基板に、素子が形成されてなる。半導体チップ１０，２０には、上記した１つのアームを構成する素子（ＳＷ素子及びダイオード）が形成されている。すなわち、素子としてＲＣ（Reverse Conducting）－ＩＧＢＴが形成されている。

図示を省略するが、素子はゲート電極を有している。ゲート電極はトレンチ構造をなしている。図２に示すように、半導体チップ１０，２０は、両面に主電極を有している。具体的には、半導体チップ１０，２０の一面側に主電極としてコレクタ電極４０Ｃが位置し、一面と反対の裏面側に主電極としてエミッタ電極４０Ｅが位置している。コレクタ電極４０Ｃは、一面のほぼ全面に形成されている。エミッタ電極４０Ｅは、裏面の一部に形成されている。

導電部材５０Ｃ，５０Ｅは、半導体チップ１０，２０と主端子７０Ｃ，７０Ｅとを電気的に中継するとともに、半導体チップ１０，２０の熱を半導体装置５の外部に放熱する機能も果たす。

導電部材５０Ｃ，５０Ｅは、半導体チップ１０，２０を挟むように対をなして設けられている。導電部材５０Ｃは、半導体チップ１０，２０のコレクタ電極４０Ｃ側に配置され、コレクタ電極４０Ｃと主端子７０Ｃとを電気的に中継する。導電部材５０Ｅは、半導体チップ１０，２０のエミッタ電極４０Ｅ側に配置され、エミッタ電極４０Ｅと主端子７０Ｅとを電気的に中継する。導電部材５０Ｃ，５０Ｅの大部分は封止体３０によって覆われ、一部分は放熱面として封止体３０から露出している。

ターミナル６０は、半導体チップ１０，２０と導電部材５０Ｅとの間に介在している。ターミナル６０は、半導体チップ１０，２０のエミッタ電極４０Ｅと導電部材５０Ｅとの電気伝導、熱伝導経路の途中に位置するため、電気伝導性及び熱伝導性を確保すべく、Ｃｕなどの金属材料を少なくとも用いて形成されている。ターミナル６０は、エミッタ電極４０Ｅに対向配置され、はんだを介してエミッタ電極４０Ｅと接続されている。

導電部材５０Ｅには、半導体チップ１０，２０のエミッタ電極４０Ｅが、はんだを介して電気的に接続されている。具体的には、導電部材５０Ｅとターミナル６０とが、はんだを介して接続されている。そして、エミッタ電極４０Ｅと導電部材５０Ｅとは、ターミナル６０及びはんだを介して電気的に接続されている。

主端子７０Ｃ，７０Ｅは、半導体装置５と外部機器とを電気的に接続するための外部接続端子のうち、主電流が流れる端子である。主端子７０Ｃは、コレクタ電極４０Ｃと電気的に接続されている。主端子７０Ｅは、エミッタ電極４０Ｅと電気的に接続されている。主端子７０Ｃ，７０Ｅは、封止体３０の内外にわたって延設されている。主端子７０Ｃ，７０Ｅは、半導体チップ１０，２０の主電極と電気的に接続された端子である。

半導体チップ１０，２０は、エミッタ電極４０Ｅが形成されている面と同一の面に、信号用の電極であるパッド１３，２３を有している。パッド１３，２３は、エミッタ電極４０Ｅとは別の位置に形成されている。パッド１３，２３は、エミッタ電極４０Ｅと電気的に分離されている。パッド１３，２３は、第１半導体チップ１０及び第２半導体チップ２０の各々に対応して備えられている。特に、第１半導体チップ１０に対応するパッドを第１パッド１３とし、第２半導体チップ２０に対応するパッドを第２パッド２３とする。

第１パッド１３及び第２パッド２３の各々は、複数備えられており、図１の例では、４個ずつ備えられている。第１パッド１３は、所定方向に１列に並べて配置されている。第１半導体チップ１０は矩形形状であり、その矩形の１辺に沿った方向が上記所定方向の一例として挙げられる。第２パッド２３も同様にして、所定方向に１列に並べて配置されている。また、第１パッド１３が並ぶ所定方向と第２パッド２３が並ぶ所定方向とは一致している。つまり、複数の第１パッド１３と複数の第２パッド２３は、所定方向に１列に並べて配置されている。

半導体チップ１０，２０には、ＳＷ素子及びダイオードに加えてバランス抵抗素子１２，２２が形成されている。具体的には、半導体チップ１０，２０の半導体基板に多結晶シリコン膜（Poly Si）を形成することで、バランス抵抗素子１２，２２は、ＳＷ素子と同一の半導体基板上に形成されている。

バランス抵抗素子１２，２２は、第１半導体チップ１０及び第２半導体チップ２０の各々に対応して備えられている。特に、第１半導体チップ１０に対応するバランス抵抗素子を第１バランス抵抗素子１２とし、第２半導体チップ２０に対応するバランス抵抗素子を第２バランス抵抗素子２２とする。第１バランス抵抗素子１２は第１抵抗部品に相当し、第２バランス抵抗素子２２は第２抵抗部品に相当する。

第１バランス抵抗素子１２及び第２バランス抵抗素子２２の各々は、複数備えられており、図１の例では、３個ずつ備えられている。第１バランス抵抗素子１２の個数と第２バランス抵抗素子２２の個数は同じに設定されている。複数の第１バランス抵抗素子１２は、第１ＳＷ素子１１のゲート電極に直列接続されている。複数の第２バランス抵抗素子２２は、第２ＳＷ素子２１のゲート電極に直列接続されている。

複数の第１バランス抵抗素子１２の各々は、第１ＳＷ素子１１のゲートに最も近いものを除いて、同じ抵抗値に設定されている。複数の第２バランス抵抗素子２２の各々は、第２ＳＷ素子２１のゲートに最も近いものを除いて、同じ抵抗値に設定されている。第１バランス抵抗素子１２及び第２バランス抵抗素子２２は、同じ抵抗値に設定されている。但し、厳密には、各抵抗値には製造ばらつきが存在する。例えば、ＳＷ素子１１、２１のゲートに最も近いバランス抵抗素子１２、２２は、他のバランス抵抗素子１２、２２よりも大きい抵抗値に設定されている。具体的には、上記最も近いバランス抵抗素子１２、２２は１．８Ωに設定されており、上記他のバランス抵抗素子１２、２２は、０．２Ωに設定されている。

バランス抵抗素子１２，２２の各々は、ゲート抵抗９３に比べて小さい抵抗値に設定されている。

各々の第１バランス抵抗素子１２の端部には、第１パッド１３が電気接続されている。複数の第１パッド１３の中から選択された１つは、外部接続用第１パッド１３ａとされ、ワイヤボンディング材である第１ワイヤ１２０により、第１信号端子１１０に電気接続されている。外部接続用第１パッド１３ａ以外の他の第１パッド１３は、オープン状態である。図１の例では、他の第１パッド１３の全てがオープン状態である。

したがって、外部接続用第１パッド１３ａとゲート電極の間に接続されている第１バランス抵抗素子１２の合成抵抗が、第１ＳＷ素子１１に対して機能する抵抗であり、第１バランス抵抗とされる。図１の例では、３つの第１バランス抵抗素子１２の合成抵抗が、第１バランス抵抗に相当する。

各々の第２バランス抵抗素子２２の端部には、第２パッド２３が電気接続されている。複数の第２パッド２３の中から選択された１つは、外部接続用第２パッド２３ａとされ、ワイヤボンディング材である第２ワイヤ２２０により、第２信号端子２１０に電気接続されている。外部接続用第２パッド２３ａ以外の他の第２パッド２３は、オープン状態である。図１の例では、他の第２パッド２３の全てがオープン状態である。

したがって、外部接続用第２パッド２３ａとゲート電極の間に接続されている第２バランス抵抗素子２２の合成抵抗が、第２ＳＷ素子２１に対して機能する抵抗であり、第２バランス抵抗とされる。図１の例では、１つの第２バランス抵抗素子２２の抵抗が、第２バランス抵抗に相当する。なお、第１ワイヤ１２０と第２ワイヤ２２０の各々は、第１電気接続部材と第２電気接続部材に相当する。そして、第１電気接続部材と第２電気接続部材はワイヤに限らず他の部材であってもよい。

第１信号端子１１０及び第２信号端子２１０は、バスバー６によって互いに電気接続されている。バスバー６は、制御装置９０に電気接続されている。詳細には、バスバー６は、ゲート抵抗９３を介して駆動回路９２に接続されている。したがって、駆動回路９２から出力された駆動信号は、ゲート抵抗９３で電流量が調整される。電流調整された駆動信号は、第１信号端子１１０を通じて第１ＳＷ素子１１のゲート電極へ流れる電流と、第２信号端子２１０を通じて第２ＳＷ素子２１のゲート電極へ流れる電流とに分配される。その分配割合は、第１バランス抵抗と第２バランス抵抗との割合で調整されるとも言える。

以上のように構成される半導体装置５では、封止体３０により、１つのアームを構成する以下の構成要素が一体的に封止されている。すなわち、半導体チップ１０，２０、導電部材５０Ｃ，５０Ｅの一部、ターミナル６０、主端子７０Ｃ，７０Ｅの一部、及び信号端子１１０，２１０の一部が、一体的に封止されている。また、ワイヤ１２０，２２０の全体が、封止体３０の内部に位置して封止されている。信号端子１１０，２１０のうちワイヤ１２０，２２０との接続箇所が、封止体３０の内部に位置して封止されている。

本実施形態に係る並列スイッチング回路は、電力変換装置のアームに適用されるスイッチング回路であり、上記した半導体装置５により提供される。並列スイッチング回路は、半導体装置５に加えて、バスバー６、ゲート抵抗９３、駆動回路９２、及びマイコン９１の少なくとも１つを備えていてもよい。

次に、並列スイッチング回路の製造方法の一部であって、外部接続用第１パッド１３ａ及び外部接続用第２パッド２３ａを選択する方法について説明する。この製造方法は、概略、ゲート容量計測工程、抵抗計測工程、接続パッド選択工程、及びボンディング工程を含む。これらの工程は、ボンディングマシン等の装置や各種の計測器を用いて実行する工程である。

先ず、ゲート容量計測工程において、第１ＳＷ素子１１及び第２ＳＷ素子２１の各々について、ゲート／エミッタ間の電気容量であるゲート容量を、計測器を用いて計測する。具体的には、計測器が備える一対の計測端子のうち、一方を計測用第１パッド１３ｂに接触させ、他方をエミッタ電極４０Ｅに接触させて計測する。計測用第１パッド１３ｂとは、複数の第１パッド１３のうち、第１バランス抵抗素子１２を介さずに接続されているパッドのことである。計測用第１パッド１３ｂは、ゲート電極と同電位になっている。第２ＳＷ素子２１のゲート容量についても同様にして、計測端子の一方を計測用第２パッド２３ｂに接触させ、他方をエミッタ電極４０Ｅに接触させることで計測する。

次に、抵抗計測工程において、バランス抵抗素子１２，２２の各々について、計測器を用いて抵抗値を計測する。具体的には、計測器が備える一対の計測端子を、計測対象となるバランス抵抗素子１２，２２の両端に位置するパッド１３，２３に接触させて計測する。

次に、接続パッド選択工程において、先に計測したゲート容量及び抵抗値に基づき、過渡電流アンバランスが最も抑制されることとなるパッドを、外部接続用パッドとして選択する。先述した通り、第１ＳＷ素子１１及び第２ＳＷ素子２１のスイッチング時における出力電流（過渡電流）傾きには、素子特性ばらつきが存在する。過渡電流アンバランスとは、このような過渡電流傾きの違いのことである。外部接続用パッドとは、第１パッド１３ａ及び外部接続用第２パッド２３ａのことである。

具体的には、例えば、第１ＳＷ素子１１のゲート容量が第２ＳＷ素子２１のゲート容量より大きい場合には、第１バランス抵抗が第２バランス抵抗より小さくなるように外部接続用パッドを選択する。同様にして、第１ＳＷ素子１１のゲート容量が第２ＳＷ素子２１のゲート容量より小さい場合には、第１バランス抵抗が第２バランス抵抗より大きくなるように外部接続用パッドを選択する。

第１バランス抵抗とは、複数の第１バランス抵抗素子１２のうち、第１ＳＷ素子１１に対して機能する抵抗の合成抵抗のことである。例えば、図１に示す外部接続用第１パッド１３ａを選択した場合、３つの第１バランス抵抗素子１２の合成抵抗が第１バランス抵抗に相当する。

第２バランス抵抗とは、複数の第２バランス抵抗素子２２のうち、第２ＳＷ素子２１に対して機能する抵抗の合成抵抗のことである。例えば、図１に示す外部接続用第２パッド２３ａを選択した場合、１つの第２バランス抵抗素子２２の抵抗が第２バランス抵抗に相当する。

なお、図１に示す例では、第１ＳＷ素子１１と第２ＳＷ素子２１とでゲート容量が異なる。そのため、４つの第１パッド１３の中から選択される外部接続用第１パッド１３ａは、４つの第２パッド２３の中から選択される外部接続用第２パッド２３ａとは異なる位置のパッドが選択されている。つまり、第１バランス抵抗と第２バランス抵抗とが異なるように選択されている。

より詳細には、第１ＳＷ素子１１のゲート容量をＣｇ１とする。第１バランス抵抗をＲｂ１とする。第１バランス抵抗Ｒｂ１にゲート容量Ｃｇ１を乗算した値を、第１乗算値Ｃｇ１・Ｒｂ１とする。第２ＳＷ素子２１のゲート容量をＣｇ２とする。第２バランス抵抗をＲｂ２とする。第２バランス抵抗Ｒｂ２にゲート容量Ｃｇ２を乗算した値を、第２乗算値Ｃｇ２・Ｒｂ２とする。そして、第１乗算値Ｃｇ１・Ｒｂ１と第２乗算値Ｃｇ２・Ｒｂ２との差分が最小となるように、外部接続用パッド１３ａ，２３ａが選択されている。

具体的には、第１乗算値Ｃｇ１、Ｃｇ２は、半導体プロセスに基づく特性ずれなので、±２０％程度のずれが想定される。仮に、ゲート容量の出来栄えの中心値が１０ｎＦの場合、８～１２ｎＦの範囲が想定される。一方、第１バランス抵抗Ｒｂ１と第２バランス抵抗Ｒｂ２は、１．８、２．０、２．２Ωから選択が可能となっている。

例えば、第１ＳＷ素子１１のゲート容量Ｃｇ１が８～９．５ｎＦの場合には２．２Ωを選択し、９．５～１．０５ｎＦの場合には２．０Ωを選択し、１．０５～１．２ｎＦの場合には１．８Ωを選択する。これにより、Ｃｇ１・Ｒｂ１の範囲は１．７６～２．１６ｎｓとなる。Ｃｇ２・Ｒｇ２の範囲についても同様で、１．７６～２．１６ｎｓとなる。バランス抵抗Ｒｂ１、Ｒｂ２を２Ωしか選択できない場合には、１．６～２．４ｎｓの範囲となる。つまり、バランス抵抗値を選定することで、ゲート容量とバランス抵抗の乗算値の差分を小さくすることができている。

次に、ボンディング工程において、先に選択された外部接続用第１パッド１３ａ、及び第１信号端子１１０に、第１ワイヤ１２０をボンディングする。また、先に選択された外部接続用第２パッド２３ａ、及び第２信号端子２１０に、第２ワイヤ２２０をボンディングする。

その後、ターミナル６０、導電部材５０Ｃ，５０Ｅ、及び主端子７０Ｃ，７０Ｅをはんだ接続する。その後、半導体チップ１０，２０等を封止するよう、封止体３０を樹脂成形する。その後、半導体装置５と制御装置９０とをバスバー６で接続する。

＜作用効果＞
上記した半導体装置５は、互いに並列接続されて１つのアームを形成する第１ＳＷ素子１１及び第２ＳＷ素子２１と、バランス抵抗素子１２，２２と、パッド１３，２３と、を備える。バランス抵抗素子１２，２２には、第１ＳＷ素子１１のゲート端子に直列接続された複数の第１バランス抵抗素子１２と、第２ＳＷ素子２１のゲート端子に直列接続された複数の第２バランス抵抗素子２２と、が含まれている。パッド１３，２３には、各々の第１バランス抵抗素子１２の端部に電気接続された第１パッド１３と、各々の第２バランス抵抗素子２２の端部に電気接続された第２パッド２３と、が含まれている。そして、外部接続用第１パッド１３ａ、及び外部接続用第２パッド２３ａは、互いに電気接続されるとともに、ゲート電流を供給する駆動回路９２に電気接続されている。また、複数の第１パッド１３の少なくとも１つはオープン状態であり、複数の第２パッド２３の少なくとも１つはオープン状態である。

これによれば、複数の第１パッド１３の中から外部接続用第１パッド１３ａを選択することで、第１バランス抵抗素子１２による合成抵抗（第１バランス抵抗）を調整できる。同様にして、複数の第２パッド２３の中から外部接続用第２パッド２３ａを選択することで、第２バランス抵抗素子２２による合成抵抗（第２バランス抵抗）を調整できる。

よって、ゲート容量に起因する過渡電流傾きについて、第１ＳＷ素子１１と第２ＳＷ素子２１とのばらつきを抑制できる。つまり、上記選択を行うことで、過渡電流アンバランスを抑制できる。よって、第１ＳＷ素子１１と第２ＳＷ素子２１とにおける、ＳＷ損失ばらつきに起因した発熱量ばらつきを抑制できる。その結果、ＳＷ損失の大きい側のＳＷ素子に合わせて、アームの出力が制限されてしまう不具合を抑制できる。また、ＳＷ損失の大きい側のＳＷ素子の寿命がアームの寿命になってしまう不具合を抑制できる。さらに、第１ＳＷ素子１１と第２ＳＷ素子２１とにおける、スイッチング時のストレスばらつきを抑制できる。その結果、ＳＷ素子へのストレスが大きい側のＳＷ素子に合わせて、アームのスイッチング速度が制限されてしまう不具合を抑制できる。

また、図１の例では、計測用パッド１３ｂ，２３ｂとは別のパッドが、外部接続用パッド１３ａ，２３ａとして選択されている。そのため、合成抵抗による第１バランス抵抗、及び第２バランス抵抗が、ゼロより大きい値に設定される。よって、以下に説明するＬＣ共振によるゲート発振を抑制できる。すなわち、第１ＳＷ素子１１のゲートと第２ＳＷ素子２１のゲートは、バスバー６を介して電気接続されている。そのため、両ゲート間で配線ループが形成される。このループ配線に寄生して存在するインダクタンスと、ＳＷ素子１１，２１のゲート容量とで、ＬＣ共振することが懸念される。このようなＬＣ共振は、ループ配線に存在する抵抗、つまり第１バランス抵抗と第２バランス抵抗により減衰される。したがって、本実施形態によれば、ＬＣ共振によるゲート発振が抑制される。

なお、このようなゲート発振の抑制を鑑みて、バランス抵抗素子１２，２２の各々は、ＬＣ共振を生じさせない閾抵抗値より大きい値に設定されていることが望ましい。

さらに、本実施形態に係る並列スイッチング回路は、ゲート抵抗９３（調整回路）を備える。ゲート抵抗９３は、外部接続用第１パッド１３ａ及び外部接続用第２パッド２３ａに電気接続され、ゲート電流の大きさを調整するものである。このように、バランス抵抗素子１２，２２とは別にゲート抵抗９３を備えることによれば、ゲート電流調整の機能をゲート抵抗９３に持たせることができる。よって、バランス抵抗素子１２，２２の抵抗値を、上記ＬＣ共振を生じさせない閾抵抗値を下回らない範囲で小さくできる。そうすると、先述した過渡電流の増大傾きまたは減少傾きを大きくして、過渡電流の変化を急峻にできる。よって、ＳＷ損失を低減できるとともに、スイッチング速度を高速にできる。

さらに、本実施形態に係る並列スイッチング回路は、計測用第１パッド１３ｂと計測用第２パッド２３ｂを備える。つまり、複数の第１パッド１３には、第１ＳＷ素子１１のゲートと同電位のパッド（計測用第１パッド１３ｂ）が含まれている。複数の第２パッド２３には、第２ＳＷ素子２１のゲートと同電位のパッド（計測用第２パッド２３ｂ）が含まれている。そのため、バランス抵抗調整用のパッドを、ゲート容量等のＳＷ素子特性を計測する計測用パッド１３ｂ，２３ｂとしても利用することができる。また、ＳＷ素子特性を計測する工程と、バランス抵抗素子１２，２２の抵抗値を計測する工程とを、同じ工程で実施することができる。バランス抵抗素子１２，２２の抵抗値を計測することが可能となっているため、抵抗値の出来栄えばらつき精度が低い場合であっても、ＳＷ素子特性を計測することで、所望の抵抗値を選定するボンディング接続を選択可能となる。また、抵抗をトリミングすることも可能となり、より、高い効果作用を得ることも可能となる。

ここで、ゲート信号のオン時点から、ＳＷ素子のゲート電流が徐々に増大して飽和するまでの遅れ時間は、ゲート容量が大きいほど長くなり、かつ、バランス抵抗が大きいほど長くなる。つまり、ＳＷ素子のゲートにおける過渡電流の時定数は、バランス抵抗とゲート容量の乗算値によって特定される。

この点を鑑み、本実施形態では、第１ＳＷ素子１１のゲート容量が第２ＳＷ素子２１のゲート容量より大きい場合に、第１バランス抵抗が第２バランス抵抗より小さくなるように、外部接続用パッド１３ａ，２３ａが選択されている。同様にして、第１ＳＷ素子１１のゲート容量が第２ＳＷ素子２１のゲート容量より小さい場合には、第１バランス抵抗が第２バランス抵抗より大きくなるように、外部接続用パッド１３ａ，２３ａが選択されている。そのため、第１ＳＷ素子１１と第２ＳＷ素子２１とで上記時定数が近い値になるようにバランス抵抗が調整される。よって、過渡電流アンバランス抑制の効果を促進できる。

さらに本実施形態では、第１乗算値Ｃｇ１・Ｒｂ１と第２乗算値Ｃｇ２・Ｒｂ２との差分が最小となるように、外部接続用パッド１３ａ，２３ａが選択されている。第１乗算値Ｃｇ１・Ｒｂ１は、第１バランス抵抗Ｒｂ１にゲート容量Ｃｇ１を乗算した値である。第２乗算値Ｃｇ２・Ｒｂ２は、第２バランス抵抗Ｒｂ２にゲート容量Ｃｇ２を乗算した値である。よって、過渡電流アンバランス抑制の効果をさらに促進できる。

さらに、本実施形態に係る並列スイッチング回路では、第１ＳＷ素子１１及び第２ＳＷ素子２１は、封止体３０により封止されて一体化されている。加えて、並列スイッチング回路は、第１ワイヤ１２０、第２ワイヤ２２０、第１信号端子１１０、及び第２信号端子２１０を備える。第１ワイヤ１２０は、外部接続用第１パッド１３ａと第１信号端子１１０とを接続し、第２ワイヤ２２０は、外部接続用第２パッド２３ａと第２信号端子２１０とを接続する。そして、第１信号端子１１０のうち第１ワイヤ１２０との接続箇所、及び第２信号端子２１０のうち第２ワイヤ２２０との接続箇所は、封止体３０の内部に位置する。

これによれば、半導体チップ１０，２０、信号端子１１０，２１０、及びワイヤ１２０，２２０を封止体３０で一体化したパッケージ製品（半導体装置５）を、過渡電流アンバランス調整済みの状態で提供できる。

さらに本実施形態では、上記第１実施形態では、半導体チップ１０，２０が有する半導体基板に、バランス抵抗素子１２，２２（抵抗部品）が形成されている。つまり、半導体チップ１０，２０に抵抗部品が内蔵されている。そのため、第１ＳＷ素子１１のゲートと第２ＳＷ素子２１のゲートとの間で形成される配線ループを、短くできる。その結果、ループ配線に寄生して存在するインダクタンスを小さくできるので、ＬＣ共振を生じさせない閾抵抗値を小さくできる。これにより、バランス抵抗素子１２，２２の値を小さくできる。よって、スイッチング速度を高速にできるとともに、ＳＷ損失の低減を図ることができる。

（第２実施形態）
本実施形態に係る並列スイッチング回路は、図４に示す第１ダイオード１４、第２ダイオード２４、及び短絡ワイヤ１２０ａ，２２０ａを備える。

第１ダイオード１４は、第１ＳＷ素子１１のゲート電流の向きに応じて第１バランス抵抗が異なる値となるよう、複数の第１バランス抵抗素子１２の少なくとも１つと並列接続されている。第２ダイオード２４は、第２ＳＷ素子２１のゲート電流の向きに応じて第２バランス抵抗が異なる値となるよう、複数の第２バランス抵抗素子２２の少なくとも１つと並列接続されている。

短絡ワイヤ１２０ａ，２２０ａは、外部接続用パッド１３ａ，２３ａとは別の任意の２つのパッドを短絡させる。これにより、短絡対象となるバランス抵抗素子１２，２２の抵抗値は、合成抵抗であるバランス抵抗に含まれなくなる。要するに、外部接続用パッド１３ａ，２３ａを選択することに加え、短絡ワイヤ１２０ａ，２２０ａによる短絡対象を選択することによっても、バランス抵抗の値は調整され得る。

図４に示す第１半導体チップ１０の例では、第１バランス抵抗素子１２が４個備えられ、そのうちの２個と、第１ダイオード１４は並列接続されている。そして、ゲート電流の向きが第１ダイオード１４の順方向である場合には、第１ダイオード１４に並列接続されている２個の第１バランス抵抗素子１２がバイパスされる。よって、これら２個の第１バランス抵抗素子１２を除いた合成抵抗が、第１バランス抵抗に相当する。

一方、ゲート電流の向きが第１ダイオード１４の逆方向である場合には、第１ダイオード１４に並列接続されている２個の第１バランス抵抗素子１２のうち、短絡ワイヤ１２０ａにより短絡された１個がバイパスされる。よって、１個の第１バランス抵抗素子１２を除いた合成抵抗が、第１バランス抵抗に相当する。

図４に示す第２半導体チップ２０の例では、第２バランス抵抗素子２２が４個備えられ、そのうちの２個と、第２ダイオード２４は並列接続されている。そして、ゲート電流の向きが第２ダイオード２４の順方向である場合には、第２ダイオード２４に並列接続されている２個の第２バランス抵抗素子２２がバイパスされる。加えて、短絡ワイヤ２２０ａにより短絡された１個の第２バランス抵抗素子２２もバイパスされる。よって、これら３個の第２バランス抵抗素子２２を除いた合成抵抗が、第２バランス抵抗に相当する。

一方、ゲート電流の向きが第２ダイオード２４の逆方向である場合には、４個の第２バランス抵抗素子２２のうち、短絡ワイヤ２２０ａにより短絡された１個の第２バランス抵抗素子２２がバイパスされる。よって、１個の第２バランス抵抗素子２２を除いた合成抵抗が、第２バランス抵抗に相当する。

ここで、ＳＷ素子の素子特性には、先述したゲート容量とは別に、ゲート閾値電圧が挙げられる。ゲート閾値電圧とは、ＳＷ素子をオン作動させるのに要するゲート電圧の最小値である。

本実施形態では、第１ＳＷ素子１１のゲート閾値電圧が第２ＳＷ素子２１のゲート閾値電圧より高い場合には、外部接続用パッド１３ａ，２３ａは次のように選択されている。すなわち、オン作動時には第１バランス抵抗が第２バランス抵抗より小さく、オフ作動時には第１バランス抵抗が第２バランス抵抗より大きくなるように選択されている。

また、第１ＳＷ素子１１のゲート閾値電圧が第２ＳＷ素子２１のゲート閾値電圧より低い場合には、外部接続用パッド１３ａ，２３ａは次のように選択されている。すなわち、オン作動時には第１バランス抵抗が第２バランス抵抗より大きく、オフ作動時には第１バランス抵抗が第２バランス抵抗より小さくなるように選択されている。

＜作用効果＞
ここで、ゲート閾値電圧が低いほど、オン信号を出力してからＳＷ素子がオン作動するまでの時間が短くなり、迅速にオン作動することになる。その一方で、ゲート閾値電圧が低いほど、オフ信号を出力してからＳＷ素子がオフ作動するまでの時間は長くなり、緩慢なオフ作動となる。

この点を鑑み、本実施形態に係る半導体装置５は、バランス抵抗素子１２，２２に並列接続されたダイオード１４，２４を備える。そのため、ＳＷ素子１１，２１のオン作動時とオフ作動時とで、バランス抵抗を異ならせることができる。例えば、オン作動時には第１バランス抵抗が第２バランス抵抗より大きく、オフ作動時には第１バランス抵抗が第２バランス抵抗より小さくなるように設定できる。また、オン作動時には第１バランス抵抗が第２バランス抵抗より小さく、オフ作動時には第１バランス抵抗が第２バランス抵抗より大きくなるように設定できる。

したがって、ゲート閾値電圧を異にする第１ＳＷ素子１１と第２ＳＷ素子２１とで、オン作動の速度がばらつくことや、オフ作動の速度がばらつくことを抑制できる。よって、第１ＳＷ素子１１と第２ＳＷ素子２１とでＳＷ損失がばらつくことを抑制できる。

さらに、本実施形態に係る半導体装置５は、短絡ワイヤ１２０ａ，２２０ａを備える。そのため、図４に例示するように、第１半導体チップ１０と第２半導体チップ２０とで、短絡ワイヤ１２０ａ，２２０ａによる短絡位置を異ならせることで、第１バランス抵抗と第２バランス抵抗とを異ならせることができる。

また、第１半導体チップ１０と第２半導体チップ２０とで、外部接続用パッドを同位置に選択しつつ短絡位置を異ならせることができる。これによれば、第１バランス抵抗と第２バランス抵抗とをオン作動時には同じ抵抗値にしつつ、オフ作動時には異なる抵抗値にすることも可能である。

（第３実施形態）
本実施形態に係る半導体装置５は、図１に示す半導体装置５に、図５及び図６に示す短絡ワイヤ１２０ａを追加した構成である。短絡ワイヤ１２０ａは、複数の第１パッド１３のうち任意の２つのパッドを短絡させる。いずれのパッドを短絡させるかを選択することは、短絡対象となるバランス抵抗素子を選択することを意味する。そして、短絡対象となる第１バランス抵抗素子１２を選択することで、第１バランス抵抗を調整できる。

また、外部接続用第１パッド１３ａの選択位置と外部接続用第２パッド２３ａの選択位置とを同一にしつつも、短絡対象を選択することで第１バランス抵抗と第２バランス抵抗との割合を調整できる。例えば、図５に示す外部接続用第１パッド１３ａの選択位置と、図６に示す外部接続用第１パッド１３ａの選択位置は同一である。しかし、図５と図６とでは、短絡ワイヤ１２０ａによる短絡対象が異なるので、第１バランス抵抗と第２バランス抵抗とを異なる値にできる。

（第４実施形態）
上記第１実施形態では、半導体チップ１０，２０が有する半導体基板に、バランス抵抗素子１２，２２（抵抗部品）が形成されている。つまり、抵抗部品が封止体３０の内部に配置されており、半導体チップ１０，２０に内蔵されている。これに対し本実施形態では、半導体チップ１０，２０の外部に抵抗部品が配置されている。

具体的には、図７に示すように、第１半導体チップ１０が実装された回路基板１３０に、第１バランス抵抗素子の代わりとなる第１抵抗部品１２が実装されている。この回路基板１３０には第１パッド１３も設けられている。また、第２半導体チップ２０が実装された回路基板２３０に、第２バランス抵抗素子の代わりとなる第２抵抗部品２２が実装されている。この回路基板２３０には第２パッド２３も設けられている。これらの回路基板１３０，２３０は、信号端子１１０，２１０とともに支持部材７に支持されている。これによれば、半導体チップ１０、２０の半導体プロセスとは別の工程で抵抗部品１２、２２を作成することになるので、抵抗値の精度向上が可能である。

（第５実施形態）
上記第１実施形態では、第１半導体チップ１０と第２半導体チップ２０の各々に、第１信号端子１１０と第２信号端子２１０といった別々の信号端子が設けられている。そして、半導体装置５の外部において、第１信号端子１１０と第２信号端子２１０がバスバー６により電気接続されている。これに対し本実施形態では、図８に示すように、第１半導体チップ１０と第２半導体チップ２０の各々に共通した信号端子５１０が設けられている。すなわち、第１ワイヤ１２０と第２ワイヤ２２０は、共通した１つの信号端子５１０にボンディングされている。

これによれば、第１ＳＷ素子１１のゲートと第２ＳＷ素子２１のゲートとの間で形成される配線ループを、より一層短くできる。その結果、ループ配線に寄生して存在するインダクタンスをより一層小さくできるので、ＬＣ共振を生じさせない閾抵抗値をさらに小さくできる。これにより、バランス抵抗素子１２，２２の値をさらに小さくでき、スイッチング速度を高速にできるとともに、ＳＷ損失の低減を図ることができる。

（他の実施形態）
この明細書の開示は、例示された実施形態に制限されない。開示は、例示された実施形態と、それらに基づく当業者による変形態様を包含する。たとえば、開示は、実施形態において示された要素の組み合わせに限定されない。開示は、多様な組み合わせによって実施可能である。開示される技術的範囲は、実施形態の記載に限定されない。開示されるいくつかの技術的範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものと解されるべきである。

上記各実施形態では、ゲート電流の大きさを調整する調整回路は、ゲート抵抗９３により実現されている。これに対し、ゲート抵抗９３に替えて、ドライバＩＣ内蔵の定電流回路を調整回路としてもよい。また、これらの調整回路を廃止して、第１抵抗部品１２および第２抵抗部品２２に、ゲート抵抗９３の機能を持たせてもよい。

上記各実施形態では、信号端子１１０，２１０等の外部端子とバランス抵抗素子１２，２２とを電気接続する部材にワイヤ１２０，２２０が用いられている。これに対し、ワイヤ１２０，２２０に替えて、フレキシブル基板を用いてもよいし、ＤＢＣ（Direct Bonded Copper）基板を用いてもよい。

上記各実施形態では、１つのアームは、並列接続された２つの半導体チップ１０，２０を備えて構成されている。これに対し、１つのアームは、並列接続された３つ以上の半導体チップを備えて構成されていてもよい。

複数の第１バランス抵抗素子１２の各々は、同じ抵抗値に設定されていてもよいし、異なる抵抗値に設定されていてもよい。複数の第２バランス抵抗素子２２の各々も同様にして、同じ抵抗値でも異なる抵抗値でもよい。また、第１バランス抵抗素子１２及び第２バランス抵抗素子２２は、同じ個数であってもよい。その場合、第１バランス抵抗素子１２と第２バランス抵抗素子２２とで、個々の抵抗値が同じに設定されていてもよい。

抵抗部品を構成する抵抗素子は、多結晶シリコンを用いたポリ抵抗に限らず、拡散層を用いた拡散抵抗であってもよい。また、レーザ照射等により抵抗体をトリミングして形成されるトリミング抵抗であってもよい。

上記各実施形態では、ゲート電極と同電位になっている計測用パッド１３ｂ，２３ｂが、複数のパッド１３，２３の中に含まれている。これに対し、計測用パッド１３ｂ，２３ｂは廃止されていてもよい。

上記各実施形態では、複数の第１バランス抵抗素子１２が直列に接続されている。これに対し、図９に示すように、複数の第１バランス抵抗素子１２が並列に接続されていてもよい。第２バランス抵抗素子２２ついても同様であり、並列に接続されていてもよい。この場合、複数の第１バランス抵抗素子１２は、各々異なる抵抗値に設定されている。複数の第２バランス抵抗素子２２についても同様にして、各々異なる抵抗値に設定されている。

上記各実施形態では、第１信号端子１１０と第２信号端子２１０が、バスバー６を介して電気接続されている。これに対して、第１信号端子１１０と第２信号端子２１０が、駆動基板９４に各々直接接続されており、駆動基板９４上で電気的に接続されていてもよい。

上記各実施形態では、複数備えられている第１パッド１３及び第２パッド２３の各々は、所定方向に１列に並べて配置されており、第１パッド１３が並ぶ所定方向と第２パッド２３が並ぶ所定方向とは一致している。つまり、複数の第１パッド１３と複数の第２パッド２３は、所定方向に１列に並べて配置されている。これに対して、所定方向に１列に並べて配置されていなくてもよい。

上記各実施形態では、複数の第１パッド１３の中から選択された外部接続用第１パッド１３ａは１つである。これに対し、図１０に示すように、複数の第１パッド１３の中から選択される外部接続用第１パッド１３ａは、複数であってもよい。外部接続用第２パッド２３ａについても同様にして複数であってもよい。

外部接続用パッド１３ａ，２３ａを選択するにあたり、以下の条件Ａ、Ｂ、Ｃの全てを満たすように選択してもよいし、１つの条件を満たすように選択してもよいし、任意の２つの条件を満たすように選択してもよい。条件Ａは、第１ＳＷ素子１１のゲート容量が第２ＳＷ素子２１のゲート容量より大きい場合に、第１バランス抵抗を第２バランス抵抗より小さくすることである。条件Ｂは、第１乗算値Ｃｇ１・Ｒｂ１と第２乗算値Ｃｇ２・Ｒｂ２との差分を最小にすることである。条件Ｃは、第１ＳＷ素子１１のゲート閾値電圧が第２ＳＷ素子２１のゲート閾値電圧より高い場合に、オン作動時には第１バランス抵抗を第２バランス抵抗より小さく、オフ作動時には第１バランス抵抗を第２バランス抵抗より大きくすることである。

１１ 第１スイッチング素子、 １１０ 第１信号端子、 １２ 第１抵抗部品、 １２０ 第１ワイヤ、 １３ 第１パッド、 １３ａ 外部接続用第１パッド、 １４ 第１ダイオード、 ２１ 第２スイッチング素子、 ２１０ 第２信号端子、 ２２ 第２抵抗部品、 ２２０ 第２ワイヤ、 ２３ 第２パッド、 ２３ａ 外部接続用第２パッド、 ２４ 第２ダイオード、 ３０ 封止体、 ５１０ 信号端子、 ９２ 駆動回路、 ９３ 調整回路。

Claims (10)

1. 互いに並列接続されて１つのアームを形成する第１スイッチング素子（１１）及び第２スイッチング素子（２１）と、
   前記第１スイッチング素子のゲートに接続された複数の第１抵抗部品（１２）と、
   前記第２スイッチング素子のゲートに接続された複数の第２抵抗部品（２２）と、
   各々の前記第１抵抗部品の端部に電気接続された複数の第１パッド（１３）と、
   各々の前記第２抵抗部品の端部に電気接続された複数の第２パッド（２３）と、を備え、
   複数の前記第１パッドの中から前記第１スイッチング素子の素子特性に応じて選択された少なくとも１つである外部接続用第１パッド（１３ａ）、及び複数の前記第２パッドの中から前記第２スイッチング素子の素子特性に応じて選択された少なくとも１つである外部接続用第２パッド（２３ａ）は、互いに電気接続されるとともに、ゲート電流を供給する駆動回路（９２）に電気接続され、
   前記駆動回路と前記外部接続用第１パッド及び前記外部接続用第２パッドとの電気接続に介在して、ゲート電流の大きさ調整する抵抗を含む調整回路（９３）をさらに備え、
   複数の前記第１抵抗部品は、前記第１スイッチング素子が形成されている第１半導体チップ（１０）に内蔵され、
   複数の前記第２抵抗部品は、前記第２スイッチング素子が形成されている第２半導体チップ（２０）に内蔵され、
   複数の前記第１パッドの少なくとも１つはオープン状態であり、複数の前記第２パッドの少なくとも１つはオープン状態であり、
   複数の前記第１抵抗部品、及び、複数の前記第２抵抗部品の各々は、前記調整回路の抵抗に比べて小さい抵抗値に設定されている並列スイッチング回路。
2. 複数の前記第１パッドには、前記第１スイッチング素子のゲートと同電位のパッドが含まれており、
   複数の前記第２パッドには、前記第２スイッチング素子のゲートと同電位のパッドが含まれている請求項１に記載の並列スイッチング回路。
3. 複数の前記第１抵抗部品のうち、前記第１スイッチング素子に対して機能する抵抗の合成抵抗を第１バランス抵抗とし、
   複数の前記第２抵抗部品のうち、前記第２スイッチング素子に対して機能する抵抗の合成抵抗を第２バランス抵抗とし、
   前記第１スイッチング素子のゲート容量は、前記第２スイッチング素子のゲート容量より大きく、
   前記外部接続用第１パッド及び前記外部接続用第２パッドは、前記第１バランス抵抗が前記第２バランス抵抗より小さくなるように選択されている請求項１または２に記載の並列スイッチング回路。
4. 複数の前記第１抵抗部品のうち、前記第１スイッチング素子に対して機能する抵抗の合成抵抗を第１バランス抵抗とし、
   複数の前記第２抵抗部品のうち、前記第２スイッチング素子に対して機能する抵抗の合成抵抗を第２バランス抵抗とし、
   前記第１スイッチング素子のゲート容量に前記第１バランス抵抗を乗算した値を第１乗算値とし、
   前記第２スイッチング素子のゲート容量に前記第２バランス抵抗を乗算した値を第２乗算値とし、
   前記外部接続用第１パッド及び前記外部接続用第２パッドは、前記第１乗算値と前記第２乗算値との差分が最小となるように選定されている請求項１～３のいずれか１つに記載の並列スイッチング回路。
5. 複数の前記第１抵抗部品のうち、前記第１スイッチング素子に対して機能する抵抗の合成抵抗を第１バランス抵抗とし、
   複数の前記第２抵抗部品のうち、前記第２スイッチング素子に対して機能する抵抗の合成抵抗を第２バランス抵抗とし、
   前記第１スイッチング素子のゲート電流の向きに応じて前記第１バランス抵抗が異なる値となるよう、複数の前記第１抵抗部品の少なくとも１つと並列接続された第１ダイオード（１４）と、
   前記第２スイッチング素子のゲート電流の向きに応じて前記第２バランス抵抗が異なる値となるよう、複数の前記第２抵抗部品の少なくとも１つと並列接続された第２ダイオード（２４）と、を備える請求項１～４のいずれか１つに記載の並列スイッチング回路。
6. 前記第１スイッチング素子のゲート閾値電圧は、前記第２スイッチング素子のゲート閾値電圧より高く、
   前記外部接続用第１パッド及び前記外部接続用第２パッドは、スイッチオン作動時には前記第１バランス抵抗が前記第２バランス抵抗より小さく、スイッチオフ作動時には前記第１バランス抵抗が前記第２バランス抵抗より大きくなるように選択されている請求項５に記載の並列スイッチング回路。
7. 前記第１スイッチング素子及び前記第２スイッチング素子は、封止体（３０）により封止されて一体化されている請求項１～６のいずれか１つに記載の並列スイッチング回路。
8. 前記外部接続用第１パッドに接続された第１電気接続部材（１２０）と、
   前記外部接続用第２パッドに接続された第２電気接続部材（２２０）と、
   前記第１電気接続部材及び前記第２電気接続部材の両方に接続された信号端子（５１０）と、を備え、
   前記信号端子のうち前記第１電気接続部材及び前記第２電気接続部材との接続箇所は、前記封止体の内部に位置する請求項７に記載の並列スイッチング回路。
9. 前記外部接続用第１パッドに接続された第１電気接続部材（１２０）と、
   前記外部接続用第２パッドに接続された第２電気接続部材（２２０）と、
   前記第１電気接続部材に接続された第１信号端子（１１０）と、
   前記第２電気接続部材に接続された第２信号端子（２１０）と、を備え、
   前記第１信号端子のうち前記第１電気接続部材との接続箇所、及び前記第２信号端子のうち前記第２電気接続部材との接続箇所は、前記封止体の内部に位置する請求項７に記載の並列スイッチング回路。
10. 前記第１抵抗部品は、前記第１スイッチング素子が形成されている半導体基板に形成された抵抗素子であり、
    前記第２抵抗部品は、前記第２スイッチング素子が形成されている半導体基板に形成された抵抗素子である、請求項１～９のいずれか１つに記載の並列スイッチング回路。

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