JP2016082281A - パワー半導体駆動回路、パワー半導体回路、及びパワーモジュール回路装置 - Google Patents
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Abstract
【解決手段】パワー半導体駆動回路10は、トランジスタPT1のゲートG側に設けたトランジスタM4とトランジスタM3との並列回路と、トランジスタPT1のゲート電圧Vhoを監視するゲート電圧監視回路5と、ゲート電圧監視回路5からの出力信号を遅延させる信号遅延回路6と、信号遅延回路6からの出力信号が入力されるゲートコントロール回路7とを備える。ゲートコントロール回路7の出力に基づきトランジスタM4がオンすると、トランジスタM3とトランジスタM4とが同時にオンされ、トランジスタPT1のゲート抵抗値が小さくなりトランジスタPT2のスイッチングの高速化を実現する。
【選択図】図1
Description
図1は本発明に係るパワー半導体駆動回路、パワー半導体回路、及びパワーモジュール回路装置を示す。パワー半導体回路10Aはパワー半導体駆動回路10を含み、パワーモジュール回路装置100はパワー半導体回路10Aを含む。言い換えれば、パワー半導体駆動回路10にトランジスタPT1,PT2を加えた回路構成でパワー半導体回路10Aを構成する。また、パワー半導体回路10Aに少なくともブートストラップ回路BSを加えた回路構成でパワーモジュール回路装置100を構成している。パワーモジュール回路装置100はIPMと称することができる。なお、ブートストラップ回路BSはダイオードDB及びキャパシタCBの両方をパワーモジュール回路装置100に内蔵せずに、たとえばダイオードDBのみの電子素子を内蔵し、キャパシタCBはパワーモジュール回路装置100の外部に配置させることもできる。また、ブートストラップ回路BSはダイオード、キャパシタだけではなく、抵抗、トランジスタ、スイッチング素子、電流源等の電子素子を用いて構成してもよい。
図2は本発明にかかる第2実施形態を示す。図2は、上記した図1(第1実施形態)のゲート電圧監視回路5、信号遅延回路6、及びゲートコントロール回路7の内部回路を少し詳細に示したものである。図1と同じ箇所には同じ符号を付与し、説明を省略する。
図5は本発明にかかる第3実施形態を示す。図5は、上記した図2(第2実施形態)で示す構成において、ゲート電圧監視回路5、及びゲートコントロール回路7をさらに詳細に示したものである。なお、図1及び図2と同じ箇所には同じ符号を付与し、説明を省略する。
6 信号遅延回路
7 ゲートコントロール回路
10 パワー半導体駆動回路
10A パワー半導体回路
20 上側ドライバ
21 RSフリップフロップ回路
22 減電圧保護回路
23,24 抵抗
25,26 NMOSトランジスタ
27 パルス発生回路
28 レベルシフタ
29 ブート電流制御回路
30 シュミットトリガ
31 下側ドライバ
32 論理制御回路
33 遅延回路
34 レベルシフタ
35 シュミットトリガ
36 NMOSトランジスタ
37 異常信号生成回路
38 熱保護回路
39 減電圧保護回路
40 コンパレータ
41 標準電圧生成回路
73 論理積回路
100 パワーモジュール回路装置
BS ブートストラップ回路
C64 キャパシタ(積分回路)
CB キャパシタ(ブートストラップキャパシタ)
DB ダイオード(ブートストラップダイオード)
GND 接地電位
HO ノード
HB ノード
HIN 上側入力信号(駆動信号)
id 出力電流(トランジスタPT1のソース・ドレイン間電流)
INV1,INV51,INV52,INV74,INV732,INV733 インバータ
KILL 外部端子(キラー端子)
Ki キラー信号
L1 インダクタ
LD 下側ドライバ
LIN 下側入力信号(駆動信号)
LW ワイヤー
lw ワイヤーのインダクタンス成分
M2,M3,M4 トランジスタ
M71,M72 トランジスタ
M701〜M706 トランジスタ
N 外部端子(接地端子)
N7 ノード
N71,N72,N73 ノード
NA53,NA731 否定論理積回路
OUT 外部端子(出力端子)
P 外部端子(パワー電源端子)
PT1 トランジスタ(上側パワートランジスタ)
PT2 トランジスタ(下側パワートランジスタ)
R63 抵抗(積分回路)
ST5 シュミットトリガ
SH シュミットトリガ
UD 上側ドライバ
V5,V6,V7 出力信号
VB、VC 外部端子
VCC 駆動電源
VPP パワー電源
Vk 監視電圧
Vz 閾値電圧
Claims (22)
- パワー半導体素子のゲート側に接続され、前記パワー半導体素子のゲート抵抗を設定する少なくとも2つのトランジスタから成る並列回路と、前記パワー半導体素子のゲート側及び前記並列回路に接続され前記パワー半導体素子のゲート電圧を監視するために所定の監視電圧が設定されたゲート電圧監視回路と、前記ゲート電圧監視回路からの出力信号を遅延させる信号遅延回路と、前記信号遅延回路から出力される出力信号に基づき前記並列回路の合成抵抗の大きさを切り換えるゲートコントロール回路とを備えたことを特徴とするパワー半導体駆動回路。
- 前記並列回路の合成抵抗の切替えは、前記パワー半導体素子のターンオフ時に行われることを特徴とする請求項1に記載のパワー半導体駆動回路。
- 前記監視電圧は前記パワー半導体素子のミラー電圧以下であることを特徴とする請求項2に記載のパワー半導体駆動回路。
- 前記パワー半導体素子のターンオフ時の前記並列回路の合成抵抗は前記パワー半導体素子がオフしている時の前記並列回路の合成抵抗よりも大きいことを特徴とする請求項3に記載のパワー半導体駆動回路。
- 前記並列回路の合成抵抗の切り換えは、前記信号遅延回路で設定された遅延時間が経過した後に行われることを特徴とする請求項4に記載のパワー半導体駆動回路。
- 前記ゲート電圧監視回路のオン、オフはキラー信号によって制御され、前記ゲート電圧監視回路の出力信号は前記キラー信号と前記パワー半導体素子に印加されるゲート電圧との論理積演算結果の信号であることを特徴とする請求項1に記載のパワー半導体駆動回路。
- 前記ゲート電圧監視回路は、シュミットトリガ、ヒステリシスコンパレータ、ウインドウコンパレータ、コンパレータ、及びインバータのいずれか1つまたはこれらの組み合わせで構成されることを特徴とする請求項5に記載のパワー半導体駆動回路。
- 前記信号遅延回路は抵抗、キャパシタで形成された積分回路であることを特徴とする請求項1に記載のパワー半導体駆動回路。
- 前記ゲートコントロール回路は所定の閾値電圧(Vz)が設定され、前記パワー半導体素子のゲートに印加される駆動信号と前記信号遅延回路から出力される出力信号との論理積演算結果を出力することを特徴とする請求項5に記載のパワー半導体駆動回路。
- 前記パワー半導体素子のゲート電圧のミラー期間が終わった時刻t4から前記パワー半導体素子に流れる出力電流がほぼ0になる時刻t6までの時間をτ1とし、前記監視電圧(Vk)が設定された時刻t5から前記ゲートコントロール回路に設定された前記閾値電圧(Vz)が設定された時刻t8までの時間をτ2としたとき、τ2>τ1に設定されることを特徴とする請求項9に記載のパワー半導体駆動回路。
- 前記パワー半導体素子は電源端子側に接続される上側パワートランジスタと接地電位側に接続される下側パワートランジスタを備え、前記上側パワートランジスタと前記下側パワートランジスタとは相補的に動作し、前記上側パワートランジスタに前記監視電圧が設定された時刻t5から前記ゲートコントロール回路に前記閾値電圧(Vz)までの時刻t8までの時間をτ2とし、前記下側パワートランジスタのオン時に生じる前記上側トランジスタのゲート側の電圧が前記監視電圧(Vk)と一致した時刻をt10としたとき、t10−t5>τ2であることを特徴とする請求項9に記載のパワー半導体駆動回路。
- 前記上側パワートランジスタのゲート電圧と前記監視電圧とが一致した時刻t16から前記上側パワートランジスタがターンオフを開始する時刻t20までの時間をτ3とし、前記上側パワートランジスタのゲート電圧と前記監視電圧(Vk)とが一致した時刻t16から、前記ゲートコントロール回路に設定された閾値(Vz)と前記信号遅延回路の出力信号のレベルが一致する時刻t18までの時間をτ4としたとき、τ3>τ4に設定されることを特徴とする請求項11に記載のパワー半導体駆動回路。
- 前記ゲートコントロール回路は第1トランジスタ、第2トランジスタ、論理積回路、及び第1ノード、第2ノード、第3ノードを備え、前記第1ノードには前記第1トランジスタのゲートと前記論理積回路の第1端が接続され、前記第2ノードには前記第1トランジスタのドレイン、前記第2トランジスタのドレイン、及び前記論理積回路の第2端が接続され、前記第3ノードには前記論理積回路の出力端と前記第2トランジスタのゲートが接続され、前記第1ノードには前記駆動信号が前記第2ノードには前記信号遅延回路の出力が接続されていることを特徴とする請求項9に記載のパワー半導体駆動回路。
- 請求項1〜13のいずれか1項に記載のパワー半導体駆動回路と前記パワー半導体駆動回路でそのゲートが駆動されるパワー半導体素子とを備えたことを特徴とするパワー半導体回路。
- 前記パワー半導体素子はMOSトランジスタまたはIGBTであることを特徴とする請求項14に記載のパワー半導体回路。
- 前記パワー半導体素子は、シリコン(Si)、シリコンカーバイド(SiC)、ガリウムナイトライド(GaN)のいずれか1つを材料とすることを特徴とする請求項15に記載のパワー半導体回路。
- 前記パワー半導体素子は、さらにダイオードを備え、前記ダイオードは上記シリコン(Si)、シリコンカーバイド(SiC)、ガリウムナイトライド(GaN)のいずれか1つを材料とすることを特徴とする請求項16に記載のパワー半導体回路。
- 前記下側パワートランジスタは、上記シリコン(Si)、シリコンカーバイド(SiC)、ガリウムナイトライド(GaN)のいずれか1つを材料とすることを特徴とする請求項15に記載のパワー半導体回路。
- 前記上側パワートランジスタと前記下側パワートランジスタはそれぞれ別々の半導体基板上に作り込まれ、前記上側パワートランジスタのドレイン−ソース導電路と前記下側パワートランジスタのドレイン−ソース導電路は前記電源端子と前記接地電位との間に直列に結合されることを特徴とする請求項15に記載のパワー半導体回路。
- 請求項15に記載のパワー半導体回路は、直流を交流に変換するインバータ、各種のモータ駆動回路、スイッチング電源装置のいずれか1つに用いられていることを特徴とするパワー半導体回路。
- 請求項14〜20のいずれか1項のパワー半導体回路と少なくともブートストラップ回路を構成する少なくとも1つの電子素子を備えたことを特徴とするパワーモジュール回路装置。
- 前記パワーモジュール回路装置は、1つのデュアルライン型パッケージに実装されることを特徴とする請求項21に記載のパワーモジュール回路装置。
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