CN113556027B - 一种半桥驱动电路及系统 - Google Patents

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Abstract

本发明涉及一种半桥驱动电路及系统，用于驱动串联的第一功率管和第二功率管。所述半桥驱动电路还包括：信号产生单元，用于产生一输入信号，输入信号的脉宽大于等于预定脉宽；以及驱动单元，接收第一监测信号、第二监测信号以及输入信号，配置为根据输入信号和第一监测信号输出第二驱动信号，以及根据输入信号和第二监测信号输出第一驱动信号，驱动单元用于控制第一功率管和第二功率管不同时导通；其中，第一监测信号和输入信号之间具有第一延时，第二监测信号和输入信号之间具有第二延时，预定脉宽大于等于第一延时和第二延时中的较大者。本发明可以效防止由于电路延时所造成的半桥驱动电路的直通炸机。

Description

一种半桥驱动电路及系统
技术领域
本发明主要涉及电子线路的技术领域，具体地涉及一种半桥驱动电路及系统。
背景技术
在模拟器件和功率器件领域，例如DCDC、电机驱动等应用中会涉及到半桥驱动电路的应用。图1是一种半桥驱动电路的结构示意图。参考图1所示，半桥电路通常包括两个半导体场效应晶体管（MOSFET）或绝缘栅双极型晶体管（IGBT），如图1中的上管M1和下管M2。其中上管M1的漏极（或集电极）与电源Vbus连接，源极（或发射极）与下管M2的漏极（或集电极）相连，下管M2的源极（或发射极）与地线GND相连。通常为了控制上管M1和下管M2的导通或关闭，分别在上管M1和下管M2的栅极施加控制信号。如图1所示，输入信号PWM经过驱动电路110之后生成控制信号HO、LO，其中，控制信号HO施加在上管M1的栅极，用来控制上管M1的导通或关闭；控制信号LO施加在下管M2的栅极，用来控制下管M2的导通或关闭。
在驱动半桥电路时，最重要的一点就是要避免上管M1和下管M2同时导通（shootthrough），这样会出现直通大电流导致炸机。为避免直通现象，通常监测上下管的栅极电压，当其中一个晶体管的栅极完全关断后，经过一段死区时间，才打开对应的另一个晶体管，从而避免直通的发生。然而，在死区时间内，上管和下管都关闭，会造成电路损耗的增大，导致效率下降。并且，当输入信号的脉宽较窄时，由于信号在传输过程中有延时，会导致无法正确的监测到栅极关断信号，导致发生直通炸机。
发明内容
本发明所要解决的技术问题是提供一种有效防止直通的半桥驱动电路及系统。
本发明为解决上述技术问题而采用的技术方案是一种半桥驱动电路，用于驱动串联的第一功率管和第二功率管，其特征在于，所述半桥驱动电路包括：信号产生单元，用于产生一输入信号，所述输入信号的脉宽大于等于预定脉宽；以及驱动单元，接收第一监测信号、第二监测信号以及所述输入信号，配置为根据所述输入信号和所述第一监测信号输出第二驱动信号，以及根据所述输入信号和所述第二监测信号输出第一驱动信号，所述驱动单元用于控制所述第一功率管和所述第二功率管不同时导通； 其中，所述第一监测信号和所述输入信号之间具有第一延时，所述第二监测信号和所述输入信号之间具有第二延时，所述预定脉宽大于等于所述第一延时和所述第二延时中的较大者。
在本发明的一实施例中，所述信号产生单元接收一原始输入信号，所述原始输入信号具有原始脉宽，所述原始脉宽小于等于所述输入信号的脉宽。
在本发明的一实施例中，还包括第一监测模块以及第二监测模块，所述第一监测模块接收所述第一驱动信号并输出所述第一监测信号，所述第一监测信号和所述第一驱动信号之间具有第一监测延时，所述第一延时大于等于所述第一监测延时，所述第二监测模块接收所述第二驱动信号并输出所述第二监测信号，所述第二监测信号和所述第二驱动信号之间具有第二监测延时，所述第二延时大于等于所述第二监测延时。
在本发明的一实施例中，所述驱动单元包括：逻辑控制单元，接收所述第一监测信号、所述第二监测信号和所述输入信号，配置为根据所述输入信号和所述第一监测信号输出第二控制信号，以及根据所述输入信号和所述第二监测信号输出第一控制信号；第一传输电路，接收所述第一控制信号并输出所述第一驱动信号，所述第一驱动信号和所述第一控制信号之间具有第一传输延时，所述第一驱动信号用于控制所述第一功率管；以及第二传输电路，接收所述第二控制信号并输出所述第二驱动信号，所述第二驱动信号和所述第二控制信号之间具有第二传输延时，所述第二驱动信号控制所述第二功率管；其中，所述预定脉宽大于等于所述第一传输延时、所述第一监测延时、所述第二传输延时和所述第二监测延时之和。
在本发明的一实施例中，所述逻辑控制单元配置为，当所述输入信号为高电平并且所述第二监测信号为低电平时，所述第一控制信号为高电平；当所述输入信号为低电平并且所述第一监测信号为低电平时，所述第二控制信号为高电平。
在本发明的一实施例中，所述信号产生单元包括计时电路和逻辑或门，其中，所述原始输入信号输入至所述计时电路，当所述计时电路检测到所述原始输入信号的有效脉冲的触发沿时，所述计时电路输出与所述有效脉冲同相的脉冲信号，并使所述脉冲信号的脉宽大于等于所述预定脉宽；所述脉冲信号和所述原始输入信号输入至所述逻辑或门，所述逻辑或门输出所述输入信号。
在本发明的一实施例中，还包括延时检测单元，用于在测试模式下检测所述第一延时和所述第二延时，并根据所述第一延时和所述第二延时中的较大者确定正常工作模式下的所述预定脉宽。
本发明为解决上述技术问题还提出一种半桥驱动电路系统，包括如上所述的半桥驱动电路，以及串联的所述第一功率管和所述第二功率管。
本发明为解决上述技术问题还提出一种半桥驱动电路，用于驱动串联的第一功率管和第二功率管，其特征在于，所述半桥驱动电路包括：信号产生单元，用于产生第一输入信号和第二输入信号，所述第一输入信号具有第一脉宽，所述第二输入信号具有第二脉宽，所述第二脉宽大于等于预定脉宽；以及驱动单元，接收第一监测信号、第二监测信号、所述第一输入信号以及所述第二输入信号，配置为根据所述第一输入信号和所述第一监测信号输出第二驱动信号，以及根据所述第二输入信号和所述第二监测信号输出第一驱动信号，所述驱动单元用于控制所述第一功率管和所述第二功率管不同时导通；其中，所述第一监测信号和所述第一输入信号之间具有第一延时，所述第二监测信号和所述第二输入信号之间具有第二延时，所述预定脉宽大于等于所述第一延时和所述第二延时中的较大者。
在本发明的一实施例中，所述信号产生单元接收一原始输入信号，所述原始输入信号具有原始脉宽，所述原始脉宽小于等于所述第一脉宽，并且所述原始脉宽小于等于所述第二脉宽。
在本发明的一实施例中，还包括第一监测模块以及第二监测模块，所述第一监测模块接收所述第一驱动信号并输出所述第一监测信号，所述第一监测信号和所述第一驱动信号之间具有第一监测延时，所述第一延时大于等于所述第一监测延时，所述第二监测模块接收所述第二驱动信号并输出所述第二监测信号，所述第二监测信号和所述第二驱动信号之间具有第二监测延时，所述第二延时大于等于所述第二监测延时。
在本发明的一实施例中，所述驱动单元包括：逻辑控制单元，接收所述第一监测信号、所述第二监测信号、所述第一输入信号和所述第二输入信号，配置为根据所述第一输入信号和所述第一监测信号输出第二控制信号，以及根据所述第二输入信号和所述第二监测信号输出第一控制信号；第一传输电路，接收所述第一控制信号并输出所述第一驱动信号，所述第一驱动信号和所述第一控制信号之间具有第一传输延时，所述第一驱动信号用于控制所述第一功率管；以及第二传输电路，接收所述第二控制信号并输出所述第二驱动信号，所述第二驱动信号和所述第二控制信号之间具有第二传输延时，所述第二驱动信号控制所述第二功率管；其中，所述预定脉宽大于等于所述第一传输延时、所述第一监测延时、所述第二传输延时和所述第二监测延时之和。
在本发明的一实施例中，所述逻辑控制单元配置为，当所述第一输入信号为高电平并且所述第二监测信号为低电平时，所述第一控制信号为高电平；当所述第二输入信号为高电平并且所述第一监测信号为低电平时，所述第二控制信号为高电平。
在本发明的一实施例中，所述信号产生单元包括计时电路和逻辑或门，其中，所述原始输入信号输入至所述计时电路，当所述计时电路检测到所述原始输入信号的有效脉冲的触发沿时，所述计时电路输出与所述有效脉冲同相的脉冲信号，并使所述脉冲信号的脉宽大于等于所述预定脉宽；所述脉冲信号和所述原始输入信号输入至所述逻辑或门，所述逻辑或门输出所述第一输入信号和/或所述第二输入信号。
在本发明的一实施例中，还包括延时检测单元，用于在测试模式下检测所述第一延时和所述第二延时，并根据所述第一延时和所述第二延时中的较大者确定正常工作模式下的所述预定脉宽。
本发明的半桥驱动电路及系统对第一功率管和第二功率管的导通或关闭进行监测，根据输入信号和监测信号之间的延时来设置预定脉宽，使该半桥驱动电路的输入信号的脉宽大于等于预定脉宽，从而确保第一功率管和第二功率管不会同时导通，可以有效防止由于电路延时所造成的半桥驱动电路的直通炸机。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是一种半桥驱动电路的结构示意图；
图2是本发明一实施例的半桥驱动电路的电路结构示意图；
图3是本发明另一实施例的半桥驱动电路的电路结构示意图；
图4是本发明一实施例的半桥驱动电路的信号产生单元的信号波形时序示意图；
图5是图3所示实施例的半桥驱动电路的信号波形时序示意图；
图6是本发明另一实施例的半桥驱动电路的电路结构示意图；
图7是本发明另一实施例的半桥驱动电路的电路结构示意图；
图8是图7所示实施例的半桥驱动电路的信号波形示意图；
图9是本发明另一实施例的半桥驱动电路的电路结构示意图；
图10是本发明另一实施例的半桥驱动电路的电路结构示意图；
图11是本发明另一实施例的半桥驱动电路的电路结构示意图；
图12是本发明另一实施例的半桥驱动电路的电路结构示意图；
图13是图12所示实施例的半桥驱动电路的信号波形时序示意图；
图14是本发明一实施例的半桥驱动电路中的信号产生单元的电路结构示意图；
图15是图14所示的信号产生单元的信号波形时序示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本申请的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本申请保护范围的限制。此外，尽管本申请中所使用的术语是从公知公用的术语中选择的，但是本申请说明书中所提及的一些术语可能是申请人按他或她的判断来选择的，其详细含义在本文的描述的相关部分中说明。此外，要求不仅仅通过所使用的实际术语，而是还要通过每个术语所蕴含的意义来理解本申请。
图2是本发明一实施例的半桥驱动电路的电路结构示意图。参考图2所示，该实施例的半桥驱动电路200用于驱动串联的第一功率管M1和第二功率管M2。该半桥驱动电路200包括信号产生单元210和驱动单元220。该信号产生单元210用于产生一输入信号Sin，该输入信号Sin的脉宽T大于等于预定脉宽Tmin。
驱动单元220配置为接收输入信号Sin、第一监测信号HO1和第二监测信号LO1，根据输入信号Sin和第一监测信号HO1输出第二驱动信号LO0，以及根据输入信号Sin和第二监测信号LO1输出第一驱动信号HO0，驱动单元220用于控制第一功率管M1和第二功率管M2不同时导通。其中，第一监测信号HO1和输入信号Sin之间具有第一延时TD1，第二监测信号LO1和输入信号Sin之间具有第二延时TD2，预定脉宽Tmin大于等于第一延时TD1和第二延时TD2中的较大者。
参考图2所示，在一些实施例中，该半桥驱动电路200还包括功率管监测单元230，配置为监测第一功率管M1并输出第一监测信号HO1至驱动单元220，以及监测第二功率管M2并输出第二监测信号LO1至驱动单元220。
参考图2所示，第一驱动信号HO0输入至第一功率管M1的控制端G1，可以控制第一功率管M1的导通或关闭；第二驱动信号LO0输入至第二功率管M2的控制端G2，可以控制第二功率管M2的导通或关闭，根据驱动单元220的控制逻辑使第一功率管M1和第二功率管M2不同时导通。
参考图2所示，第一功率管M1相当于半桥电路中的上管，其第一端D1与电源Vbus相连接，其第二端S1与第二功率管M2的第一端D2相连接；第二功率管M2相当于半桥电路中的下管，其第一端D2与上管的第二端S1相连接，其第二端S2接地。在该实施例中，第一功率管M1的第一端D1、第二端S1和控制端G1分别是晶体管的漏极、源极和栅极；第二功率管M2的第一端D2、第二端S2和控制端G2也分别是晶体管的漏极、源极和栅极。在该实施例中，第一功率管M1和第二功率管M2都是N型增强型MOSFET。
图2所示仅为示例，不用于限制第一功率管M1和第二功率管M2的具体类型。
图3是本发明另一实施例的半桥驱动电路的电路结构示意图。参考图3所示，该实施例的半桥驱动电路300与图2所示的半桥驱动电路200的区别在于，该半桥驱动路300的信号产生单元210接收一原始输入信号PWM，该原始输入信号PWM具有原始脉宽T0，本发明对原始脉宽T0不做限制，该原始脉宽T0可以小于预定脉宽Tmin，也可以大于等于预定脉宽Tmin。当原始脉宽T0小于预定脉宽Tmin时，如果直接将原始输入信号PWM输入至驱动单元220，由于信号传输的延时，可能会导致上下管直通。
信号产生单元210具有这样的功能，若输入的原始输入信号PWM的原始脉宽T0小于预定脉宽Tmin，则将原始输入信号PWM的原始脉宽T0扩展至预定脉宽Tmin；若输入的原始输入信号PWM的原始脉宽T0大于预定脉宽Tmin，则信号产生单元210不改变原始输入信号PWM，输出的输入信号Sin等于原始输入信号PWM。根据该信号产生单元210，可以保证输入信号Sin的脉宽T大于等于预定脉宽Tmin。
在一些实施例中，原始输入信号PWM的原始脉宽T0小于等于预定脉宽Tmin，信号产生单元210将原始输入信号PWM的脉宽展宽，产生输入信号Sin。
图4是本发明一实施例的半桥驱动电路的信号产生单元的信号波形时序示意图。该信号波形用于说明图3所示的实施例中的信号产生单元210。参考图4所示，原始输入信号PWM具有两种不同的原始脉宽，分别是T0_1和T0_2，其中，T0_1<Tmin，T0_2>Tmin。将原始输入信号PWM输入至信号产生单元210得到输入信号Sin，其中，对应于原始脉宽小于预定脉宽Tmin的信号周期，输入信号Sin的脉宽被扩展至预定脉宽Tmin；对应于原始脉宽大于预定脉宽Tmin的信号周期，输入信号Sin的脉宽等于原始脉宽T0_2。
图4所示仅为示意。在实际应用中，原始输入信号PWM可以是固定频率和固定脉宽的高频信号，也可以是如图4所示的具有变化脉宽的信号，或者是具有变化频率的信号。
图5是图3所示实施例的半桥驱动电路的信号波形时序示意图。参考图5所示，原始输入信号PWM经过图3所示的信号产生单元210之后成为输入信号Sin。输入信号Sin和第一监测信号HO1之间具有第一延时TD1，输入信号Sin和第二监测信号LO1之间具有第二延时TD2，预定脉宽Tmin大于等于第一延时TD1和第二延时TD2中的较大者。在图5所示的实施例中，TD1>TD2，因此，预定脉宽Tmin大于等于TD1。
在本发明的实施例中，对信号是高电平有效或低电平有效不做限制。假设为高电平有效，则在图2和图3所示的实施例中，当第一驱动信号HO0为高电平时，第一功率管M1导通，当第一驱动信号HO0为低电平时，第一功率管M1关闭；同理，当第二驱动信号LO0为高电平时，第二功率管M2导通，当第二驱动信号LO0为低电平时，第二功率管M2关闭。若为低电平有效，则反之。本说明书中以高电平有效为例进行说明。同时，本说明书以数字信号1表示高电平，以数字信号0表示低电平。
根据本发明的实施例，驱动单元220的控制逻辑使第一功率管M1和第二功率管M2不同时导通，也就是说使第一驱动信号HO0和第二驱动信号LO0不同时为高电平。
在图5所示的实施例中，输入信号Sin的脉宽T等于预定脉宽Tmin，在其他的实施例中，脉宽T还可以大于该预定脉宽Tmin。
参考图5所示，由于输入信号Sin的脉宽Tmin大于TD1和TD2中的较大者，可以使第一驱动信号HO0为高电平的时段不会落入第二驱动信号LO0为高电平的时段中，确保第一驱动信号HO0和第二驱动信号LO0不同时为高电平，从而确保第一功率管M1和第二功率管M2不同时导通。
在一些实施例中，驱动单元220配置为具有这样的控制逻辑，当输入信号Sin为高电平并且第二监测信号LO1为低电平时，第一驱动信号HO0为高电平，第一功率管M1导通；当输入信号Sin为低电平并且第一监测信号HO1为低电平时，第二驱动信号LO0为高电平，第二功率管M2导通。
结合图5所示，根据该控制逻辑，在t52时刻至t53时刻之间，Sin=1并且LO1=0，所以HO0=1。在t54时刻之后，Sin=0并且HO1=0，所以LO0=1。
在这些实施例中，在输入信号Sin的下降沿t53时刻，由于此时第一监测信号HO1=1，所以第二驱动信号LO0不跳高，直到t54时刻第二驱动信号LO0才跳高。由于输入信号Sin具有大于TD1的预定脉宽Tmin，使得第一驱动信号HO0和第二驱动信号LO0不同时为高电平，避免了直通。
图6是本发明另一实施例的半桥驱动电路的电路结构示意图。该实施例中具有一些与图3所示实施例的半桥驱动电路中相同的单元或元件，在图6中采用和图3中相同的标号标示这些单元或元件，相应的结构和功能可以参考前文相关说明内容，重复的内容将不再展开。结合图6和图3所示，在该实施例的半桥驱动电路600中，图3中的功率管监测单元230被分成了两部分，分别是第一监测模块231和第二监测模块232。其中，第一监测模块231接收第一驱动信号HO0并输出第一监测信号HO1，第一监测信号HO1和第一驱动信号HO0之间具有第一监测延时TD_M1，第一延时TD1大于等于第一监测延时TD_M1，第二监测模块232接收第二驱动信号LO0并输出第二监测信号LO1，第二监测信号LO1和第二驱动信号LO0之间具有第二监测延时TD_M2，第二延时TD2大于等于第二监测延时TD_M2。
参考图6所示，第一监测信号HO1输入至驱动单元220的一个输入端，第二监测信号LO1输入至驱动单元220的另一个输入端。
在一些实施例中，驱动单元包括逻辑控制单元、第一传输电路和第二传输电路，如图7所示。
图7是本发明另一实施例的半桥驱动电路的电路结构示意图。该实施例的半桥驱动电路700中的信号产生单元210、第一监测模块231、第二监测模块232、第一功率管M1和第二功率管M2与前文所述实施例相同，采用相同的标号标示，相应的结构和功能可以参考前文相关说明内容，重复的内容将不再展开。
在图7所示的实施例中，逻辑控制单元710接收第一监测信号HO1、第二监测信号LO1和输入信号Sin，配置为根据输入信号Sin和第一监测信号HO1输出第二控制信号LO2，以及根据输入信号Sin和第二监测信号LO1输出第一控制信号HO2。第一传输电路721接收第一控制信号HO2并输出第一驱动信号HO0，第一驱动信号HO0和第一控制信号HO2之间具有第一传输延时TD_T1，第一驱动信号HO0输入至第一功率管M1的控制端G1用于控制第一功率管M1；第二传输电路722接收第二控制信号LO2并输出第二驱动信号LO0，第二驱动信号LO0和第二控制信号LO2之间具有第二传输延时TD_T2，第二驱动信号LO2输入至第二功率管M2的控制端G2用于控制第二功率管M2。预定脉宽Tmin大于等于第一传输延时TD_T1、第一监测延时TD_M1、第二传输延时TD_T1和第二监测延时TD_M2之和。
图8是图7所示实施例的半桥驱动电路的信号波形示意图。参考图8所示，第一驱动信号HO0和第一控制信号HO2波形相同，二者在时相上相差第一传输延时TD_T1；第一监测信号HO1和第一驱动信号HO0波形相同，二者在时相上相差第一监测延时TD_M1；第二驱动信号LO0和第二控制信号LO2波形相同，二者在时相上相差第二传输延时TD_T2；第二监测信号LO1和第二驱动信号LO0波形相同，二者在时相上相差第二监测延时TD_M2。
输入信号Sin和第一监测信号HO1之间的第一延时TD1= TD_T2+ TD_M2+ TD_T1+TD_M1。输入信号Sin和第二监测信号LO1之间的第二延时TD2= TD_T2+ TD_M2。显然，TD1>TD2，所以，预定脉宽Tmin≥TD1，即预定脉宽Tmin大于等于第一传输延时TD_T1、第一监测延时TD_M1、第二传输延时TD_T1和第二监测延时TD_M2之和。
在这些实施例中，逻辑控制单元710配置为具有这样的控制逻辑，当输入信号Sin为高电平并且第二监测信号LO1为低电平时，第一控制信号HO2为高电平；当输入信号Sin为低电平并且第一监测信号HO1为低电平时，第二控制信号LO2为高电平。
参考图8所示，根据该控制逻辑，在t82时刻至t83时刻之间，Sin=1并且LO1=0，所以HO2=1。在t84时刻之后，Sin=0并且HO1=0，因此LO2=1。这样，第一控制信号HO2和第二控制信号LO2不同时为高电平，并且也保证了第一驱动信号HO0和第二驱动信号LO0不同时为高电平，避免了直通。
图9是本发明另一实施例的半桥驱动电路的电路结构示意图。该实施例的半桥驱动电路900用于驱动串联的第一功率管M1和第二功率管M2。该实施例与图2所示实施例的区别在于信号产生单元910的功能以及输出信号不同。图9中的功率管监测单元930和图2中的功率管监测单元230相同，重复的内容不再展开。
根据图9所示的实施例，信号产生单元910用于产生第一输入信号Sin1和第二输入信号Sin2；第一输入信号Sin1具有第一脉宽；第二输入信号Sin2具有第二脉宽，第二脉宽大于等于预定脉宽Tmin。在图9所示的实施例中，对第一脉宽和预定脉宽的关系不做限制。
在图9所示的实施例中，驱动单元920配置为接收第一输入信号Sin1、第二输入信号Sin2、第一监测信号HO1以及第二监测信号LO1，根据第一输入信号Sin1和第一监测信号HO1输出第二驱动信号LO0，以及根据第二输入信号Sin2和第二监测信号LO1输出第一驱动信号HO0，驱动单元920用于控制第一功率管M1和第二功率管M2不同时导通；其中，第一监测信号HO1和第一输入信号Sin1之间具有第一延时TD1，第二监测信号LO1和第二输入信号Sin2之间具有第二延时TD2，预定脉宽Tmin大于等于第一延时TD1和第二延时TD2中的较大者。
图10是本发明另一实施例的半桥驱动电路的电路结构示意图。该实施例的半桥驱动电路1000与图3所示实施例的区别在于信号产生单元910的功能以及输出信号不同。
根据图10所示的实施例，信号产生单元910用于根据原始输入信号PWM产生第一输入信号Sin1和第二输入信号Sin2，原始输入信号PWM具有原始脉宽T0，第一输入信号Sin1具有第一脉宽，第二输入信号Sin2具有第二脉宽。原始脉宽T0小于等于第一脉宽，并且原始脉宽T0小于等于第二脉宽。
图11是本发明另一实施例的半桥驱动电路的电路结构示意图。该实施例与图6所示实施例的区别在于信号产生单元910的功能以及输出信号不同。
参考图11所示，在该实施例中，功率管监测单元930包括第一监测模块931和第二监测模块932。其中，第一监测模块931接收第一驱动信号HO0并输出第一监测信号HO1，第一监测信号HO1和第一驱动信号HO0具有第一监测延时TD_M1，第一延时TD1大于等于第一监测延时TD_M1，第二监测模块932接收第二驱动信号LO0并输出第二监测信号LO1，第二监测信号LO1和第二驱动信号LO0具有第二监测延时TD_M2，第二延时TD2大于等于第二监测延时TD_M2。
图12是本发明另一实施例的半桥驱动电路的电路结构示意图。该实施例与图7所示实施例的区别在于信号产生单元910的功能以及输出信号不同。
参考图12所示，在该实施例中，该半桥驱动电路1200中的驱动单元包括逻辑控制单元1210、第一传输电路1221和第二传输电路1222。其中，逻辑控制单元1210接收第一监测信号HO1、第二监测信号LO1、第一输入信号Sin1和第二输入信号Sin2，配置为根据第一输入信号Sin1和第一监测信号HO1输出第二控制信号LO2，以及根据第二输入信号Sin2和第二监测信号LO1输出第一控制信号HO2。第一传输电路1221接收第一控制信号HO2并输出第一驱动信号HO0，第一驱动信号HO0和第一控制信号HO2之间具有第一传输延时TD_T1，第一驱动信号HO0输入至第一功率管M1的控制端G1用于控制第一功率管M1；第二传输电路1222接收第二控制信号LO2并输出第二驱动信号LO0，第二驱动信号LO0和第二控制信号LO2之间具有第二传输延时TD_T2，第二驱动信号LO0输入至第二功率管M2的控制端G2用于控制第二功率管M2。预定脉宽Tmin大于等于第一传输延时TD_T1、第一监测延时TD_M1、第二传输延时TD_T1和第二监测延时TD_M2之和。
图13是图12所示实施例的半桥驱动电路的信号波形时序示意图。图13也可以用来说明图9-11所示实施例的半桥驱动电路的信号波形时序示意图，本领域技术人员可以根据前文的说明内容理解图9-11所示实施例中的信号波形的逻辑关系和时序关系。
参考图13所示，根据原始输入信号PWM生成第一输入信号Sin1和第二输入信号Sin2。在该实施例中原始输入信号PWM为正脉冲信号，第一输入信号Sin1也为正脉冲信号，如图13中的虚线1301所示，第二输入信号Sin2为负脉冲信号，如图13中的虚线1302所示。第一输入信号Sin1的正脉冲具有第一脉宽TH1，第一脉宽TH1大于等于原始脉宽T0；第二输入信号Sin2的负脉冲具有第二脉宽TL1，第二脉宽TL1大于等于预定脉宽Tmin。
在其他的实施例中，原始输入信号PWM可以是负脉冲信号，则第一输入信号Sin1为具有第一脉宽的负脉冲信号，第一脉宽表示负脉冲的宽度；第二输入信号Sin2为具有第二脉宽的正脉冲信号，第二脉宽表示正脉冲的宽度。
在图12所示的实施例中，该逻辑控制单元1210配置为这样的控制逻辑，当第一输入信号Sin1为高电平并且第二监测信号LO1为低电平时，第一控制信号HO2为高电平；当第二输入信号Sin2为高电平并且第一监测信号HO1为低电平时，第二控制信号LO2为高电平。
结合图13所示，根据上述的控制逻辑，在t132时刻至t135时刻之间，Sin1=1并且LO1=0，因此HO2=1；在t134时刻之后，Sin2=1并且HO1=0，因此LO2=1。
参考图13所示，第一驱动信号HO0比第一控制信号HO2延迟了第一传输延时TD_T1，二者波形相同；第一监测信号HO1比第一驱动信号HO0延迟了第一监测延时TD_M1，二者波形相同；第二驱动信号LO0比第二控制信号LO2延迟了第二传输延时TD_T2，二者波形相同；第二监测信号LO1比第二驱动信号LO0延迟了第二监测延时TD_M2，二者波形相同。
在这些实施例中，在第二输入信号Sin2的上升沿t133时刻，由于此时第一监测信号HO1=1，所以第二控制信号LO2不跳高，直到t134时刻第二控制信号LO2才跳高。这样保证了第一控制信号HO2和第二控制信号LO2不同时为高电平，进一步也保证了第一驱动信号HO0和第二驱动信号LO0不同时为高电平，避免了直通。并且，第一输入信号Sin1的下降沿t135时刻，由于Sin1=0，使HO2=0，控制了HO2和HO0的脉宽，使HO2 和HO0的开启时间不至于太长，提高了信号的分辨率。
图14是本发明一实施例的半桥驱动电路中的信号产生单元的电路结构示意图。参考图14所示，该实施例的信号产生单元包括计时电路1410和逻辑或门1420。其中，原始输入信号PWM输入至计时电路1410，当计时电路1410检测到原始输入信号PWM的有效脉冲的触发沿时，计时电路1410输出与该有效脉冲同相的脉冲信号P，并使脉冲信号P的脉宽大于等于预定脉宽Tmin；脉冲信号P和原始输入信号PWM输入至逻辑或门1420，逻辑或门1420输出输入信号Sin。
图15是图14所示的信号产生单元的信号波形时序示意图。结合图15和图14所示，其中示出了原始输入信号PWM中2个有效脉冲1511、1512，其中一个有效脉冲1511的脉宽为T2_1，并且T2_1<Tmin，另一个有效脉冲1512的脉宽为T2_2，并且T2_2>Tmin。图15所示以上升沿为该有效脉冲的触发沿为例，当计时电路1410检测到有效脉冲1511的上升沿时，计时电路1410输出与该有效脉冲1511同相的脉冲信号P，并使脉冲信号P的脉宽大于等于预定脉宽Tmin，即图15中脉冲信号P中的脉冲1521。在该示例中，脉冲信号P的脉宽等于预定脉宽Tmin。当计时电路检测到有效脉冲1512的上升沿时，计时电路1410输出与该有效脉冲1512同相的脉冲信号P，并使脉冲信号P的脉宽等于预定脉宽Tmin，即图15中脉冲信号P中的脉冲1522。根据图14和图15所示，无论原始输入信号PWM的脉宽是多少，计时电路1410都生成具有固定预定脉宽Tmin的有效脉冲，并且该有效脉冲的上升沿与原始输入信号PWM中的有效脉冲的上升沿对齐。
将原始输入信号PWM和脉冲信号P输入至逻辑或门1420，使原始输入信号PWM和脉冲信号P经过逻辑或运算，就可以获得如图15中所示的输入信号Sin。该输入信号Sin和原始输入信号PWM相比，若原始输入信号PWM的有效脉冲的脉宽小于预定脉宽Tmin，则该有效脉冲的脉宽被扩展至预定脉宽Tmin，若原始输入信号PWM的有效脉冲的脉宽大于等于预定脉宽Tmin，则该有效脉冲的脉宽不变。
图14和15所示仅为示意。在其他的实施例中，有效脉冲可以是负脉冲，以下降沿为触发沿。
参考图14所示，更具体地，该计时电路包括D触发器1411、NMOS管1412、电容C、电流源1413和反相器1414。各个元件的连接关系如图14所示。原始输入信号PWM输入至D触发器1411的时钟端CK；D触发器1411的输入端D接高电平；D触发器的输出端Q接逻辑或门1420的一个输入端，从输出端Q输出的信号为脉冲信号P；D触发器的输入端RB接反相器1414的输出端；D触发器的输出端QB接NMOS管1412的栅极。电流源1413的一端分别接至NMOS管1412的漏极，电容C的一端，反相器1414的输入端；电流源1413的另一端接系统的高电平。NMOS管1412的源极接地，并且与电容C的另一端相连接。
电流源1413可以是直流电源，其正极与NMOS管1412的漏极相连接，同时也与电容C的一端和反相器1414的输入端相连接，将电容C、NMOS管1412的漏极和反相器1414的输入端所在的节点称为Ramp节点。
结合图15来说明图14所示计时电路的工作原理：当D触发器1411的时钟端CK检测到原始输入信号PWM的上升沿后，输出端Q输出1，输出端QB输出0，使NMOS管1412关闭，电流源1413开始给电容C充电。Ramp节点的电压上升到反相器1414的翻转阈值VT后，输入端RB的RB信号变低，D触发器1411清零，输出端Q输出0，输出端QB输出1。
根据该计时电路所控制的计时时间也就是预定脉宽Tmin由电容C的电容值C、充电电流I和翻转阈值VT来决定。计算公式为：
如此，可以通过调整电容值C，充电电流I和翻转阈值VT来获得所需的预定脉宽Tmin。
图14和15所示仅为示例，不用于限制本发明的信号产生单元的具体实施方式。本领域技术人员可以基于本发明的思想构建信号产生单元，实现将原始脉宽小于预定脉宽的原始输入信号扩展为脉宽大于等于预定脉宽的输入信号的功能，都在本发明所要保护的范围之内。
图14和15所示的信号产生单元可以应用于图2-3、6-7所示实施例中的信号产生单元210以及图9-12所示实施例中的信号产生单元910。在图2-3、6-7所示的实施例中，信号产生单元210的逻辑或门输出输入信号。在图9-12所示的实施例中，该信号产生单元910的逻辑或门输出第一输入信号和/或第二输入信号。
在图2-3、6-7所示的实施例中，本发明的半桥驱动电路还包括延时检测单元，用于在测试模式下检测原始输入信号PWM和第一监测信号HO1之间的第一延时TD1，检测原始输入信号PWM和第二监测信号LO1之间的第二延时TD2，并根据该第一延时TD1和第二延时TD2中的较大者确定正常工作模式下的预定脉宽Tmin，使信号产生单元根据该预定脉宽Tmin来调整原始输入信号。根据这些实施例，可以提前检测半桥驱动电路中的第一延时TD1和第二延时TD2，并根据该检测结果来确定预定脉宽Tmin，与半桥驱动电路的具体结构无关。
在图9-12所示的实施例中，该延时检测单元用于在测试模式下检测第一输入信号Sin1和第一监测信号HO1之间的第一延时TD1，以及检测第二输入信号Sin2和第二监测信号LO1之间的第二延时TD2，并根据第一延时TD1和第二延时TD2中的较大者确定正常工作模式下的预定脉宽Tmin。
为了缩短预定脉宽Tmin，可以根据实际应用设置最小的第一传输延时TD_T1、第一监测延时TD_M1、第二传输延时TD_T1和第二监测延时TD_M2。
本发明还包括一种半桥驱动电路系统，包括如上所述的半桥驱动电路，以及串联的第一功率管和第二功率管，如图2-3、6-7、9-12所示，其中的第一功率管和第二功率管可以和半桥驱动电路的部分/全部电路集成在一个芯片，也可以设置在单独的芯片中。
在一些实施例中，本发明的信号产生单元是独立的芯片。
在一些实施例中，本发明的信号产生单元同其他半桥驱动电路集成在驱动芯片中。
在一些实施例中，本发明的半桥驱动电路中的信号产生单元设置在前级控制芯片中，其余的电路部分则设置在驱动芯片中，其中，前级控制芯片和驱动芯片为相互独立的芯片，前级控制芯片处于驱动芯片的前级。
上文已对基本概念做了描述，显然，对于本领域技术人员来说，上述发明披露仅仅作为示例，而并不构成对本申请的限定。虽然此处并没有明确说明，本领域技术人员可能会对本申请进行各种修改、改进和修正。该类修改、改进和修正在本申请中被建议，所以该类修改、改进、修正仍属于本申请示范实施例的精神和范围。
同时，本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
一些实施例中使用了描述成分、属性数量的数字，应当理解的是，此类用于实施例描述的数字，在一些示例中使用了修饰词“大约”、“近似”或“大体上”来修饰。除非另外说明，“大约”、“近似”或“大体上”表明所述数字允许有±20%的变化。相应地，在一些实施例中，说明书和权利要求中使用的数值参数均为近似值，该近似值根据个别实施例所需特点可以发生改变。在一些实施例中，数值参数应考虑规定的有效数位并采用一般位数保留的方法。尽管本申请一些实施例中用于确认其范围广度的数值域和参数为近似值，在具体实施例中，此类数值的设定在可行范围内尽可能精确。

Claims (15)

1.一种半桥驱动电路，用于驱动串联的第一功率管和第二功率管，其特征在于，所述半桥驱动电路包括：
信号产生单元，用于产生一输入信号，所述输入信号的脉宽大于等于预定脉宽；以及
驱动单元，接收第一监测信号、第二监测信号以及所述输入信号，配置为根据所述输入信号和所述第一监测信号输出第二驱动信号，以及根据所述输入信号和所述第二监测信号输出第一驱动信号，所述驱动单元用于控制所述第一功率管和所述第二功率管不同时导通，所述第一监测信号是基于所述第一驱动信号生成，所述第二监测信号是基于所述第二驱动信号生成；
其中，所述第一监测信号和所述输入信号之间具有第一延时，所述第二监测信号和所述输入信号之间具有第二延时，所述预定脉宽大于等于所述第一延时和所述第二延时中的较大者。
2.如权利要求1所述的半桥驱动电路，其特征在于，所述信号产生单元接收一原始输入信号，所述原始输入信号具有原始脉宽，所述原始脉宽小于等于所述输入信号的脉宽。
3.如权利要求1所述的半桥驱动电路，其特征在于，还包括第一监测模块以及第二监测模块，所述第一监测模块接收所述第一驱动信号并输出所述第一监测信号，所述第一监测信号和所述第一驱动信号之间具有第一监测延时，所述第一延时大于等于所述第一监测延时，所述第二监测模块接收所述第二驱动信号并输出所述第二监测信号，所述第二监测信号和所述第二驱动信号之间具有第二监测延时，所述第二延时大于等于所述第二监测延时。
4.如权利要求3所述的半桥驱动电路，其特征在于，所述驱动单元包括：
逻辑控制单元，接收所述第一监测信号、所述第二监测信号和所述输入信号，配置为根据所述输入信号和所述第一监测信号输出第二控制信号，以及根据所述输入信号和所述第二监测信号输出第一控制信号；
第一传输电路，接收所述第一控制信号并输出所述第一驱动信号，所述第一驱动信号和所述第一控制信号之间具有第一传输延时，所述第一驱动信号用于控制所述第一功率管；以及
第二传输电路，接收所述第二控制信号并输出所述第二驱动信号，所述第二驱动信号和所述第二控制信号之间具有第二传输延时，所述第二驱动信号控制所述第二功率管；
其中，所述预定脉宽大于等于所述第一传输延时、所述第一监测延时、所述第二传输延时和所述第二监测延时之和。
5.如权利要求4所述的半桥驱动电路，其特征在于，所述逻辑控制单元配置为，当所述输入信号为高电平并且所述第二监测信号为低电平时，所述第一控制信号为高电平；当所述输入信号为低电平并且所述第一监测信号为低电平时，所述第二控制信号为高电平。
6.如权利要求2所述的半桥驱动电路，其特征在于，所述信号产生单元包括计时电路和逻辑或门，其中，所述原始输入信号输入至所述计时电路，当所述计时电路检测到所述原始输入信号的有效脉冲的触发沿时，所述计时电路输出与所述有效脉冲同相的脉冲信号，并使所述脉冲信号的脉宽大于等于所述预定脉宽；所述脉冲信号和所述原始输入信号输入至所述逻辑或门，所述逻辑或门输出所述输入信号。
7.如权利要求1所述的半桥驱动电路，其特征在于，还包括延时检测单元，用于在测试模式下检测所述第一延时和所述第二延时，并根据所述第一延时和所述第二延时中的较大者确定正常工作模式下的所述预定脉宽。
8.一种半桥驱动电路系统，其特征在于，包括如权利要求1-7任一项所述的半桥驱动电路，以及串联的所述第一功率管和所述第二功率管。
9.一种半桥驱动电路，用于驱动串联的第一功率管和第二功率管，其特征在于，所述半桥驱动电路包括：
信号产生单元，用于产生第一输入信号和第二输入信号，所述第一输入信号具有第一脉宽，所述第二输入信号具有第二脉宽，所述第二脉宽大于等于预定脉宽；以及
驱动单元，接收第一监测信号、第二监测信号、所述第一输入信号以及所述第二输入信号，配置为根据所述第一输入信号和所述第一监测信号输出第二驱动信号，以及根据所述第二输入信号和所述第二监测信号输出第一驱动信号，所述驱动单元用于控制所述第一功率管和所述第二功率管不同时导通，所述第一监测信号是基于所述第一驱动信号生成，所述第二监测信号是基于所述第二驱动信号生成；
其中，所述第一监测信号和所述第一输入信号之间具有第一延时，所述第二监测信号和所述第二输入信号之间具有第二延时，所述预定脉宽大于等于所述第一延时和所述第二延时中的较大者。
10.如权利要求9所述的半桥驱动电路，其特征在于，所述信号产生单元接收一原始输入信号，所述原始输入信号具有原始脉宽，所述原始脉宽小于等于所述第一脉宽，并且所述原始脉宽小于等于所述第二脉宽。
11.如权利要求9所述的半桥驱动电路，其特征在于，还包括第一监测模块以及第二监测模块，所述第一监测模块接收所述第一驱动信号并输出所述第一监测信号，所述第一监测信号和所述第一驱动信号之间具有第一监测延时，所述第一延时大于等于所述第一监测延时，所述第二监测模块接收所述第二驱动信号并输出所述第二监测信号，所述第二监测信号和所述第二驱动信号之间具有第二监测延时，所述第二延时大于等于所述第二监测延时。
12.如权利要求11所述的半桥驱动电路，其特征在于，所述驱动单元包括：
逻辑控制单元，接收所述第一监测信号、所述第二监测信号、所述第一输入信号和所述第二输入信号，配置为根据所述第一输入信号和所述第一监测信号输出第二控制信号，以及根据所述第二输入信号和所述第二监测信号输出第一控制信号；
第一传输电路，接收所述第一控制信号并输出所述第一驱动信号，所述第一驱动信号和所述第一控制信号之间具有第一传输延时，所述第一驱动信号用于控制所述第一功率管；以及
第二传输电路，接收所述第二控制信号并输出所述第二驱动信号，所述第二驱动信号和所述第二控制信号之间具有第二传输延时，所述第二驱动信号控制所述第二功率管；
其中，所述预定脉宽大于等于所述第一传输延时、所述第一监测延时、所述第二传输延时和所述第二监测延时之和。
13.如权利要求12所述的半桥驱动电路，其特征在于，所述逻辑控制单元配置为，当所述第一输入信号为高电平并且所述第二监测信号为低电平时，所述第一控制信号为高电平；当所述第二输入信号为高电平并且所述第一监测信号为低电平时，所述第二控制信号为高电平。
14.如权利要求10所述的半桥驱动电路，其特征在于，所述信号产生单元包括计时电路和逻辑或门，其中，所述原始输入信号输入至所述计时电路，当所述计时电路检测到所述原始输入信号的有效脉冲的触发沿时，所述计时电路输出与所述有效脉冲同相的脉冲信号，并使所述脉冲信号的脉宽大于等于所述预定脉宽；所述脉冲信号和所述原始输入信号输入至所述逻辑或门，所述逻辑或门输出所述第一输入信号和/或所述第二输入信号。
15.如权利要求9所述的半桥驱动电路，其特征在于，还包括延时检测单元，用于在测试模式下检测所述第一延时和所述第二延时，并根据所述第一延时和所述第二延时中的较大者确定正常工作模式下的所述预定脉宽。
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