JP2010124083A - ブートストラップ回路 - Google Patents
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Abstract
【解決手段】動作用電源端子31と出力端子32との間に第1のMOSトランジスタ1とブートストラップキャパシタ5が直列接続される一方、出力端子32とグランド端子34との間に、第2のMOSトランジス2が、出力端子32とブートストラップ電圧端子33との間に、第3のMOSトランジスタ3が、それぞれ直列接続されて設けられる一方、第1のMOSトランジスタ1に流れる電流を監視し、その監視結果に応じて、第1のMOSトランジスタ1のON、OFFを制御する電流監視回路7が設けられており、回路の簡素化と共に、信頼性の高い回路動作が確保可能となっている。
【選択図】図1
Description
以下、同図に示された従来回路について説明する。
この従来回路は、Pチャンネルの第1のMOSトランジスタ1A、Nチャンネルの第2及び第3のMOSトランジスタ2A,3Aが、コントロール回路(図5においては「CONT」と表記)4AによりON/OFF制御されることで、ブートストラップキャパシタ5Aの充電が制御されて、必要なブートストラップ電圧が得られるよう構成されてなるものである。
ここで、VINは、グランド端子(図5においては「GND」と表記)34Aの電位を基準とした入力電圧端子35Aにおける電圧であり、VBSは、グランド端子34Aの電位を基準としたブートストラップ電圧端子33Aにおける電圧である。
また、レベルシフタ回路LS2は、同じく電源電圧VDDから電圧VBSに電圧シフトする回路であり、コントロール回路4Aから出力される第3のMOSトランジスタ3Aに対するON/OFFの制御信号を電圧シフトするものとなっている。
この従来回路は、図5における第1のMOSトランジスタ1Aに代えてダイオード10を用いる構成とした点が、図5に示された従来回路と異なるものであるが、この点を除けば、回路全体の動作は、図5に示された従来回路と同様である。
なお、この種の従来回路としては、特許文献1、特許文献2等に開示されたものがある。
そして、VBS-OUT≒VDD−αとなった場合、αが大きいと、特に、ブートストラップ電圧端子33Aと出力端子32Aの間にある回路の動作に必要な電圧が本来の動作電圧以下になり、そのため誤動作を引き起こすこととなる。
第1の電源と出力端子との間に第1のスイッチ素子とブートストラップキャパシタが直列接続される一方、前記出力端子とグランド端子との間に、第2のスイッチ素子が、前記出力端子と第2の電源との間に、第3のスイッチ素子が、それぞれ直列接続され、前記第1乃至第3のスイッチ素子の動作制御によって、前記ブートストラップキャパシタの前記第1のスイッチ素子側の端子にブートストラップ電圧が得られるよう構成されてなるブートストラップ回路において、
前記第1のスイッチ素子に流れる電流を監視し、その監視結果に応じて、前記第1のスイッチ素子のON、OFFを制御する電流監視回路が設けられてなるものである。
また、上記本発明の目的を達成するため、本発明に係るブートストラップ回路は、第1の電源と出力端子との間に第1のスイッチ素子とブートストラップキャパシタが直列接続される一方、前記出力端子とグランド端子との間に、第2のスイッチ素子が、前記出力端子と第2の電源との間に、第3のスイッチ素子が、それぞれ直列接続され、前記第1乃至第3のスイッチ素子の動作制御によって、前記ブートストラップキャパシタの前記第1のスイッチ素子側の端子にブートストラップ電圧が得られるよう構成されてなるブートストラップ回路において、
前記第1のスイッチ素子の端子間の電圧を監視し、その監視結果に応じて、前記第1のスイッチ素子のON、OFFを制御する電圧監視回路が設けられてなるものも好適である。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるブートストラップ回路の第1の基本構成例について、図1を参照しつつ説明する。
本発明の実施の形態におけるブートストラップ回路は、電源電圧VDDが印加される動作用電源端子31と出力端子32との間に、動作用電源端子31側から順に直列接続されて設けられたスイッチ素子としての第1のMOSトランジスタ1及びブートストラップキャパシタ5と、第1のMOSトランジスタ1のON/OFFを制御する電流監視回路(図1においては「I−WATCH」と表記)7と、さらに、第1のMOSトランジスタ1と共にブートストラップキャパシタ5の充電を制御する第2及び第3のMOSトランジスタ2,3と、これら第2及び第3のMOSトランジスタ2,3の動作を制御するコントロール回路4とを主たる構成要素として構成されたものとなっている。
まず、Pチャンネルの第1のMOSトランジスタ1は、そのソースに電源電圧VDDが印加されるようになっている一方、ドレインは、ブートストラップキャパシタ5の一端に接続されている。なお、第1のMOSトランジスタ1のドレインとブートストラップキャパシタ5の一端との接続点は、ブートストラップ電圧端子(図1においては「BS」と表記)33に接続されている。
そして、ブートストラップキャパシタ5の他端は、出力端子(図1においては「OUT」と表記)32に接続されている。
一方、第2及び第3のスイッチ素子としてのNチャンネルの第2及び第3のMOSトランジスタ2,3は、第2のMOSトランジスタ2のドレインと第3のMOSトランジスタ3のソースとが接続され、第2のMOSトランジスタ2のソースは、グランド端子(図1においては「GND」と表記)34に接続されたものとなっている。また、第3のMOSトランジスタ3のドレインは入力電圧端子35に接続されている。
また、第3のMOSトランジスタ3のゲートには、レベルシフタ回路(図1においては「LS」と表記)6から出力されるハイサイドゲート信号HG2が印加されるようになっている。
レベルシフタ回路6は、電源電圧VDDからブーストラップ電圧端子33の電圧VBSに電圧シフトし、コントロール回路4からの制御信号HG1に同期して、ハイサイド信号HG2を出力するよう構成されてなるものである。
コントロール回路4は、電源電圧VDDの供給を受けて動作する。
本発明の実施の形態における電流監視回路7は、監視回路用第1乃至第4のMOSトランジスタ21〜24と、比較器9とを主たる構成要素として構成されてなるものである。
監視回路用第1乃至第4のMOSトランジスタ21〜24には、PチャンネルのMOSトランジスタが用いられており、監視回路用第1及び第2のMOSトランジスタ21,22によりカレントミラー回路が、また、監視回路用第3及び第4のMOSトランジスタ23,24により入力制限回路がそれぞれ構成されて、縦続接続された構成となっている。
かかる構成において、監視用第1及び第3のMOSトランジスタ21,23は、第1のMOSトランジスタ1に並列接続された電流源11として機能するものとなっている(詳細は後述)。
また、比較器9の出力端子は、第1のMOSトランジスタ1のゲートに接続されたものとなっている。
まず、前提条件として、基準電圧源8の基準電圧VREFは、VBS≧VDDの場合(以下、便宜的に、かかる状態を「状態1」と称する)において、VBS>VN1≧VN2を満たすよう設定されているものとする。
ここで、VBSは、グランド端子34における端子電圧を基準としたブートストラップ電圧端子33における端子電圧であり、VN1は、比較器9の非反転入力端子における電圧で、VN1=VBS−VREFと表すことができるものである。また、VN2は、比較器9の反転入力端子における電圧である。
すなわち、ブートストラップ動作は、まず、電流監視回路7により第1のMOSトランジスタ1がON、コントロール回路4により第2のMOSトランジスタ2がON、第3のMOSトランジスタ3がOFFとされることにより、VOUT =VGNDとなり、ブートストラップキャパシタ5が充電され、VBS-OUT≒VDDとなる。
なお、ここで、VOUT は、グランド端子34における端子電圧を基準とした出力端子32における端子電圧、VGNDは、グランド端子34の電圧、VBS-OUTは、出力端子32の端子電圧を基準としたブートストラップ電圧端子33における端子電圧である。
なお、ここで、VI Nは、グランド端子34の端子電圧を基準とした入力電圧端子35における電圧であり、この電圧VINは、図示を省略した第2の電源により外部から供給されるものとなっている。
最初に、回路の動作状態が状態1である場合、すなわち、にVBS≧VDDの状態にある場合、ブートストラップ電圧端子33から第1のMOSトランジスタ1を介して動作用電源端子31へ電流が流れるのを阻止する必要がある。
かかる状態にあって、VN1≧VN2であるため、比較器9からは、論理値Highに相当する信号が出力され、第1のMOSトランジスタ1のゲートに印加されて、第1のMOSトランジスタ1はOFF状態とされる。
そのため、ブートストラップ電圧端子33から動作用電源端子31へ電流が流れることが確実に阻止されることとなる。
このように、第1のMOSトランジスタ1は、流れる電流が電流監視回路7によって監視され、その監視結果に応じて、ON/OFFが自己制御されるようになっている。
なお、図1又は図2に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第2の構成例は、先の第1の構成例における電流監視回路7に代えて、電圧監視回路(図3においては「V−WATCH」と表記)7Aを設け(図3参照)、それによって、電流監視回路7同様に第1のMOSトランジスタ1のON/OFF制御を可能としたものである。
図4には、電圧監視回路7Aの具体回路構成例が示されており、以下、同図を参照しつつ、電圧監視回路7Aについて説明する。
かかる本発明の実施の形態における電圧監視回路7Aは、ツェナーダイオード13と、比較器9とを主たる構成要素として構成されてなるものである。
ツェナーダイオード13は、そのアノードが比較器9の反転入力端子に接続されると共に、抵抗器12を介して第1のトランジスタMOS1のドレインに接続されており、回路動作用電源電圧VDDが印加されるようになっている。
比較器9と基準電圧源8の接続は、先に図2に示された構成例と同一であるので、ここでの再度の詳細な説明は省略することとする。
この電圧監視回路7Aにおいては、第1のMOSトランジスタ1のソース・ドレイン間の電圧が比較器9により監視されることとなる。すなわち、第1のMOSトランジスタ1のソース・ドレイン間の電圧が、基準電圧源8の基準電圧VREF以上となると、比較器9からは論理値Highに相当する信号が出力され、第1のMOSトランジスタ1がOFFとされる。
ここで、第1のMOSトランジスタ1のソース・ドレイン間の電圧が基準電圧源8の基準電圧VREF以上となり、比較器9により第1のMOSトランジスタ1がOFFとされるのは、ブートストラップキャパシタ5の充電が進行し、VBS-OUT≒VDDとなった時点である。
このように、第1のMOSトランジスタ1は、ブートストラップキャパシタ5の電圧の変化に起因するソース・ドレイン間電圧の変化に応じて電圧監視回路7Aによって、そのON/OFFがいわば自己制御されるようになっている。
2…第2のMOSトランジスタ
3…第3のMOSトランジスタ
4…コントロール回路
5…ブートストラップキャパシタ
6…レベルシフタ回路
7…電流監視回路
7A…電圧監視回路
Claims (2)
- 第1の電源と出力端子との間に第1のスイッチ素子とブートストラップキャパシタが直列接続される一方、前記出力端子とグランド端子との間に、第2のスイッチ素子が、前記出力端子と第2の電源との間に、第3のスイッチ素子が、それぞれ直列接続され、前記第1乃至第3のスイッチ素子の動作制御によって、前記ブートストラップキャパシタの前記第1のスイッチ素子側の端子にブートストラップ電圧が得られるよう構成されてなるブートストラップ回路において、
前記第1のスイッチ素子に流れる電流を監視し、その監視結果に応じて、前記第1のスイッチ素子のON、OFFを制御する電流監視回路が設けられてなることを特徴とするブートストラップ回路。 - 第1の電源と出力端子との間に第1のスイッチ素子とブートストラップキャパシタが直列接続される一方、前記出力端子とグランド端子との間に、第2のスイッチ素子が、前記出力端子と第2の電源との間に、第3のスイッチ素子が、それぞれ直列接続され、前記第1乃至第3のスイッチ素子の動作制御によって、前記ブートストラップキャパシタの前記第1のスイッチ素子側の端子にブートストラップ電圧が得られるよう構成されてなるブートストラップ回路において、
前記第1のスイッチ素子の端子間の電圧を監視し、その監視結果に応じて、前記第1のスイッチ素子のON、OFFを制御する電圧監視回路が設けられてなることを特徴とするブートストラップ回路。
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Cited By (5)
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---|---|---|---|---|
JP2014120885A (ja) * | 2012-12-14 | 2014-06-30 | Lapis Semiconductor Co Ltd | 半導体回路及び半導体装置 |
CN109995235A (zh) * | 2019-04-30 | 2019-07-09 | 广东美的制冷设备有限公司 | 智能功率模块和电器设备 |
JP2019531691A (ja) * | 2016-10-18 | 2019-10-31 | 日本テキサス・インスツルメンツ合同会社 | Dc/dcコンバータのためのブートストラップ回路 |
WO2021145020A1 (ja) * | 2020-01-14 | 2021-07-22 | ローム株式会社 | 半導体装置 |
KR20220070019A (ko) * | 2019-09-29 | 2022-05-27 | 상하이 어위닉 테크놀러지 컴퍼니., 리미티드 | 고속 충전 및 방전을 지원하는 부트스트랩 회로 및 칩 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09246930A (ja) * | 1996-01-29 | 1997-09-19 | Internatl Rectifier Corp | Mosゲート形電力用集積回路装置 |
JP2002199577A (ja) * | 2000-12-22 | 2002-07-12 | Auto Network Gijutsu Kenkyusho:Kk | 断線検出回路 |
JP2007182119A (ja) * | 2006-01-05 | 2007-07-19 | Hitachi Ltd | On側を危険側とするフェールセーフ性を有するスイッチ回路 |
JP2007195361A (ja) * | 2006-01-20 | 2007-08-02 | Fuji Electric Device Technology Co Ltd | ブートストラップ回路 |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09246930A (ja) * | 1996-01-29 | 1997-09-19 | Internatl Rectifier Corp | Mosゲート形電力用集積回路装置 |
JP2002199577A (ja) * | 2000-12-22 | 2002-07-12 | Auto Network Gijutsu Kenkyusho:Kk | 断線検出回路 |
JP2007182119A (ja) * | 2006-01-05 | 2007-07-19 | Hitachi Ltd | On側を危険側とするフェールセーフ性を有するスイッチ回路 |
JP2007195361A (ja) * | 2006-01-20 | 2007-08-02 | Fuji Electric Device Technology Co Ltd | ブートストラップ回路 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014120885A (ja) * | 2012-12-14 | 2014-06-30 | Lapis Semiconductor Co Ltd | 半導体回路及び半導体装置 |
JP2019531691A (ja) * | 2016-10-18 | 2019-10-31 | 日本テキサス・インスツルメンツ合同会社 | Dc/dcコンバータのためのブートストラップ回路 |
CN109995235A (zh) * | 2019-04-30 | 2019-07-09 | 广东美的制冷设备有限公司 | 智能功率模块和电器设备 |
CN109995235B (zh) * | 2019-04-30 | 2024-03-08 | 广东美的制冷设备有限公司 | 智能功率模块和电器设备 |
KR20220070019A (ko) * | 2019-09-29 | 2022-05-27 | 상하이 어위닉 테크놀러지 컴퍼니., 리미티드 | 고속 충전 및 방전을 지원하는 부트스트랩 회로 및 칩 |
KR102662063B1 (ko) | 2019-09-29 | 2024-04-29 | 상하이 어위닉 테크놀러지 컴퍼니., 리미티드 | 고속 충전 및 방전을 지원하는 부트스트랩 회로 및 칩 |
WO2021145020A1 (ja) * | 2020-01-14 | 2021-07-22 | ローム株式会社 | 半導体装置 |
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