JP2010124083A - ブートストラップ回路 - Google Patents

Abstract

【課題】回路の簡素化と共に、信頼性の高い回路動作を確保する。
【解決手段】動作用電源端子３１と出力端子３２との間に第１のＭＯＳトランジスタ１とブートストラップキャパシタ５が直列接続される一方、出力端子３２とグランド端子３４との間に、第２のＭＯＳトランジス２が、出力端子３２とブートストラップ電圧端子３３との間に、第３のＭＯＳトランジスタ３が、それぞれ直列接続されて設けられる一方、第１のＭＯＳトランジスタ１に流れる電流を監視し、その監視結果に応じて、第１のＭＯＳトランジスタ１のＯＮ、ＯＦＦを制御する電流監視回路７が設けられており、回路の簡素化と共に、信頼性の高い回路動作が確保可能となっている。
【選択図】図１

Description

本発明は、昇圧電圧を生成するブートストラップ回路に係り、特に、回路の簡素化、動作の信頼性の向上等を図ったものに関する。

従来、この種の一般的なブートストラップ回路としては、図５に示されたものなどが良く知られている。
以下、同図に示された従来回路について説明する。
この従来回路は、Ｐチャンネルの第１のＭＯＳトランジスタ１Ａ、Ｎチャンネルの第２及び第３のＭＯＳトランジスタ２Ａ，３Ａが、コントロール回路（図５においては「ＣＯＮＴ」と表記）４ＡによりＯＮ／ＯＦＦ制御されることで、ブートストラップキャパシタ５Ａの充電が制御されて、必要なブートストラップ電圧が得られるよう構成されてなるものである。

すなわち、コントロール回路４Ａにより、第１のＭＯＳトランジスタ１ＡがＯＮとされると共に、第２のＭＯＳトランジスタ２ＡがＯＮ、第３のＭＯＳトランジスタ３ＡがＯＦＦとされると、ブートストラップキャパシタ５は、電源電圧ＶDDによる充電を受け、電圧ＶBS-OUT、すなわち、出力端子（図５においては「ＯＵＴ」と表記）３２Ａを基準としたブートストラップ電圧端子（図５においては「ＢＳ」と表記）３３Ａにおける電圧は、ＶBS-OUT≒ＶDDとなる。

一方、コントロール回路４Ａにより、第１のＭＯＳトランジスタ１ＡがＯＦＦとされると共に、第２のＭＯＳトランジスタ２ＡがＯＦＦ、第３のＭＯＳトランジスタ３ＡがＯＮとされると、ＶOUT ＝ＶINとなり、ＶBS≒ＶIN＋ＶBS-OUT≒ＶIN＋ＶDDとなる。
ここで、ＶINは、グランド端子（図５においては「ＧＮＤ」と表記）３４Ａの電位を基準とした入力電圧端子３５Ａにおける電圧であり、ＶBSは、グランド端子３４Ａの電位を基準としたブートストラップ電圧端子３３Ａにおける電圧である。

図５に示された回路において、”ＬＳ１”、”ＬＳ２”と表記された回路は、いずれもレベルシフタ回路であり、その基本的構成は同一のものであるが、レベルシフタ回路ＬＳ１は、電源電圧ＶDDから電圧ＶBSに電圧シフトする回路であり、コントロール回路４Ａから出力される第１のＭＯＳトランジスタ１Ａに対するＯＮ／ＯＦＦの制御信号を電圧シフトするものとなっている。
また、レベルシフタ回路ＬＳ２は、同じく電源電圧ＶDDから電圧ＶBSに電圧シフトする回路であり、コントロール回路４Ａから出力される第３のＭＯＳトランジスタ３Ａに対するＯＮ／ＯＦＦの制御信号を電圧シフトするものとなっている。

図６には、従来回路の他の構成例が示されており、以下、同図を参照しつつ、この従来回路について概括的に説明する。なお、図５に示された構成例と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この従来回路は、図５における第１のＭＯＳトランジスタ１Ａに代えてダイオード１０を用いる構成とした点が、図５に示された従来回路と異なるものであるが、この点を除けば、回路全体の動作は、図５に示された従来回路と同様である。

上述の図５、図６に示された従来回路を比較すると、図６に示された従来回路においては、ダイオード１０の順方向における電圧降下が生じるため、その分、ブートストラップキャパシタ５Ａの充電電圧が低下するのに対して、図５に示された従来回路にあっては、第１のＭＯＳトランジスタ１Ａにおける電圧降下が殆ど無いため、第３のＭＯＳトランジスタ３Ａのゲートバイアス電圧が小さくなるようなことが回避できるという利点を有するものとなっている。
なお、この種の従来回路としては、特許文献１、特許文献２等に開示されたものがある。
特開２００７−１９５３６１号公報（第４−６頁、図１及び図２） 米国特許出願公開第２００７／０１５９１５０号明細書

しかしながら、図５に示された従来回路にあっては、上述のように、図６に示された従来回路と比較して、第１のＭＯＳトランジスタ１Ａのゲートバイアス電圧の不要な低下が殆ど無いという点で有利ではあるが、第１のＭＯＳトランジスタ１Ａを制御するために、ＬＳ１が必要となるため、レイアウト面積が大きいものとなるという欠点がある。

例えば、図７には、レベルシフタ回路ＬＳ１の最も簡単な構成例が示されているが、ブートストラップ電圧端子３３Ａとグランド端子３４Ａとの間に設けられたＭＯＳトランジスタ６は、グランド端子３４Ａと動作用電源端子３１Ａとの間に設けられるトランジスタや、ブーストラップ電圧端子３３Ａと出力端子３２Ａとの間に設けられるトランジスタと異なり、ドレイン・ソース間に、高電圧であるＶBSが印加されるものとなっている。そのため、ＭＯＳトランジスタ６には、高耐圧仕様の特別なトランジスタが必要となり、レイアウト面積の増大を招く。

一方、第１のＭＯＳトランジスタ１ＡのＯＮ／ＯＦＦの制御信号は、通常、図５に示された従来回路にあっては、レベルシフト回路ＬＳ２から出力される制御信号ＨＧ２に同期することになり、ＶOUTのレベルに関係しない。そのため、上記誤動作の問題を解決することができない。

また、第１及び第２のＭＯＳトランジスタ１Ａ、２ＡがＯＮで、第３のＭＯＳトランジスタ３ＡがＯＦＦの際に、本来であれば、ＶOUT＝ＶGNDとなり、ＶBS-OUT≒ＶDDとなるべきところ、外部環境の影響によってＶOUTがＶGND＋αとなった場合でも、第１のＭＯＳトランジスタ１ＡがＯＮとされるため、ブートストラップキャパシタ５Ａに充電された電荷がα電圧分だけ放電され、ＶBS-OUT≒ＶDD−αとなる。
そして、ＶBS-OUT≒ＶDD−αとなった場合、αが大きいと、特に、ブートストラップ電圧端子３３Ａと出力端子３２Ａの間にある回路の動作に必要な電圧が本来の動作電圧以下になり、そのため誤動作を引き起こすこととなる。

本発明は、上記実状に鑑みてなされたもので、レイアウト面積の縮小と共に、信頼性の高い回路動作を確保することのできるブートストラップ回路を提供するものである。

上記本発明の目的を達成するため、本発明に係るブートストラップ回路は、
第１の電源と出力端子との間に第１のスイッチ素子とブートストラップキャパシタが直列接続される一方、前記出力端子とグランド端子との間に、第２のスイッチ素子が、前記出力端子と第２の電源との間に、第３のスイッチ素子が、それぞれ直列接続され、前記第１乃至第３のスイッチ素子の動作制御によって、前記ブートストラップキャパシタの前記第１のスイッチ素子側の端子にブートストラップ電圧が得られるよう構成されてなるブートストラップ回路において、
前記第１のスイッチ素子に流れる電流を監視し、その監視結果に応じて、前記第１のスイッチ素子のＯＮ、ＯＦＦを制御する電流監視回路が設けられてなるものである。
また、上記本発明の目的を達成するため、本発明に係るブートストラップ回路は、第１の電源と出力端子との間に第１のスイッチ素子とブートストラップキャパシタが直列接続される一方、前記出力端子とグランド端子との間に、第２のスイッチ素子が、前記出力端子と第２の電源との間に、第３のスイッチ素子が、それぞれ直列接続され、前記第１乃至第３のスイッチ素子の動作制御によって、前記ブートストラップキャパシタの前記第１のスイッチ素子側の端子にブートストラップ電圧が得られるよう構成されてなるブートストラップ回路において、
前記第１のスイッチ素子の端子間の電圧を監視し、その監視結果に応じて、前記第１のスイッチ素子のＯＮ、ＯＦＦを制御する電圧監視回路が設けられてなるものも好適である。

本発明によれば、ブートストラップキャパシタと直列接続されるスイッチ素子を、その動作電流、又は、動作電圧の変化によって、そのＯＮ、ＯＦＦを自己制御可能とする回路を設け、しかも、通常のトランジスタで構成することのできる回路とすることで、従来と異なり、特別な電圧仕様のトランジスタを要するようなＬＳＩ回路を用いることなく、信頼性の高い回路動作が確保でき、しかも、レイアウト面積の縮小が可能となるという効果を奏するものである。

以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるブートストラップ回路の第１の基本構成例について、図１を参照しつつ説明する。
本発明の実施の形態におけるブートストラップ回路は、電源電圧ＶＤＤが印加される動作用電源端子３１と出力端子３２との間に、動作用電源端子３１側から順に直列接続されて設けられたスイッチ素子としての第１のＭＯＳトランジスタ１及びブートストラップキャパシタ５と、第１のＭＯＳトランジスタ１のＯＮ／ＯＦＦを制御する電流監視回路（図１においては「Ｉ−ＷＡＴＣＨ」と表記）７と、さらに、第１のＭＯＳトランジスタ１と共にブートストラップキャパシタ５の充電を制御する第２及び第３のＭＯＳトランジスタ２，３と、これら第２及び第３のＭＯＳトランジスタ２，３の動作を制御するコントロール回路４とを主たる構成要素として構成されたものとなっている。

以下、具体的に回路接続について説明する。
まず、Ｐチャンネルの第１のＭＯＳトランジスタ１は、そのソースに電源電圧ＶＤＤが印加されるようになっている一方、ドレインは、ブートストラップキャパシタ５の一端に接続されている。なお、第１のＭＯＳトランジスタ１のドレインとブートストラップキャパシタ５の一端との接続点は、ブートストラップ電圧端子（図１においては「ＢＳ」と表記）３３に接続されている。
そして、ブートストラップキャパシタ５の他端は、出力端子（図１においては「ＯＵＴ」と表記）３２に接続されている。

電流監視回路７は、第１のＭＯＳトランジスタ１に流れる電流を監視し、流れる電流に応じて第１のＭＯＳトランジスタ１のゲートに制御信号を出力するよう構成されたものとなっている（詳細は後述）。
一方、第２及び第３のスイッチ素子としてのＮチャンネルの第２及び第３のＭＯＳトランジスタ２，３は、第２のＭＯＳトランジスタ２のドレインと第３のＭＯＳトランジスタ３のソースとが接続され、第２のＭＯＳトランジスタ２のソースは、グランド端子（図１においては「ＧＮＤ」と表記）３４に接続されたものとなっている。また、第３のＭＯＳトランジスタ３のドレインは入力電圧端子３５に接続されている。

そして、第２のＭＯＳトランジスタ２のゲートには、コントロール回路（図１においては「ＣＯＮＴ」と表記）４から出力されるローサイドゲート信号ＬＧ１が印加されるようになっている。
また、第３のＭＯＳトランジスタ３のゲートには、レベルシフタ回路（図１においては「ＬＳ」と表記）６から出力されるハイサイドゲート信号ＨＧ２が印加されるようになっている。
レベルシフタ回路６は、電源電圧ＶＤＤからブーストラップ電圧端子３３の電圧ＶBSに電圧シフトし、コントロール回路４からの制御信号ＨＧ１に同期して、ハイサイド信号ＨＧ２を出力するよう構成されてなるものである。

コントロール回路４は、外部から入力されるＰＷＭ(Pulse Width Modulation)信号に基づいて、第２のＭＯＳトランジスタ２のゲート信号としての制御信号ＬＧ１や、レベルシフタ回路６の制御信号ＨＧ１を出力するよう構成されてなるものである。
コントロール回路４は、電源電圧ＶＤＤの供給を受けて動作する。

図２には、電流監視回路７の具体回路構成例が示されており、以下、同図を参照しつつ、この具体回路例について説明する。
本発明の実施の形態における電流監視回路７は、監視回路用第１乃至第４のＭＯＳトランジスタ２１〜２４と、比較器９とを主たる構成要素として構成されてなるものである。
監視回路用第１乃至第４のＭＯＳトランジスタ２１〜２４には、ＰチャンネルのＭＯＳトランジスタが用いられており、監視回路用第１及び第２のＭＯＳトランジスタ２１，２２によりカレントミラー回路が、また、監視回路用第３及び第４のＭＯＳトランジスタ２３，２４により入力制限回路がそれぞれ構成されて、縦続接続された構成となっている。

すなわち、監視回路用第１及び第２のＭＯＳトランジスタ２１，２２は、各々のゲートと、監視回路用第２のＭＯＳトランジスタ２２のドレインとが相互に接続される一方、監視回路用第１及び第２のＭＯＳトランジスタ２１，２２のソースはともに接続されたものとなっている。

一方、監視回路用第３及び第４のＭＯＳトランジスタ２３、２４は、各々のゲートと、監視回路用第４のＭＯＳトランジスタ２４のドレインとが相互に接続される一方、監視回路用第３のＭＯＳトランジスタ２３のソースは、監視回路用第１のＭＯＳトランジスタ２１のドレインと、また、監視回路用第４のＭＯＳトランジスタ２４のソースは、監視回路用第２のＭＯＳトランジスタ２２のドレインと、それぞれ接続されたものとなっている。

そして、監視回路用第３のＭＯＳトランジスタ２３のソースは、第１のＭＯＳトランジスタ２１のドレインと共に、比較器９の反転入力端子に接続される一方、監視回路用第４のＭＯＳトランジスタ２４のドレインと出力端子３２との間には、定電流源２５が接続されている。
かかる構成において、監視用第１及び第３のＭＯＳトランジスタ２１，２３は、第１のＭＯＳトランジスタ１に並列接続された電流源１１として機能するものとなっている（詳細は後述）。

そして、比較器９の非反転入力端子には、基準電圧ＶREFが逆極性で印加されるようになっている。すなわち、基準電圧源８は、その負極側が比較器９の非反転入力端子に、正極側がブートストラップ電圧端子３３に、それぞれ接続されて設けられたものとなっている。
また、比較器９の出力端子は、第１のＭＯＳトランジスタ１のゲートに接続されたものとなっている。

次に、かかる構成における動作について説明する。
まず、前提条件として、基準電圧源８の基準電圧ＶREFは、ＶBS≧ＶDDの場合（以下、便宜的に、かかる状態を「状態１」と称する）において、ＶBS＞ＶN1≧ＶN2を満たすよう設定されているものとする。
ここで、ＶBSは、グランド端子３４における端子電圧を基準としたブートストラップ電圧端子３３における端子電圧であり、ＶN1は、比較器９の非反転入力端子における電圧で、ＶN1＝ＶBS−ＶREFと表すことができるものである。また、ＶN2は、比較器９の反転入力端子における電圧である。

最初に、ブートストラップ回路としての基本的な動作は、第１のＭＯＳトランジスタ１が後述するように電流監視回路７によってＯＮ／ＯＦＦ制御される点を除けば、この種の従来回路と同様であるので、その詳細な説明は省略し、概括的に説明するに留めることとする。
すなわち、ブートストラップ動作は、まず、電流監視回路７により第１のＭＯＳトランジスタ１がＯＮ、コントロール回路４により第２のＭＯＳトランジスタ２がＯＮ、第３のＭＯＳトランジスタ３がＯＦＦとされることにより、ＶOUT ＝ＶGNDとなり、ブートストラップキャパシタ５が充電され、ＶBS-OUT≒ＶDDとなる。
なお、ここで、ＶOUT は、グランド端子３４における端子電圧を基準とした出力端子３２における端子電圧、ＶGNDは、グランド端子３４の電圧、ＶBS-OUTは、出力端子３２の端子電圧を基準としたブートストラップ電圧端子３３における端子電圧である。

そして、ＶBS-OUT≒ＶDDとなったところで、第１のＭＯＳトランジスタ１ＯＦＦ、第２のＭＯＳトランジスタ２がＯＦＦ、第３のＭＯＳトランジスタ３がＯＮとされ、ＶOUT＝ＶI Nとなるため、ＶBS≒ＶIN＋ＶDDとなる。
なお、ここで、ＶI Nは、グランド端子３４の端子電圧を基準とした入力電圧端子３５における電圧であり、この電圧ＶINは、図示を省略した第２の電源により外部から供給されるものとなっている。

次に、電流監視回路７を中心とした動作について、先の前提条件の下、説明することとする。
最初に、回路の動作状態が状態１である場合、すなわち、にＶBS≧ＶDDの状態にある場合、ブートストラップ電圧端子３３から第１のＭＯＳトランジスタ１を介して動作用電源端子３１へ電流が流れるのを阻止する必要がある。
かかる状態にあって、ＶN1≧ＶN2であるため、比較器９からは、論理値Ｈｉｇｈに相当する信号が出力され、第１のＭＯＳトランジスタ１のゲートに印加されて、第１のＭＯＳトランジスタ１はＯＦＦ状態とされる。
そのため、ブートストラップ電圧端子３３から動作用電源端子３１へ電流が流れることが確実に阻止されることとなる。

次に、ＶDD＞ＶBSの場合（以下、便宜的に、かかる状態を「状態２」と称する）、比較器９の反転入力端子の電圧ＶN2は、ＶN2＞ＶN1となるため、比較器９からは、論理値Ｌｏｗに相当する信号が出力され、第１のＭＯＳトランジスタ１のゲートに印加され、第１のＭＯＳトランジスタ１は、ＯＮ状態とされる。それによって、動作用電源端子３１とブ−トストラップ電圧端子３３が導通状態となり、動作用電源端子３１からブートストラップ電圧端子３３へ電流が流れ、ブートストラップキャパシタ５の充電が行われることとなる。
このように、第１のＭＯＳトランジスタ１は、流れる電流が電流監視回路７によって監視され、その監視結果に応じて、ＯＮ／ＯＦＦが自己制御されるようになっている。

次に、第２の構成例について、図３及び図４を参照しつつ説明する。
なお、図１又は図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の構成例は、先の第１の構成例における電流監視回路７に代えて、電圧監視回路（図３においては「Ｖ−ＷＡＴＣＨ」と表記）７Ａを設け（図３参照）、それによって、電流監視回路７同様に第１のＭＯＳトランジスタ１のＯＮ／ＯＦＦ制御を可能としたものである。
図４には、電圧監視回路７Ａの具体回路構成例が示されており、以下、同図を参照しつつ、電圧監視回路７Ａについて説明する。

電圧監視回路７Ａは、第１のＭＯＳトランジスタ１のソース・ドレイン間の電圧を監視し、その監視結果に応じて、第１のＭＯＳトランジスタ１のＯＮ／ＯＦＦ制御を行うよう構成されてなるものである。
かかる本発明の実施の形態における電圧監視回路７Ａは、ツェナーダイオード１３と、比較器９とを主たる構成要素として構成されてなるものである。
ツェナーダイオード１３は、そのアノードが比較器９の反転入力端子に接続されると共に、抵抗器１２を介して第１のトランジスタＭＯＳ１のドレインに接続されており、回路動作用電源電圧ＶＤＤが印加されるようになっている。

一方、ツェナーダイオード１３のカソードは、第１のＭＯＳトランジスタ１のソースに接続されている。なお、この構成例において、第１のＭＯＳトランジスタ１は、サブストレートがソースに接続されたものとなっている。
比較器９と基準電圧源８の接続は、先に図２に示された構成例と同一であるので、ここでの再度の詳細な説明は省略することとする。

次に、かかる構成における電圧監視回路７Ａの動作について説明する。
この電圧監視回路７Ａにおいては、第１のＭＯＳトランジスタ１のソース・ドレイン間の電圧が比較器９により監視されることとなる。すなわち、第１のＭＯＳトランジスタ１のソース・ドレイン間の電圧が、基準電圧源８の基準電圧ＶREF以上となると、比較器９からは論理値Ｈｉｇｈに相当する信号が出力され、第１のＭＯＳトランジスタ１がＯＦＦとされる。
ここで、第１のＭＯＳトランジスタ１のソース・ドレイン間の電圧が基準電圧源８の基準電圧ＶREF以上となり、比較器９により第１のＭＯＳトランジスタ１がＯＦＦとされるのは、ブートストラップキャパシタ５の充電が進行し、ＶBS-OUT≒ＶDDとなった時点である。

一方、上述とは逆に、第１のＭＯＳトランジスタ１のソース・ドレイン間の電圧が基準電圧源８の基準電圧ＶREFを下回ると、比較器９からは論理値Ｌｏｗに相当する信号が出力され、第１のＭＯＳトランジスタ１がＯＮとされる。
このように、第１のＭＯＳトランジスタ１は、ブートストラップキャパシタ５の電圧の変化に起因するソース・ドレイン間電圧の変化に応じて電圧監視回路７Ａによって、そのＯＮ／ＯＦＦがいわば自己制御されるようになっている。

本発明の実施の形態におけるブートストラップ回路の第１の基本構成例を示す構成図である。 図１に示されたブートストラップ回路における電流監視回路の具体回路構成例を示す回路図である。 本発明の実施の形態におけるブートストラップ回路の第２の基本構成例を示す構成図である。 図３に示されたブートストラップ回路における電圧監視回路の具体回路構成例を示す回路図である。 従来回路の第１の構成例を示す構成図である。 従来回路の第２の構成例を示す構成図である。 従来回路におけるレベルシフト回路の具体回路構成例を示す回路図である。

符号の説明

１…第１のＭＯＳトランジスタ
２…第２のＭＯＳトランジスタ
３…第３のＭＯＳトランジスタ
４…コントロール回路
５…ブートストラップキャパシタ
６…レベルシフタ回路
７…電流監視回路
７Ａ…電圧監視回路

Claims (2)

1. 第１の電源と出力端子との間に第１のスイッチ素子とブートストラップキャパシタが直列接続される一方、前記出力端子とグランド端子との間に、第２のスイッチ素子が、前記出力端子と第２の電源との間に、第３のスイッチ素子が、それぞれ直列接続され、前記第１乃至第３のスイッチ素子の動作制御によって、前記ブートストラップキャパシタの前記第１のスイッチ素子側の端子にブートストラップ電圧が得られるよう構成されてなるブートストラップ回路において、
   前記第１のスイッチ素子に流れる電流を監視し、その監視結果に応じて、前記第１のスイッチ素子のＯＮ、ＯＦＦを制御する電流監視回路が設けられてなることを特徴とするブートストラップ回路。
2. 第１の電源と出力端子との間に第１のスイッチ素子とブートストラップキャパシタが直列接続される一方、前記出力端子とグランド端子との間に、第２のスイッチ素子が、前記出力端子と第２の電源との間に、第３のスイッチ素子が、それぞれ直列接続され、前記第１乃至第３のスイッチ素子の動作制御によって、前記ブートストラップキャパシタの前記第１のスイッチ素子側の端子にブートストラップ電圧が得られるよう構成されてなるブートストラップ回路において、
   前記第１のスイッチ素子の端子間の電圧を監視し、その監視結果に応じて、前記第１のスイッチ素子のＯＮ、ＯＦＦを制御する電圧監視回路が設けられてなることを特徴とするブートストラップ回路。

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