CN102263100B - 半导体器件的保护电路 - Google Patents

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Abstract

本发明涉及一种半导体器件的保护电路，包括：第一栅电极，形成在第一导电类型的衬底上；以及第二导电类型的源极和漏极，所述第二导电类型具有与第一导电类型相反的极性。源极和漏极共同耦接至接地电压端子，且第一栅电极耦接至电源电压端子。

Description

半导体器件的保护电路
相关申请的交叉引用
本申请要求2010年5月28日提交的韩国专利申请No.10-2010-0050458的优先权，其全部内容通过用包括在本文中。
技术领域
本发明的示例性实施例涉及半导体器件的保护电路，更具体而言涉及用于防止在MOS晶体管的制造工艺期间发生因等离子体造成的损伤而导致的电荷的电效应的保护电路。
背景技术
半导体器件的可靠性受半导体器件的制造工艺影响。具体地，使用等离子体电荷的工艺对半导体器件的可靠性具有较大的影响。
在近来的半导体器件的制造工艺中，为了形成多个金属层，更经常使用等离子体工艺。因此，在等离子体工艺期间，等离子体电荷可能会严重损坏半导体器件的栅电极氧化物层和金属互连件。
特别地，在等离子体工艺期间产生的电荷积累在衬底的P型阱中。当P型阱被施加偏置电源时，积累在P型阱中的电荷同时经过金属互连件放电。因此，金属互连件可能会被熔化或者栅电极氧化物层可能会被损坏。
为了解决这些问题，现有的半导体器件进一步包括保护二极管，所述保护二极管能够将积累在P型阱中的电荷放电。
图1是描述现有的保护电路和现有的半导体器件的电路图。
参见图1，提供二极管作为保护电路100的一个实例，且提供反相器作为半导体器件200的一个实例。
半导体器件200包括各自具有源极、漏极和栅电极的PMOS晶体管PM1和NMOS晶体管NM1。
在半导体器件200的结构中，电源电压VDD施加至PMOS晶体管PM1的源极，且接地电压VSS施加至NMOS晶体管NM1的源极。PMOS晶体管PM1的栅电极和NMOS晶体管NM1的栅电极共同耦接至输入端子IN，且PMOS晶体管PM1的漏极和NMOS晶体管NM1的漏极共同耦接至输出端子OUT，由此构成反相器。因此，反相器将经由输入端子IN输入的信号反相，并经由输出端子OUT输出反相信号。
包括在保护电路100中的二极管被耦接在输入端子IN与半导体器件200之间。当电荷在P型阱P-WELL中积累并产生比二极管的阈值电压电平(例如，约0.7V)大的电压电平时，二极管经由输入端子IN将积累的电荷放电。
图2是描述图1的保护电路100和半导体器件200的结构的剖面图。
半导体器件200包括PMOS晶体管PM1和NMOS晶体管NM1，并且保护电路100包括二极管。
NMOS晶体管NM1包括栅电极氧化物层20、栅电极30、间隔件40A和40B、源极50A以及漏极50B。栅电极氧化物层20形成在P型阱P-WELL上，所述P型阱P-WELL是通过将P型杂质掺杂在硅衬底中而形成的。在栅电极氧化物层20上形成有栅电极30。在栅电极30的两个侧壁上形成有间隔件40A和40B。源极50A和漏极50B是通过将N型杂质掺杂在P型阱P-WELL中而形成的。
PMOS晶体管PM1包括栅电极氧化物层60、栅电极70、间隔件80A及80B、漏极90A以及源极90B。栅电极氧化物层60形成在N型阱N-WELL上，所述N型阱N-WELL是通过将N型杂质掺杂在硅衬底中而形成的。在栅电极氧化物层60上形成有栅电极70。在栅电极70的两个侧壁上形成有间隔件80A及80B。漏极90A和源极90B是通过将P型杂质掺杂在N型阱N-WELL中而形成的。
二极管是通过将N型杂质掺杂在PMOS晶体管PM1与NMOS晶体管NM1之间的P型阱P-WELL中而形成的。
此时，NMOS晶体管NM1的栅电极30、PMOS晶体管PM1的栅电极70和二极管经由金属互连件与输入端子IN相耦接。
当积累在P型阱P-WELL中的电荷的电位高于阈值电压电平的电位(约0.7V)时，二极管经由输入端子IN将积累的电荷放电，由此保护半导体器件。
然而，由于能够通过所述二极管被放电至输入端子IN的电荷的量是有限的，因此需要多个二极管以便起保护电路的作用。这可能导致在半导体器件的制造工艺和电路设计方面的困难。此外，由于要在保护电路中布置多个二极管，因此保护电路的电路面积增加。因此，考虑到半导体器件的设计，可以认为包括多个二极管的保护电路是低效的。
发明内容
本发明的示例性实施例涉及一种半导体器件的保护电路，这种保护电路能够防止出现因等离子体致使的损伤而导致的电荷的电效应，由此提高半导体器件的可靠性。
本发明的示例性实施例还涉及一种半导体器件的保护电路，这种保护电路能够在将衬底中积累的电荷放电时保护金属互连免于被熔化。
另外，本发明的示例性实施例涉及一种半导体器件的保护电路，这种保护电路能够增加电荷的放电量，由此简化半导体器件的制造工艺并且减小有效实施所述半导体器件所需的面积。
根据本发明的一个示例性实施例，一种半导体器件的保护电路包括：第一栅电极，形成在第一导电类型的衬底上；以及第二导电类型的源极和漏极，所述第二导电类型具有与第一导电类型相反的极性，其中，源极和漏极共同耦接至接地电压端子，并且第一栅电极耦接至电源电压端子。
根据本发明的另一个示例性实施例，一种半导体器件的保护电路包括：NMOS晶体管，包括第一栅电极、源极和漏极，所述NMOS晶体管设置在P型衬底上；第一放电路径，将NMOS晶体管的源极耦接至接地电压端子；第二放电路径，将NMOS晶体管的漏极耦接至接地电压端子；第一P型掺杂区，与NMOS晶体管分隔开且被设置在P型衬底上；第三放电路径，将第一P型掺杂区耦接至接地电压端子；第二栅电极，设置在P型衬底上；以及第二P型掺杂区，耦接至第二栅电极。
根据本发明的又一个示例性实施例，一种半导体器件的保护电路包括：电荷放电单元，耦接至接地电压端子被配置为将积累在半导体器件的衬底中的电荷放电至接地电压端子；以及缓冲单元，耦接在半导体器件的输入端子与电荷放电单元之间，且被配置为缓冲积累在衬底中的电荷。
附图说明
图1是描述现有的保护电路和现有的半导体器件的电路图。
图2描述图1的保护电路和半导体器件的图案的剖面图。
图3描述根据本发明的一个示例性实施例的保护电路的剖面示意图。
图4A是描述根据本发明的一个示例性实施例的保护电路和半导体器件的电路图。
图4B是图4A所示的半导体器件的概念图。
具体实施方式
下面将结合附图来更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，不应当被理解为限于本文所描述的实施例。确切地说，提供这些实施例使得本说明书对于本领域技术人员而言将是清楚和完整的，且充分传达本发明的范围。在本说明书中，在各幅附图和各个实施例中，相同的附图标记表示相同的部分。
附图并非按比例绘制，而且在一些实例中，为了清晰地图示实施例的特征，可能对比例进行了放大。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或衬底上的情况，也涉及在第一层与第二层之间或者第一层与衬底之间存在第三层的情况。
图3是描述根据本发明的一个实施例的保护电路300的剖面图。
参见图3，根据本发明的一个示例性实施例，保护电路300包括电荷放电单元30和缓冲单元40。
电荷放电单元30包括NMOS晶体管NM2、第一掺杂区380A、隔离层370和第一金属互连件A。
NMOS晶体管NM2包括栅电极氧化物层320、栅电极330、间隔件340A和340B、源极350A和漏极350B。栅电极氧化物层320形成在P型阱P-WELL上，所述P型阱P-WELL是通过将P型杂质掺杂在硅衬底中而形成的。在栅电极氧化物层320上形成有栅电极330。在栅电极330的两个侧壁上形成有间隔件340A和340B。源极350A和漏极350B是通过将N型杂质掺杂在P型阱P-WELL中而形成的。
NMOS晶体管NM2的栅电极330耦接至电源电压(VDD)端子，并且NMOS晶体管NM2的源极350A和漏极350B经由第一金属互连件A耦接至接地电压(VSS)端子。
在此实施例中，由第一金属互连件A将源极350A与接地电压(VSS)端子相耦接所用的电荷放电路径被称为“第一放电路径①”，由第一金属互连件A将漏极350B与接地电压(VSS)端子相耦接所用的电荷放电路径被称为“第二放电路径②”。此外，由第一金属互连件A将第一掺杂区380A与接地电压(VSS)端子相耦接所用的电荷放电路径被称为“第三放电路径③”。
第一P型掺杂区380A由第一金属互连件A耦接至接地电压(VSS)端子，且由隔离层370而与NMOS晶体管NM2的漏极350B电分离。
当将电源电压VDD供应至NMOS晶体管NM2的栅电极330且将接地电压VSS供应至NMOS晶体管NM2的源极350A和漏极350B时，NMOS晶体管NM2开启，使得积累在P型阱P-WELL中的电荷经由第一放电路径①和第二放电路径②放电至接地电压(VSS)端子，所述VSS端子的电位电平接近于负无穷。
如此，归因于在根据本发明的此实施例的保护电路300中所设置的电荷放电单元，积累在P型阱P-WELL中的电荷经由第一放电路径①和第二放电路径②放电至接地电压(VSS)端子，所述VSS端子的电位电平接近于负无穷。因此，可以将大量的电荷放电，以提高半导体器件的可靠性。
此外，由于保护电路300一次使大量的电荷放电，因此可以替代包括具有有限放电量的多个二极管的现有保护电路，由此简化半导体器件的制造工艺并且减小有效实施半导体器件所需的面积。
然而，在短时间段内将大量的电子经由第一金属互连件A同时放电至接地电压(VSS)端子的情况下，第一金属互连件A会因流过的过电流而被熔化。为了解决此问题，根据本发明的一个示例性实施例的保护电路300进一步包括缓冲单元40。
缓冲单元40包括PMOS晶体管PM2，所述PMOS晶体管PM2包括栅电极氧化物层420、栅电极410、间隔件430A和430B以及第二掺杂区380B。栅电极氧化物层420形成在P型阱P-WELL上，所述P型阱P-WELL是通过将P型杂质掺杂在硅衬底中而形成的。在栅电极氧化物层420上形成有栅电极410。在栅电极410的两个侧壁上形成有间隔件430A和430B。第二掺杂区380B是通过将P型杂质掺杂在P型阱P-WELL中而形成的。第二P型掺杂区380B与栅电极410经由第二金属互连件B相耦接。
PMOS晶体管PM2的栅电极410缓冲积累在衬底的P型阱P-WELL中的电荷，直至电荷产生阈值电压(Vth)为止。由于积累在P型阱P-WELL中的电荷经由第二P型掺杂区380B和第二金属互连件B而积累在栅电极410中，因此栅电极430充当缓冲器。
当由PMOS晶体管PM2的栅电极410缓冲的一定量的电荷产生超过阈值电压(Vth)的电位电压时，PMOS晶体管PM2开启，使得过剩的电荷再次放电至P型阱P-WELL。
此时，当PMOS晶体管PM2开启时，电荷放电单元30将积累在P型阱P-WELL中的电荷经由第一放电路径①、第二放电路径②和第三放电路径③放电至接地电压(VSS)端子。
如此，归因于设置在保护电路300中的缓冲单元40，经由第一金属互连件A而被放电至接地电压(VSS)端子的一定量的电荷被缓冲，以防止过电流流动经过第一金属互连件A。因此，可以防止第一金属互连件A的熔化。
图4A是描述根据本发明的一个示例性实施例的保护电路300和半导体器件400的电路图。
具体地，图4A示出了与图3所示的保护电路300等效的保护电路300。
根据本发明的一个示例性实施例的保护电路300包括电荷放电单元30和缓冲单元40。
电荷放电单元30包括NMOS晶体管NM2和第一金属互连件A，且缓冲单元40包括PMOS晶体管PM2，所述PMOS晶体管PM2经由第二金属互连件B而以二极管形式连接(diode-connected)。尽管图4A所示的缓冲单元40是采用经由第二金属互连件B而以二极管形式连接的PMOS晶体管PM2来实施的，但本发明并不限于此。缓冲单元40可以采用MOS电容器或二极管来实施。
如图4A所示，电荷放电单元30可以包括NMOS晶体管NM2，NMOS晶体管NM2具有经由第一金属互连件A而耦接至接地电压(VSS)端子的源极和漏极。此外，缓冲单元40可以包括PMOS晶体管PM2，PMOS晶体管PM2具有经由第二金属互连件B而以二极管形式连接的源极与栅电极。
当将接地电压VSS供应至NMOS晶体管NM2的源极且将电源电压VDD供应至NMOS晶体管NM2的栅电极时，在NMOS晶体管NM2的源极和漏极处的电位变成接地电压VSS的电位。即，积累在NMOS晶体管NM2的漏极和源极中的电荷被放电至接地电压(VSS)端子，所述VSS端子的电位电平接近于负无穷。
PMOS晶体管PM2保持断开状态，直至电荷积累在以二极管形式连接的栅电极和源极处以产生等于阈值电压电平(Vth)的电位电平为止。
当积累在以二极管形式连接的栅电极和源极中的电荷的电位超过阈值电压(Vth)时，PMOS晶体管PM2开启。
当PMOS晶体管PM2开启时，积累在PMOS晶体管PM2的源极中的电荷经由第一金属互连件A而被放电至接地电压(VSS)端子。
在保护电路300中，在等离子体工艺期间所产生且积累在衬底中的电荷被放电至接地电压(VSS)端子。因此，能够被放电的电荷量可以增加至接近无穷大。
在现有技术中，由于保护电路100的放电量小，因此为每个半导体器件200设置保护电路100(即，保护电路100的数目与半导体器件200的数目之间存在一对一的对应关系)。然而，由于保护电路300的放电量可以接近于无穷大，因此保护电路300可以保护包括如图4B所示的大量半导体单元200的半导体器件400。因此，可以简化半导体器件的制造工艺，且可以减小有效实施半导体器件所需的设计面积。
根据本发明的示例性实施例的保护电路将因多层金属互连工艺中所执行的等离子体工艺而产生的电荷放电，由此提高半导体器件的可靠性。
另外，根据本发明的示例性实施例的保护电路将因多层金属互连工艺中所执行的等离子体工艺而产生的电荷经由金属互连件放电，以防止半导体器件的栅电极氧化物层的损坏。
此外，根据本发明的示例性实施例的保护电路进一步包括缓冲电路，所述缓冲电路调整经由金属互连件放电的电荷量，以防止金属互连件的熔化。
此外，根据本发明的示例性实施例的保护电路将因等离子体工艺而产生的电荷放电至接地电压端子，以增加电荷的放电量。因此，可以简化半导体器件的制造工艺，并且可以减小用以有效实施半导体器件所需的设计面积。
虽然已结合具体的实施例描述了本发明，但本领域的技术人员应当清楚的是，在不脱离所附权利要求书所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (22)

1.一种半导体器件的保护电路，包括：
第一栅电极，所述第一栅电极形成在第一导电类型的衬底上；以及
第二导电类型的源极和漏极，所述第二导电类型具有与所述第一导电类型相反的极性，
其中，所述源极和所述漏极共同耦接至接地电压端子，且所述第一栅电极耦接至电源电压端子。
2.如权利要求1所述的保护电路，其中，所述源极和所述漏极由第一金属互连件共同耦接至所述接地电压端子。
3.权利要求2所述的保护电路，还包括：
第一导电类型的第一掺杂区，所述第一掺杂区由所述第一金属互连件耦接至所述接地电压端子。
4.如权利要求3所述的保护电路，还包括：
第二栅电极，所述第二栅电极形成在第一导电类型的所述衬底上；以及
第一导电类型的第二掺杂区，所述第二掺杂区由第二金属互连件连接至所述第二栅电极。
5.如权利要求3所述的保护电路，其中，所述第一掺杂区由隔离层与所述漏极或所述源极分隔开。
6.如权利要求2所述的保护电路，其中，当将接地电压供应至所述源极和所述漏极时，积累在第一导电类型的所述衬底中的电荷经由共同耦接至所述源极和所述漏极的所述第一金属互连件而放电至所述接地电压端子。
7.如权利要求4所述的保护电路，其中，所述第二栅电极经由所述第二掺杂区接收积累在第一导电类型的所述衬底中的电荷，并缓冲所接收的电荷直至所接收的电荷产生等于阈值电压的电位电压为止。
8.如权利要求7的保护电路，其中，当所接收的电荷产生等于或大于所述阈值电压的电位电压时，所述第二栅电极开启。
9.如权利要求8所述的保护电路，其中，当所述第二栅电极开启时，积累在所述衬底中的电荷经由共同耦接至所述源极、所述漏极和所述第一掺杂区的所述第一金属互连件而放电至所述接地电压端子。
10.如权利要求1所述的保护电路，其中，所述第一导电类型为P型极性，所述第二导电类型为N型极性。
11.一种半导体器件的保护电路，包括：
NMOS晶体管，所述NMOS晶体管包括第一栅电极、源极和漏极，且设置在P型衬底上；
第一放电路径，所述第一放电路径将所述NMOS晶体管的源极耦接至接地电压端子；
第二放电路径，所述第二放电路径将所述NMOS晶体管的漏极耦接至所述接地电压端子；
第一P型掺杂区，所述第一P型掺杂区与所述NMOS晶体管分隔开且且被设置在所述P型衬底上；
第三放电路径，所述第三放电路径将所述第一P型掺杂区耦接至所述接地电压端子；
第二栅电极，所述第二栅电极被设置在所述P型衬底上；以及
第二P型掺杂区，所述第二P型掺杂区耦接至所述第二栅电极。
12.如权利要求11所述的保护电路，其中，当将接地电压供应至所述NMOS晶体管的源极和漏极时，积累在所述衬底中的电荷经由所述第一放电路径和所述第二放电路径而放电至所述接地电压端子。
13.如权利要求11所述的保护电路，其中，所述第二栅电极经由所述第二P型掺杂区接收积累在所述衬底中的电荷，并缓冲所接收的所述电荷直至所接收的电荷产生等于阈值电压的电位电压为止。
14.如权利要求13所述的保护电路，其中，当所接收的电荷产生等于或大于所述阈值电压的电位电压时，所述第二栅电极开启。
15.如权利要求14所述的保护电路，其中，当将接地电压供应至所述NMOS晶体管的源极和漏极且所述第二栅电极开启时，积累在所述衬底中的电荷经由所述第一放电路径、所述第二放电路径以及所述第三放电路径而放电至所述接地电压端子。
16.一种半导体器件的保护电路，包括：
电荷放电单元，所述电荷放电单元耦接至接地电压端子，且被配置为将积累在所述半导体器件的衬底中的电荷放电至所述接地电压端子；以及
缓冲单元，所述缓冲单元耦接在所述半导体器件的输入端子与所述电荷放电单元之间，且被配置为缓冲积累在所述衬底中的电荷；
其中，所述电荷放电单元包括第一晶体管，所述第一晶体管具有由第一金属互连件耦接至所述接地电压端子的第一源极和第一漏极、以及耦接至电源电压端子的第一栅电极。
17.如权利要求16所述的保护电路，其中，当将接地电压供应至所述第一晶体管的第一源极和第一漏极时，所述电荷放电单元将所述第一晶体管的第一漏极的电荷放电至所述接地电压端子。
18.如权利要求16所述的保护电路，其中，所述缓冲单元包括第二晶体管，所述第二晶体管具有由所述第一金属互连件耦接至所述接地电压端子的第二漏极、经由第二金属互连件而以二极管形式连接在一起的第二源极和第二栅电极。
19.如权利要求16所述的保护电路，其中，所述缓冲单元包括MOS晶体管，所述MOS晶体管具有由所述第一金属互连件耦接至所述接地电压端子的第二漏极、由第二金属互连件而以二极管形式连接在一起的第二源极和第二栅电极。
20.如权利要求18所述的保护电路，其中，所述缓冲单元缓冲所述第二晶体管的第二源极的电荷，直至所述电荷产生等于所述第二栅电极的阈值电压的电位电压为止。
21.如权利要求18所述的保护电路，其中，当积累在所述第二晶体管的第二栅电极中的电荷产生等于或大于阈值电压的电位电压时，所述第二晶体管开启以将所述第二晶体管的第二漏极的电荷放电至所述接地电压端子。
22.如权利要求19所述的保护电路，其中，当积累在所述MOS晶体管的第二栅电极中的电荷产生等于或大于所述第二栅电极的阈值电压的电位电压时，所述MOS晶体管开启以将所述MOS晶体管的第二漏极的电荷放电至所述接地电压端子。
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