KR100252877B1 - 반도체 소자의 이에스디 보호회로 - Google Patents

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Abstract

본 발명은 ESD(Electro Static Discharge) 특성을 향상시키는데 적당한 반도체 소자의 ESD 보호회로에 관한 것으로서, 제 1 도전형 반도체 기판의 표면내에 형성되는 제 2 도전형 웰과, 상기 제 2 도전형 웰의 표면내에 형성되는 절연막과, 상기 절연막을 포함한 반도체 기판의 전면에 제 2 도전형 불순물이 주입되어 형성되는 바디층과, 상기 바디층상의 일정영역에 형성되는 게이트 절연막 및 게이트 전극과, 상기 게이트 전극 양측의 바디층 표면내에 형성되는 소오스/드레인 영역과, 상기 드레인 영역에 연결되는 패드와, 그리고 상기 게이트 전극과 소오스 영역에 연결되는 접지라인을 포함하여 구성됨을 특징으로 한다.

Description

반도체 소자의 이에스디 보호회로
본 발명은 반도체 소자에 관한 것으로, 특히 이에스디(ESD ; Electro Static Discharge) 특성을 향상시키는데 적당한 반도체 소자의 ESD 보호회로에 관한 것이다.
최근들어 칩의 사이즈가 감소하면서 정전기 보호회로의 사이즈도 함께 감소 추세에 있으며 특히, 초고집적 소자나 초고속 소자의 출현으로 정전기 보호회로의 접합부근에서 발생하는 정전용량은 RC 지연의 주요한 원인으로 대두되었다.
따라서 접합면적을 최대한 감소시켜야 하는 과제를 앉게 되었다.
그러나 기존에 사용되는 기생 바이폴라 트랜지스터(일반적으로 필드 트랜지스터를 이용함)를 이용하여 정전기 보호회로를 구현 할 경우 접합 정전용량을 감소시키면서 정전기 보호의 성능을 그대로 유지하는데 에는 한계가 있다.
일반적으로 사이리스터는 바이폴라 트랜지스터 보다 단위면적당 2배 이상의 전류배출 능력이 있기 때문에 적은 접합면적으로 바이폴라 트랜지스터를 사용한 것 보다 효율적으로 정전기 보호회로를 구현할 수 있다.
상기와 같은 한계성을 극복하기 위한 방법으로 미국 등록특허 (U.S.P 4,893,243)에 기술된 바와 같이 사아리스터(SCR : Silicon Controlled Rectifier)를 이용한 방법이 제시되었다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 ESD 보호회로를 설명하면 다음과 같다.
도 1은 종래의 반도체 소자의 ESD 보호회로를 나타낸 구조단면도이다.
도 1에 도시한 바와같이 n형 반도체 기판(11)의 표면내에 p-웰(p-well)(12)이 형성되고, 상기 p-웰(12)이 형성된 반도체 기판(11)상의 일정영역에 게이트 절연막(13) 및 게이트 전극(14)이 형성된다.
이어, 상기 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 드레인 영역(15)과 소오스 영역(16)이 형성된다.
그리고 상기 게이트 전극(14)과 소오스 영역(16)에 공통으로 Vss 라인이 연결되고, 상기 드레인 영역(15)에 패드(Pad)가 연결된다.
상기와 같이 구성된 종래의 반도체 소자의 ESD 보호회로는 패드(Pad)에 포지티브(Positive) 극성의 ESD 펄스가 인가되면 드레인 영역(15)과 p-웰(12) 사이의 역 방향 바이어스(Bias)에 의한 블랙다운(Breakdown)을 발생시키어 일렉트론(Electron), 홀 쌍(hole Pair)이 형성되고, 홀에 의한 p-웰(12)의 포텐셜(Potential) 상승으로 소오스 영역(16)과 p-웰(12) 사이가 정방향이 되면 드레인 영역(15), p-웰(12), 소오스 영역(16) 사이에 NPN 바이폴라 트랜지스터로 동작하여 유입된 정전기를 Vss 라인 쪽으로 흐르게 한다.
그리고 정상동작시에는 게이트 전극(14)이 그라운드(Ground)로 묶여 오프(Off)상태를 유지한다.
도 2는 종래의 반도체 소자의 ESD 보호회로의 전류, 전압 특성을 나타낸 그래프이다.
도 2에서 Vt1, It1은 블랙다운에 의한 바이폴라의 트리거닝(Triggering) 전압과 전류이면, Vt2, It2는 ESD 전류 방전시 파워(Power)에 의한 국부적인 실리콘의 온도 상승으로 접합이 파괴되는 페일(Fail) 문턱전압과 전류이다.
한편, It2를 제2 블랙다운 전류라 하며, ESD 특성을 좋게 하려면 It2의 값을 크게 가져야 한다.
그리고 트리거닝 후 급격히 패드 전압이 감소하는데 이 현상을 스냅백(Snapback) 현상이라 하며, 이는 낮은 전압에서 많은 전류를 방전할 수 있어 파워 측면에서 유리하다.
그러나 상기와 같은 종래의 반도체 소자의 ESD 보호회로에 있어서 ESD 보호회로로 사용되는 소자의 단위면적당 제2 블랙다운 전류가 작아 ESD 특성을 저하시키는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 ESD 보호회로로 사용되는 소자의 단위면적당 제2 블랙다운 전류를 크게하여 ESD 특성을 향상시키도록 한 반도체 소자의 ESD 보호회로를 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자의 ESD 보호회로를 나타낸 구조단면도
도 2는 종래의 반도체 소자의 ESD 보호회로의 전류, 전압 특성을 나타낸 그래프
도 3은 본 발명에 의한 반도체 소자의 ESD 보호회로를 나타낸 구조단면도
도 4는 본 발명에 의한 반도체 소자의 ESD 보호회로의 전류, 전압 특성을 나타낸 그래프
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : p-웰
23 : 절연막 24 : 바디층
25 : 게이트 절연막 26 : 게이트 전극
27 : 드레인 영역 28 : 소오스 영역
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 ESD 보호회로는 제 1 도전형 반도체 기판의 표면내에 형성되는 제 2 도전형 웰과, 상기 제 2 도전형 웰의 표면내에 형성되는 절연막과, 상기 절연막을 포함한 반도체 기판의 전면에 제 2 도전형 불순물이 주입되어 형성되는 바디층과, 상기 바디층상의 일정영역에 형성되는 게이트 절연막 및 게이트 전극과, 상기 게이트 전극 양측의 바디층 표면내에 형성되는 소오스/드레인 영역과, 상기 드레인 영역에 연결되는 패드와, 그리고 상기 게이트 전극과 소오스 영역에 연결되는 접지라인을 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 ESD 보호회로를 상세히 설명하면 다음과 같다.
도 3은 본 발명에 의한 반도체 소자의 ESD 보호회로를 나타낸 구조단면도이고, 도 4는 본 발명에 의한 반도체 소자의 ESD 보호회로의 전류, 전압 특성을 나타낸 그래프이다.
도 3에 도시한 바와같이 n형 반도체 기판(21)의 표면내에 p-웰(p-well)(22)이 형성되고, 상기 p-웰(22)이 형성된 반도체 기판(21)의 표면내에 소정깊이로 절연막(23)이 형성되고, 상기 절연막(23)을 포함한 반도체 기판(21)의 전면에 상기 p-웰(22)과 도핑 레벨(Doping Level)과 동일하게 p형 불순물이 도핑된 전도성 물질층으로 바디(Body)층(24)이 형성된다.
이어, 상기 바디층(24)상의 일정영역에 게이트 절연막(25) 및 게이트 전극(26)이 형성되고, 상기 게이트 전극(26) 양측의 바디층(24) 표면내에 드레인 영역(27)과 소오스 영역(28)이 형성된다.
그리고 상기 게이트 전극(26)과 소오스 영역(28)에 공통으로 Vss 라인이 연결되고, 상기 드레인 영역(27)에 패드(Pad)가 연결된다.
여기서 상기 절연막(24)과 게이트 전극(26)은 바디층(24)을 사이에 두고 대응하여 형성되고, 상기 바디층(24)과 p-웰(22)은 불순물 도핑 레벨을 선택적으로 다르게 할 수도 있다.
상기와 같이 구성된 본 발명에 의한 반도체 소자의 ESD 보호회로는 패드(Pad)에 포지티브(Positive) 극성의 ESD 펄스가 인가되면 드레인 영역(27)과 바디층(24) 사이의 역 방향 바이어스(Bias)에 의한 블랙다운(Breakdown)을 일어나 일렉트론(Electron), 홀 쌍(hole Pair)이 형성되고, 홀에 의한 바디층(24)의 포텐셜(Potential) 상승으로 소오스 영역(28)과 바디층(24) 사이가 정방향이 되면 드레인 영역(27), 바디층(24), 소오스 영역(28) 사이에 NPN 바이폴라 트랜지스터로 동작하여 유입된 정전기를 Vss 라인 쪽으로 흐르게 한다.
그리고 절연막(23)에 의해 분리된 벌크(Bulk)의 면적이 작기 때문에 홀에 의한 벌크의 포텐셜 상승이 빨라 트리거닝 전압이 낮아지며, 분리된 벌크의 도핑을 p-웰(22) 보다 작게 할 수 있어 바이폴라 트랜지스터의 동작시 전류 이득(Current Gain)을 크게 할 수 있다.
그리고 정상동작시에는 게이트 전극(26)이 그라운드(Ground)로 묶여 오프(Off)상태를 유지한다.
또한, 도 4에서와 같이 더블 스냅백(Double Snapback) 현상이 나타나 ESD 특성을 좋게 할 수 있다.
이상에서 설명한 바와같이 본 발명에 의한 반도체 소자의 ESD 보호회로에 있어서 트리거닝 전압이 낮고 더블 스냅백 현상으로 인하여 ESD 보호회로로 사용되는 소자의 단위면적당 제2 블랙다운 전류를 증가시킴으로써 ESD 특성을 향상시킬 수 있는 효과가 있다.

Claims (3)

  1. 제 1 도전형 반도체 기판의 표면내에 형성되는 제 2 도전형 웰;
    상기 제 2 도전형 웰의 표면내에 형성되는 절연막;
    상기 절연막을 포함한 반도체 기판의 전면에 제 2 도전형 불순물이 주입되어 형성되는 바디층;
    상기 바디층상의 일정영역에 형성되는 게이트 절연막 및 게이트 전극;
    상기 게이트 전극 양측의 바디층 표면내에 형성되는 소오스/드레인 영역;
    상기 드레인 영역에 연결되는 패드; 그리고
    상기 게이트 전극과 소오스 영역에 연결되는 접지라인을 포함하여 구성됨을 특징으로 하는 반도체 소자의 ESD 보호회로.
  2. 제 1 항에 있어서,
    상기 제 2 도전형 웰과 바디층은 동일한 레벨의 불순물이 도핑됨을 특징으로 하는 반도체 소자의 ESD 보호회로.
  3. 제 1 항에 있어서,
    상기 절연막과 게이트 전극은 바디층을 사이에 두고 서로 대응되게 형성됨을 특징으로 하는 반도체 소자의 ESD 보호회로.
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