TWI509801B - 用於半導體裝置之保護電路 - Google Patents

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Description

用於半導體裝置之保護電路
本發明之例示性實施例係關於一種用於半導體裝置之保護電路，且更特定言之係關於一種用於防止由在MOS電晶體之製造過程期間發生的電漿誘發之損壞所引起的電荷之電效應的保護電路。
本申請案主張2010年5月28日申請之韓國專利申請案第10-2010-0050458號之優先權，其全部內容以引用的方式併入本文中。
半導體裝置之可靠性受半導體裝置之製造過程影響。詳言之，使用電漿電荷之製程對半導體裝置之可靠性具有較大影響。
在半導體裝置之新近製造過程中，更經常使用電漿製程以便形成複數個金屬層。因此，在電漿製程期間，電漿電荷可嚴重損壞半導體裝置之閘電極氧化物層及金屬互連件。
具體言之，在電漿製程期間所產生之電荷積聚在基板之P型井中。當將偏功率施加至P型井時，同時經由金屬互連件將積聚在P型井中之電荷放電。因此，金屬互連件可熔融或閘電極氧化物層可被損壞。
為了解決該等問題，習知半導體裝置進一步包括一保護二極體，該保護二極體能夠將積聚在P型井中之電荷放電。
圖1為說明習知保護電路及習知半導體裝置之電路圖。
參看圖1，一個二極體被提供為保護電路100之實例，且一反相器被提供為半導體裝置200之實例。
半導體裝置200包括各自具有一源極、一汲極及一閘電極之PMOS電晶體PM1及NMOS電晶體NM1。
在半導體裝置200之組態中，將一電源供應電壓VDD施加至PMOS電晶體PM1之源極，且將一接地電壓VSS施加至NMOS電晶體NM1之源極。PMOS電晶體PM1之閘電極及NMOS電晶體NM1之閘電極共同耦接至輸入端子IN，且PMOS電晶體PM1之汲極及NMOS電晶體NM1之汲極共同耦接至輸出端子OUT，藉此構成一反相器。因此，反相器將經由輸入端子IN所輸入之信號反相，且經由輸出端子OUT輸出反相信號。
包括於保護電路100中之二極體耦接於輸入端子IN與半導體裝置200之間。當電荷在P型井P-WELL中積聚且產生一大於二極體之臨限電壓位準(例如，大約0.7 V)的電壓位準時，二極體經由輸入端子IN將所積聚之電荷放電。
圖2為說明圖1之保護電路100及半導體裝置200之組態的橫截面圖。
半導體裝置200包括PMOS電晶體PM1及NMOS電晶體NM1，且保護電路100包括二極體。
NMOS電晶體NM1包括一閘電極氧化物層20、一閘電極30、間隔件40A及40B、一源極50A及一汲極50B。在P型井P-WELL上形成閘電極氧化物層20，該P型井P-WELL係藉由將P型雜質摻雜至一矽基板中而形成。在閘電極氧化物層20上形成閘電極30。在閘電極30之兩側壁上形成間隔件40A及40B。源極50A及汲極50B係藉由將N型雜質摻雜至P型井P-WELL中而形成。
PMOS電晶體PM1包括一閘電極氧化物層60、一閘電極70、間隔件80A及80B、一汲極90A及一源極90B。閘電極氧化物層60在N型井N-WELL上形成，該N型井N-WELL係藉由將N型雜質摻雜至矽基板中而形成。在閘電極氧化物層60上形成閘電極70。在閘電極70之兩側壁上形成間隔件80A及80B。汲極90A及源極90B係藉由將P型雜質摻雜至N型井N-WELL中而形成。
二極體係藉由將N型雜質摻雜至PMOS電晶體PM1與NMOS電晶體NM1之間的P型井P-WELL中而形成。
在此時，NMOS電晶體NM1之閘電極30、PMOS電晶體PM1之閘電極70，及二極體經由金屬互連件耦接至輸入端子IN。
當積聚在P型井P-WELL中之電荷的電位高於臨限電壓位準(大約0.7 V)之電位時，二極體經由輸入端子IN將所積聚之電荷放電，藉此保護半導體裝置。
然而，由於由二極體放電至輸入端子IN之電荷量受限制，因此需要複數個二極體以便充當保護電路。此可引起在半導體裝置之製造過程及電路設計方面的困難。此外，由於複數個二極體待安置於保護電路中，因此用於保護電路之電路面積增加。因此，包括複數個二極體之保護電路在半導體裝置之設計方面可被視為低效的。
本發明之例示性實施例係針對一種用於半導體裝置之保護電路，其能夠防止由電漿誘發之損壞所引起的電荷之電效應，藉此改良半導體裝置之可靠性。
本發明之例示性實施例亦針對一種用於半導體裝置之保護電路，其能夠在將積聚在基板中之電荷放電時防止金屬互連件熔融。
此外，本發明之例示性實施例係針對一種用於半導體裝置之保護電路，其能夠增加放電電荷量，藉此簡化半導體裝置之製造過程且減小針對半導體裝置之有效實施的必要面積。
根據本發明之一例示性實施例，一種用於半導體裝置之保護電路包括：一第一閘電極，其形成在一第一導電性類型之一基板上；及一第二導電性類型之一源極及一汲極，該第二導電性類型具有與該第一導電性類型相反之一極性，其中該源極及該汲極共同耦接至一接地電壓端子，且該第一閘電極耦接至一電源供應電壓端子。
根據本發明之另一例示性實施例，一種用於半導體裝置之保護電路包括：一NMOS電晶體，其包含一第一閘電極、一源極及一汲極，其安置於一P型基板上；一第一放電路徑，其將該NMOS電晶體之該源極耦接至一接地電壓端子；一第二放電路徑，其將該NMOS電晶體之該汲極耦接至該接地電壓端子；一第一P型經摻雜之區域，其與該NMOS電晶體隔開且安置於該P型基板上；一第三放電路徑，其將該第一P型經摻雜之區域耦接至該接地電壓端子；一第二閘電極，其安置於該P型基板上；及一第二P型經摻雜之區域，其耦接至該第二閘電極。
根據本發明之又一例示性實施例，一種用於半導體裝置之保護電路包括：一電荷放電單元，其耦接至一接地電壓端子，且經組態以將積聚在該半導體裝置之一基板中之電荷放電至該接地電壓端子；及一緩衝單元，其耦接於該半導體裝置之一輸入端子與該電荷放電單元之間，且經組態以緩衝積聚在該基板中之該等電荷。
下文將參看隨附圖式更詳細地描述本發明之例示性實施例。然而，本發明可以不同形式體現，且不應解釋為限於本文中所闡述之實施例。實情為，提供此等實施例，使得本發明將為詳盡且完整的，且將本發明之範疇充分傳達至熟習此項技術者。貫穿本發明，相似參考數字指代貫穿本發明之各種圖及實施例的相似零件。
圖式未必按比例縮放，且在一些情況下，可能已誇示比例以便清楚地說明實施例之特徵。當一第一層被稱為在一第二層「上」或在一基板「上」時，其不僅指代該第一層直接在該第二層或該基板上形成的狀況，而且亦指代一第三層存在於該第一層與該第二層或該基板之間的狀況。
圖3為說明根據本發明之一實施例的保護電路300之橫截面圖。
參看圖3，根據本發明之一例示性實施例，保護電路300包括一電荷放電單元30及一緩衝單元40。
電荷放電單元30包括一NMOS電晶體NM2、一第一經摻雜之區域380A、一隔離層370及一第一金屬互連件A。
NMOS電晶體NM2包括一閘電極氧化物層320、一閘電極330、間隔件340A及340B、一源極350A及一汲極350B。閘電極氧化物層320在P型井P-WELL上形成，該P型井P-WELL係藉由將P型雜質摻雜至矽基板中而形成。在閘電極氧化物層320上形成閘電極330。在閘電極330之兩側壁上形成間隔件340A及340B。源極350A及汲極350B係藉由將N型雜質摻雜至P型井P-WELL中而形成。
NMOS電晶體NM2之閘電極330耦接至電源供應電壓(VDD)端子，且NMOS電晶體NM2之源極350A及汲極350B藉由第一金屬互連件A耦接至接地電壓(VSS)端子。
在此實施例中，藉由第一金屬互連件A將源極350A與接地電壓(VSS)端子耦接所用的電荷放電路徑被稱為「第一放電路徑」，且藉由第一金屬互連件A將汲極350B與接地電壓(VSS)端子耦接所用的電荷放電路徑被稱為「第二放電路徑」。又，藉由第一金屬互連件A將第一經摻雜之區域380A與接地電壓(VSS)端子耦接所用的電荷放電路徑被稱為「第三放電路徑」。
第一P型經摻雜之區域380A藉由第一金屬互連件A耦接至接地電壓(VSS)端子，且藉由隔離層370而與NMOS電晶體NM2之汲極350B電分離。
當將電源供應電壓VDD供應至NMOS電晶體NM2之閘電極330且將接地電壓VSS供應至NMOS電晶體NM2之源極350A及汲極350B時，NMOS電晶體NM2接通，以使得積聚在P型井P-WELL中之電荷經由第一放電路徑及第二放電路徑而放電至接地電壓(VSS)端子，該VSS端子的電位位準接近負無窮大。
因而，歸因於提供於根據本發明之實施例的保護電路300中之電荷放電單元，積聚在P型井P-WELL中之電荷經由第一放電路徑及第二放電路徑而放電至接地電壓(VSS)端子，該VSS端子的電位位準接近負無窮大。因此，可將大量電荷放電以改良半導體裝置之可靠性。
此外，由於保護電路300同時將大量電荷放電，因此可替換包括具有有限放電量之複數個二極體的習知保護電路，藉此簡化半導體裝置之製造過程且減小針對半導體裝置之有效實施的必要面積。
然而，在於短時間週期中將大量電子經由第一金屬互連件A同時放電至接地電壓(VSS)端子之情況下，第一金屬互連件A可由於流動通過其之過電流而熔融。為了解決此問題，根據本發明之一例示性實施例的保護電路300進一步包括一緩衝單元40。
緩衝單元40包括一PMOS電晶體PM2及一第二經摻雜之區域380B，PMOS電晶體PM2包括一閘電極氧化物層420、一閘電極410、間隔件430A及430B。閘電極氧化物層420在P型井P-WELL上形成，該P型井P-WELL係藉由將P型雜質摻雜至矽基板中而形成。在閘電極氧化物層420上形成閘電極410。在閘電極410之兩側壁上形成間隔件430A及430B。第二經摻雜之區域380B係藉由將P型雜質摻雜至P型井P-WELL中而形成。第二P型經摻雜之區域380B與閘電極410係藉由第二金屬互連件B而耦接。
PMOS電晶體PM2之閘電極410緩衝積聚在基板之P型井P-WELL中之電荷，直至該等電荷產生一臨限電壓(Vth)為止。由於積聚在P型井P-WELL中之電荷經由第二P型經摻雜之區域380B及第二金屬互連件B而積聚在閘電極410中，因此閘電極430充當緩衝器。
當由PMOS電晶體PM2之閘電極410緩衝之一量的電荷產生一超過臨限電壓(Vth)的電位電壓時，PMOS電晶體PM2接通，以使得超過之電荷再次放電至P型井P-WELL。
在此時，當PMOS電晶體PM2接通時，電荷放電單元30將積聚在P型井P-WELL中之電荷經由第一放電路徑、第二放電路徑及第三放電路徑放電至接地電壓(VSS)端子。
因而，歸因於提供於保護電路300中之緩衝單元40，經由第一金屬互連件A而放電至接地電壓(VSS)端子之一量的電荷被緩衝，以防止過電流流動通過第一金屬互連件A。因此，可防止第一金屬互連件A之熔融。
圖4A為說明根據本發明之一例示性實施例的保護電路300及半導體裝置400的電路圖。
具體言之，圖4A說明等效於圖3中所說明之保護電路300的保護電路300。
根據本發明之一例示性實施例的保護電路300包括電荷放電單元30及緩衝單元40。
電荷放電單元30包括NMOS電晶體NM2及第一金屬互連件A，且緩衝單元40包括藉由第二金屬互連件B而二極體連接之PMOS電晶體PM2。儘管圖4A中所說明之緩衝單元40係以藉由第二金屬互連件B而二極體連接之PMOS電晶體PM2來實施，但本發明並不限於此。緩衝單元40可以MOS電容器或二極體來實施。
如圖4A中所說明，電荷放電單元30可包括NMOS電晶體NM2，NMOS電晶體NM2之源極及汲極藉由第一金屬互連件A而耦接至接地電壓(VSS)端子。此外，緩衝單元40可包括PMOS電晶體PM2，PMOS電晶體PM2之源極及閘電極藉由第二金屬互連件B而二極體連接。
當將接地電壓VSS供應至NMOS電晶體NM2之源極且將電源供應電壓VDD供應至NMOS電晶體NM2之閘電極時，在NMOS電晶體NM2之源極及汲極處的電位變成接地電壓VSS之電位。亦即，將積聚在NMOS電晶體NM2之汲極及源極中之電荷放電至接地電壓(VSS)端子，該VSS端子的電位位準接近負無窮大。
PMOS電晶體PM2維持斷開狀態，直至電荷積聚在二極體連接之閘電極及源極處以產生等於臨限電壓位準(Vth)的電位位準為止。
當積聚在二極體連接之閘電極及源極中之電荷的電位超過臨限電壓(Vth)時，PMOS電晶體PM2接通。
當PMOS電晶體PM2接通時，將積聚在PMOS電晶體PM2之源極中的電荷經由第一金屬互連件A而放電至接地電壓(VSS)端子。
在保護電路300中，將在電漿製程期間所產生且在基板中所積聚之電荷放電至接地電壓(VSS)端子。因此，可將可放電之電荷量增加至接近無窮大。
在先前技術中，將一保護電路100提供至各半導體裝置200(亦即，在保護電路100的數目與半導體裝置200之數目之間存在一對一對應)，此係因為保護電路100之放電量小。然而，由於保護電路300之放電量可接近無窮大，因此保護電路300可保護包括如圖4B中所說明之大量半導體單元200的半導體裝置400。因此，可簡化半導體裝置之製造過程，且可減小針對半導體裝置之有效實施的必要設計面積。
根據本發明之例示性實施例的保護電路將藉由電漿製程(在多層金屬互連製程中執行)所產生的電荷放電，藉此改良半導體裝置之可靠性。
另外，根據本發明之例示性實施例的保護電路將藉由電漿製程(在多層金屬互連製程中執行)所產生的電荷經由金屬互連件放電，以防止半導體裝置之閘電極氧化物層的損壞。
此外，根據本發明之例示性實施例的保護電路進一步包括緩衝電路，該緩衝電路調整經由金屬互連件放電之電荷量，以防止金屬互連件之熔融。
此外，根據本發明之例示性實施例的保護電路將藉由電漿製程所產生之電荷放電至接地電壓端子，以增加放電電荷量。因此，可簡化半導體裝置之製造過程，且可減小用以有效實施半導體裝置之必要設計面積。
儘管已關於特定實施例描述本發明，但熟習此項技術者將顯而易見，可在不脫離如以下申請專利範圍中所界定的本發明之精神及範疇的情況下進行各種改變及修改。
20．．．閘電極氧化物層
30．．．閘電極/電荷放電單元
40．．．緩衝單元
40A．．．間隔件
40B．．．間隔件
50A．．．源極
50B．．．汲極
60．．．閘電極氧化物層
70．．．閘電極
80A．．．間隔件
80B．．．間隔件
90A．．．汲極
90B．．．源極
100．．．保護電路
200．．．半導體裝置/半導體單元
300．．．保護電路
320．．．閘電極氧化物層
330．．．閘電極
340A．．．間隔件
340B．．．間隔件
350A．．．源極
350B．．．汲極
370．．．隔離層
380A．．．第一經摻雜之區域
380B．．．第二經摻雜之區域
400．．．半導體裝置
410．．．閘電極
420．．．閘電極氧化物層
430A．．．間隔件
430B．．．間隔件
A．．．第一金屬互連件
B．．．第二金屬互連件
IN．．．輸入端子
N-WELL．．．N型井
NM1．．．NMOS電晶體
NM2．．．NMOS電晶體
OUT．．．輸出端子
P-WELL．．．P型井
PM1．．．PMOS電晶體
PM2．．．PMOS電晶體
VDD．．．電源供應電壓
VSS．．．接地電壓
．．．第一放電路徑
．．．第二放電路徑
．．．第三放電路徑
圖1為說明習知保護電路及習知半導體裝置之電路圖。
圖2為說明圖1之保護電路及半導體裝置之型樣的橫截面圖。
圖3為說明根據本發明之一例示性實施例的保護電路之型樣的橫截面圖。
圖4A為說明根據本發明之一例示性實施例的保護電路及半導體裝置的電路圖。
圖4B為圖4A中所說明之半導體裝置的概念圖。
30．．．閘電極/電荷放電單元
40．．．緩衝單元
300．．．保護電路
320．．．閘電極氧化物層
330．．．閘電極
340A．．．間隔件
340B．．．間隔件
350A．．．源極
350B．．．汲極
370．．．隔離層
380A．．．第一經摻雜之區域
380B．．．第二經摻雜之區域
410．．．閘電極
420．．．閘電極氧化物層
430A．．．間隔件
430B．．．間隔件
A．．．第一金屬互連件
B．．．第二金屬互連件
IN．．．輸入端子
OUT．．．輸出端子
P-WELL．．．P型井
VDD．．．電源供應電壓
VSS．．．接地電壓
．．．第一放電路徑
．．．第二放電路徑
．．．第三放電路徑

Claims (22)

  1. 一種用於一半導體裝置之保護電路，其包含：一第一閘電極，其形成在一第一導電性類型之一基板上；及一第二導電性類型之一源極及一汲極，該第二導電性類型具有與該第一導電性類型相反之一極性，其中該源極及該汲極共同耦接至一接地電壓端子，且該第一閘電極耦接至一電源供應電壓端子。
  2. 如請求項1之保護電路，其中該源極及該汲極藉由一第一金屬互連件而共同耦接至該接地電壓端子。
  3. 如請求項2之保護電路，其進一步包含：該第一導電性類型之一第一經摻雜之區域，其藉由該第一金屬互連件耦接至該接地電壓端子。
  4. 如請求項3之保護電路，其進一步包含：一第二閘電極，其形成在該第一導電性類型之該基板上；及該第一導電性類型之一第二經摻雜之區域，其藉由一第二金屬互連件連接至該第二閘電極。
  5. 如請求項3之保護電路，其中該第一經摻雜之區域藉由一隔離層而與該汲極或該源極分離。
  6. 如請求項2之保護電路，其中在一接地電壓供應至該源極及該汲極時，積聚在該第一導電性類型之該基板中之電荷經由共同耦接至該源極及該汲極之該第一金屬互連件而放電至該接地電壓端子。
  7. 如請求項4之保護電路，其中該第二閘電極經由該第二經摻雜之區域接收積聚在該第一導電性類型之該基板中之電荷，且緩衝該等所接收之電荷直至該等所接收之電荷產生等於一臨限電壓之一電位電壓為止。
  8. 如請求項7之保護電路，其中在該等所接收之電荷產生等於或大於該臨限電壓之一電位電壓時，該第二閘電極接通。
  9. 如請求項8之保護電路，其中在該第二閘電極接通時，積聚在該基板中之該等電荷經由共同耦接至該源極、該汲極及該第一經摻雜之區域的該第一金屬互連件而放電至該接地電壓端子。
  10. 如請求項1之保護電路，其中該第一導電性類型為一P型極性，且該第二導電性類型為一N型極性。
  11. 一種用於一半導體裝置之保護電路，其包含：一NMOS電晶體，其包含一第一閘電極、一源極及一汲極，其安置於一P型基板上，其中該第一閘電極耦接至一電源供應電壓端子；一第一放電路徑，其將該NMOS電晶體之該源極耦接至一接地電壓端子；一第二放電路徑，其將該NMOS電晶體之該汲極耦接至該接地電壓端子；一第一P型經摻雜之區域，其與該NMOS電晶體隔開且安置於該P型基板上；一第三放電路徑，其將該第一P型經摻雜之區域耦接 至該接地電壓端子；一第二閘電極，其安置於該P型基板上；及一第二P型經摻雜之區域，其耦接至該第二閘電極。
  12. 如請求項11之保護電路，其中在一接地電壓供應至該NMOS電晶體之該源極及該汲極時，積聚在該基板中之電荷經由該第一放電路徑及該第二放電路徑而放電至該接地電壓端子。
  13. 如請求項11之保護電路，其中該第二閘電極經由該第二P型經摻雜之區域接收積聚在該基板中之電荷，且緩衝該等所接收之電荷直至該等所接收之電荷產生等於一臨限電壓之一電位電壓為止。
  14. 如請求項13之保護電路，其中在該等所接收之電荷產生等於或大於該臨限電壓之一電位電壓時，該第二閘電極接通。
  15. 如請求項14之保護電路，其中在該接地電壓供應至該NMOS電晶體之該源極及該汲極且該第二閘電極接通時，積聚在該基板中之該等電荷經由該第一放電路徑、該第二放電路徑及該第三放電路徑而放電至該接地電壓端子。
  16. 一種用於一半導體裝置之保護電路，其包含：一電荷放電單元，其耦接至一接地電壓端子，且經組態以將積聚在該半導體裝置之一基板中之電荷放電至該接地電壓端子；及一緩衝單元，其耦接於該半導體裝置之一輸入端子與 該電荷放電單元之間，且經組態以緩衝積聚在該基板中之該等電荷，其中該電荷放電單元包含一第一電晶體，該第一電晶體之一第一源極及一第一汲極藉由一第一金屬互連件耦接至該接地電壓端子，且該第一電晶體之一第一閘電極耦接至一電源供應電壓端子。
  17. 如請求項16之保護電路，其中在一接地電壓供應至該第一電晶體之該第一源極及該第一汲極時，該電荷放電單元將該第一電晶體之該第一汲極的電荷放電至該接地電壓端子。
  18. 如請求項16之保護電路，其中該緩衝單元包含一第二電晶體，該第二電晶體之一第二汲極藉由該第一金屬互連件耦接至該接地電壓端子，且該第二電晶體之一第二源極及一第二閘電極藉由一第二金屬互連件而二極體連接在一起。
  19. 如請求項16之保護電路，其中該緩衝單元包含一MOS電晶體，該MOS電晶體之一第二汲極藉由該第一金屬互連件耦接至該接地電壓端子，且該MOS電晶體之一第二源極及一第二閘電極藉由一第二金屬互連件而二極體連接在一起。
  20. 如請求項18之保護電路，其中該緩衝單元緩衝該第二電晶體之該第二源極的電荷，直至該等電荷產生等於該第二閘電極之一臨限電壓的一電位電壓為止。
  21. 如請求項18之保護電路，其中在積聚在該第二電晶體之該第二閘電極中之該等電荷產生等於或大於一臨限電壓 之一電位電壓時，該第二電晶體接通以將該第二電晶體之該第二汲極的電荷放電至該接地電壓端子。
  22. 如請求項19之保護電路，其中在積聚在該MOS電晶體之該第二閘電極中之該等電荷產生等於或大於該第二閘電極之一臨限電壓的一電位電壓時，該MOS電晶體接通以將該MOS電晶體之該第二汲極的電荷放電至該接地電壓端子。
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