CN103579225B - 包括分布式二极管串的静电放电保护电路 - Google Patents
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Abstract
本申请公开包括分布式二极管串的静电放电保护电路。集成电路包括第一端子和第二端子。集成电路还包括在第一端子和电源端子之间串联安排的第一多个二极管以及在第二端子和电源端子之间串联安排的第二多个二极管。集成电路还包括被配置成将第一多个二极管内的第一节点耦合至第二多个二极管内的第二节点的导体。第一节点位于第一多个二极管的第一二极管与第一多个二极管的最后一个二极管之间，而第二节点位于第二多个二极管的第一二极管与第二多个二极管的最后一个二极管之间。
Description
技术领域
本公开一般涉及静电放电（ESD）保护电路，尤其涉及包括二极管栈的ESD电路。
背景技术
静电放电（ESD）是指由于在集成电路（IC）封装上或者在附近物体（诸如人或IC处理机器）上的静电荷积累而引起的在集成电路的封装端子处发生具有高量值和短持续时间的电流放电的现象。在没有ESD保护电路的情况下，ESD事件会损坏IC。因此，电路设计者已开发了ESD保护电路用于以非破坏性方式在短时间内对ESD电流进行放电。
二极管串代表可用于对ESD电流进行放电的一种ESD电路。通过将典型地在n阱区域中形成的P-N结串联连接，在半导体基板的块材料中形成二极管串。特别地，在P型块材料中形成的每个n阱经由n+扩散分接且连接到下一个二极管的p+结。在P型基板上的n阱中包含的P+扩散的结合默认地形成寄生PNP晶体管，使得“二极管串”确实成为PNP晶体管的链。在二极管串内，每个PNP晶体管具有垂直电流增益（β），其使二极管串操作生效，包括总基板电流、有效的接通电阻（Ron），等等。
随着工艺技术的进步和半导体技术的提高，垂直电流增益（β）还由于n阱退化掺杂分布而倾向于变得更小以对抗闩锁效应。遗憾的是，随着垂直电流增益（β）减小，二极管串的接通电阻（Ron）增大，这可通过减小分流到基板的电流量而不利地影响二极管串响应于ESD事件的性能。通常，将电流分流到基板提供额外的电流路径，该额外的电流路径有助于降低由二极管的串联连接以其它方式展示的有效电阻。
为了适应将较为新式的（更小规模）处理电路与具有较高工作电压电平的芯片耦合，一些较为新式的电路包括被设计成具有较高接通电压的ESD保护电路。如果这种ESD保护电路包括二极管串，则该串中的二极管数量可被增加以设置较高的接通阈值。但是，这种二极管串会消耗大量的电路实体资源（real estate）。
发明内容
在实施例中，集成电路包括第一端子和第二端子。集成电路还包括在第一端子和电源端子之间串联安排的第一多个二极管以及在第二端子和电源端子之间串联安排的第二多个二极管。集成电路还包括被配置成将第一多个二极管内的第一节点耦合至第二多个二极管内的第二节点的导体。第一节点位于第一多个二极管的第一二极管与第一多个二极管的最后一个二极管之间，而第二节点位于第二多个二极管的第一二极管与第二多个二极管的最后一个二极管之间。
在另一实施例中，集成电路包括多个输入/输出（I/O）焊盘以及多个二极管。多个二极管中的至少一个被耦合在多个I/O焊盘的至少一些与节点之间。集成电路进一步包括被耦合在节点与电源节点之间的二极管串电路。
在又一实施例中，集成电路包括第一端子和第一二极管串，第一二极管串包括在第一端子和电源端子之间串联耦合的第一多个二极管。第一二极管串包括在第一二极管串的第一二极管的阴极与第一二极管串的最后一个二极管的阳极之间的第一位置的第一节点。集成电路还包括第二端子和第二二极管串，第二二极管串包括在第二端子与电源端子之间串联耦合的第二多个二极管。第二二极管串包括在第二二极管串的第一二极管的阴极与第二二极管串的最后一个二极管的阳极之间的第二位置的第二节点。另外，集成电路包括被配置成将第一节点与第二节点耦合的导体。
附图说明
图1是常规耐高压I/O缓冲器和包括二极管串的ESD保护电路的实施例的示图。
图2是包括半导体基板的电路的一部分的横截面图，该半导体基板具有用于形成PNP双极结型晶体管（BJT）的p+和n+扩散区及相应的电连接。
图3是包括在所选节点处互连以提供ESD保护的多个二极管串的电路的实施例的一部分的示意图。
图4是图3的电路的一部分的模型的部分示意图和部分横截面视图。
图5和图6是在电路的输入/输出端子之间的电容性耦合增益对频率的曲线图，该电路具有在第二级处耦合的二极管串以及分别具有0.1pF和1pF的电容性负载。
图7和图8是在电路的输入/输出端子之间的电容性耦合增益对频率的曲线图，该电路具有在第二级处耦合的二极管串以及具有相对于图5和图6的曲线图较高的峰间电压。
图9是包括在其各自第二级处互连以提供ESD保护的多个二极管串的电路的第二实施例的一部分的示意图。
图10是包括多个I/O焊盘的电路的第三实施例的一部分的示图，该多个I/O焊盘耦合至被配置成提供ESD保护的共享二极管串电路。
图11是包括具有互连的锥形二极管串的ESD保护电路的电路的例示示例。
图12是通过使用多个互连的二极管串来提供ESD保护的方法的实施例的流程图。
在以下讨论中，在多个实施例中使用相同的附图标记以指代相同或类似的元件。
具体实施方式
以下描述ESD保护电路的实施例，其包括相邻输入/输出（I/O）焊盘的二极管串之间的互连以实现分布式二极管串。通过多个二极管串分布ESD事件耗散使得有可能使用锥形二极管串来降低二极管串的单元高度而不降低ESD保护。I/O焊盘耦合的数量以及发生该耦合的二极管级可被编程。在一个示例中，可在串中的第一两个二极管之后耦合这两个二极管串，从而在二极管串中的第一两个二极管之后的耦合级之间分割ESD电流。为了更好地理解一些优点，以下相对于图1描述了用于耐高压I/O焊盘的常规ESD保护电路的示例。
图1是包括使用二极管串114的常规ESD保护电路的电路100的实施例的示图。电路100包括第一电源端子102、第二电源端子104以及I/O焊盘106。第一电源端子102和第二电源端子104用作电路的供电干线。电路100还包括二极管108，二极管108具有耦合至第二电源端子104的阳极以及耦合至第一电源端子102的阴极。电路100还包括电压I/O干线箝位电路110，电压I/O干线箝位电路110被配置成将第一电源端子102和第二电源端子104之间的电压差箝位至对于其它关联电路而言是安全的电压电平。
电路100包括p沟道金属氧化物半导体（PMOS）场效应晶体管116，该PMOS晶体管116包括耦合至第一电源端子102的源极、控制端子以及耦合至I/O焊盘106的漏极。框122表示用于PMOS晶体管116的N阱偏置电路，且被耦合至PMOS晶体管的栅极的N阱部分、耦合至PMOS晶体管116的漏极和源极端子以及耦合至寄生NPN双极结型晶体管126。
电路100还包括n沟道（NMOS）晶体管118和120。NMOS晶体管118包括耦合至I/O焊盘106的漏极、栅极以及源极。NMOS晶体管120包括耦合至NMOS晶体管118的源极的漏极以及耦合至第二电源端子104的源极。NMOS晶体管118和120包括寄生n沟道双极结型晶体管126，寄生n沟道双极结型晶体管126包括耦合至NMOS晶体管118的漏极的集电极、基极以及耦合至第二电源端子104的发射极。另外，寄生电阻器128包括耦合至寄生n沟道双极结型晶体管126的基极的第一端子，并且包括耦合至第二电源端子104的第二端子。
电路100包括二极管112，二极管112具有耦合至第二电源端子104的阳极端子以及耦合至I/O焊盘106的阴极。电路100还包括具有串联安排的多个二极管的二极管串114。二极管串114被描绘为具有串联安排的五个二极管，但是可包括任何数量的二极管以提供期望接通电压，其中接通电压由串中的每个二极管的内建电位的总和来确定。二极管串114包括第一二极管，第一二极管具有耦合至I/O焊盘106的阳极端子以及阴极端子。二极管串114中的最后一个二极管具有与二极管串114中的前一二极管的阴极端子相耦合的阳极端子，并且具有与第一电源端子102相耦合的阴极端子。
在示例中，如果向I/O焊盘106施加具有相对于第二电源端子104上的电压的负电位的电压，则电流从电源端子104流经二极管112到达I/O焊盘106以缓和负电压ESD事件。在另一示例中，如果向I/O焊盘106施加超出二极管串114的接通电压的电压，则二极管串114将电流引导至第一电源端子102，这增大第一电源端子102和第二电源端子104之间的电压电位直至电压I/O干线箝位电路110接通，其将电压箝位至预定电压电平（低于关联电路的额定电压）且将过电流分流至第二电源端子104，从而降低在第一电源端子102和第二电源端子104之间的电压电位。
这种常规安排允许低电压电路为耐高压I/O焊盘（诸如I/O焊盘106）提供ESD耗散路径。但是，针对每个I/O焊盘包括二极管栈（诸如二极管栈114）消耗了电路面积的相当一部分。
图2是包括半导体基板202的电路200的一部分的横截面图，半导体基板202具有用于形成PNP BJT212的p+和n+扩散区及相应的电连接。半导体基板202由包括扩散到块材料中的n阱204的P型块材料组成。此外，在n阱中形成p+扩散区206以及n+扩散区208。半导体基板202还包括第二p+扩散区210。
在p+扩散区206上形成高度导电区域（自对准多晶硅化物）216用于电连接至发射极端子226。类似地，导电区域218和220将n+扩散区208和p+扩散区210分别连接至基极端子228和集电极端子230。P-N结连接在p+扩散区206和n阱204之间形成。n+扩散区208形成到PN结的阴极的欧姆接触，包括寄生电阻214。此外，寄生电阻222通过半导体基板202的p型块材料将PNP BJT212的内部集电极区域耦合至集电极端子230。
在有源模式中，发射极端子226与基极端子228之间的发射极-基极电压（VEB）导致p+型发射极在电位上比n+型基极要高，从而使基极-发射极结正向偏压。从n+扩散区208流出至基极端子228的基极电流（IB）与从发射极端子226流入p+扩散区206的发射极电流（IE）成比例，其与垂直电流增益（β）加1所得的和的倒数呈函数关系，如下面的等式1所示。
此外，集电极电流（IC）与发射极电流（IE）成比例，其与垂直电流增益除以垂直电流增益（β）加1的和呈函数关系，其根据下面的等式2：
在二极管栈或二极管串中，诸如PNP BJT212之类的若干BJT器件被连接，使得n+扩散区208和关联导体218被耦合至串中的下一个BJT器件的p+扩散区206。特别地，每个n阱204被分接且供给串中的下一个BJT的p+扩散区206。任何数量的P-N结可按这种方式串在一起。此外，n阱204还与基板形成整流结，使得“二极管串”代表PNP连接晶体管的链。
通常，二极管串的晶体管的垂直电流增益（β）有力地确定串特性，诸如总基板电流、接通电阻等等。另外，垂直电流增益（β）还随着温度和晶体管集电极电流密度而变化。
如以上相对于等式2所讨论的，晶体管212的集电极电流（IC）与发射极电流（IE）成比例。在4级（4个二极管）二极管串中且假定恒定的垂直电流增益（β），总基板电流（也是总集电极电流）可通过以下等式给出的分析来导出：
随着技术提高，（β）由于退化n阱掺杂分布而倾向于量值减小。但是，即使对于该4级二极管串垂直电流增益（β）等于1，高达百分之九十四（1/2+1/4+1/8+1/16）的注入发射极电流流到基板而不是通过二极管串。
类似地，通过相关分析，由4级二极管串展示的接通电阻RON通过下面的等式给出：
其中RD是串中的一个二极管的接通电阻。随着技术提高且垂直电流增益（β）接近0，二极管串的接通电阻（RON）接近级数乘以每个二极管的电阻（即，4RD）。
二极管串114的每一级耗散响应于ESD事件的电流的一部分。常规地，二极管串114中的第一二极管耗散最大的电流，而二极管串114中的每个后续二极管耗散剩余电流的一部分。由于垂直电流增益（β）的值，“二极管串”内的每一级或晶体管具有较少的电流施加于其上，因为较少的发射极电流流到每个后续级。因而，垂直电流增益（β）对二极管串的性能具有相当大的影响。
以下描述包括互连的二极管串的电路的实施例。互连可在所选级处连接二极管串，诸如在第一二极管之后、在第二二极管之后、或者在二极管串内的某一其它二极管之后，从而在多个二极管串的各部分上分布剩余的电流。通过在并联的多个二极管串上分布剩余的电流，起源串（与I/O焊盘耦合的二极管串，其中从该I/O焊盘接收ESD事件）内的每个后续二极管将较少的电流下沉到基板，这使得有可能减小二极管串内的后续二极管的尺寸。此外，通过将二极管串的各部分与其它二极管串的二极管并联地放置，二极管串的有效接通电阻减小且有效垂直电流增益（β）增大，这部分地因为通过每个二极管的电流密度降低。以下相对于图3描述包括多个互连的二极管串的电路的一个示例。
图3是包括在所选节点处互连以提供ESD保护的多个二极管串306、316、326和336的电路300的实施例的一部分的示意图。电路300包括第一电源端子102和第二电源端子104。电路300还包括I/O焊盘302、312、322和332以及二极管304、314、324和334。
I/O焊盘302耦合至二极管304的阴极，二极管304的阳极耦合至第二电源端子104。I/O焊盘302还耦合至二极管串306的第一二极管的阳极端子。二极管串306包括串联连接的多个二极管，其中二极管串306中的最后一个二极管的阴极耦合至第一电源端子102。I/O焊盘312耦合至二极管314的阴极，二极管314的阳极耦合至第二电源端子104。I/O焊盘312还耦合至二极管串316的第一二极管的阳极端子。二极管串316包括串联连接的多个二极管，其中二极管串316中的最后一个二极管的阴极耦合至第一电源端子102。I/O焊盘322耦合至二极管324的阴极，二极管324的阳极耦合至第二电源端子104。I/O焊盘322还耦合至二极管串326的第一二极管的阳极端子。二极管串326包括串联连接的多个二极管，其中二极管串326中的最后一个二极管的阴极耦合至第一电源端子102。I/O焊盘332耦合至二极管334的阴极，二极管334的阳极耦合至第二电源端子104。I/O焊盘332还耦合至二极管串336的第一二极管的阳极端子。二极管串336包括串联连接的多个二极管，其中二极管串336中的最后一个二极管的阴极耦合至第一电源端子102。
二极管串306包括位于二极管342的阴极与二极管344的阳极之间（即，在二极管串306的第二级之后）的节点308。二极管串316包括位于二极管346的阴极与二极管348的阳极之间（即，在二极管串316的第二级之后）的节点318。节点308和318通过导体320耦合。类似地，连接器340将二极管串326内的节点328耦合至二极管串336内的节点338。在该示例中，节点328和338分别位于二极管串326和336的第二级之后；然而，在其它实现中，节点328和338可位于其各自二极管串326和336内的不同级处（诸如在第一级之后）。在一些实施例中，二极管串306、316、326和336中的每一个可通过诸如辅助ESD总线之类的总线在所选级处互连。在另一示例中，二极管串306、316、326和336可在不同级处互连以操纵不同的电流量通过多个路径。
在示例中，响应于焊盘302处的ESD事件或过电压，二极管串306通过二极管340耗散电流的第一部分，通过二极管342耗散电流的第二部分，随后从节点308到节点318以及通过位于节点308、318与第一电源端子102之间的二极管串306和316的剩余的并联耦合部分307和317分布剩余的电流。任何数量的二极管串可被互连以耗散过电流。由于电流密度通过每个单独二极管减小且随后通过在多个二极管串上分布电流进一步被减小，因此二极管串306和316的并联部分307和317中的每个二极管内的连接器电流密度减小，从而导致垂直电流增益（β）相应增大，这减小了二极管串的接通电阻。因而，互连的二极管串可耗散响应于ESD事件的相当大的电流，而不需要为每个栈维持大的二极管且不需要增大二极管串的接通电阻。
在特定示例中，通过在每个串的第二二极管之后使用ESD高压线与汇流排的连接使相邻的二极管串互连，将二极管串的单元高度从大约75μm降低到大约57μm。也可能使附加级互连，从而提供进一步的单元高度降低。但是，在一些实例中，在电路面积与每引脚泄漏之间可能存在折衷，每引脚泄漏可能相对于互连的级的数量而增加。此外，尽管图3的示例描绘了在第二级处（即，在串中的第二二极管之后）的互连，诸如节点308、318、328和338之类的分布点或节点可被编程（移动）以便进一步的面积减少。
图4是图3的电路300的一部分的模型400的部分示意图和部分横截面视图。模型400包括半导体基板402，半导体基板402具有用于形成如以上相对于图2所述的PNP BJT的p+和n+扩散区以及相应的电连接。半导体基板402由包括扩散到块材料中的n阱410的P型块材料组成。此外，在n阱410中形成p+扩散区以及n+扩散区。半导体基板402还包括扩散到块材料中的n阱416、424和430，n阱416、424和430中的每一个都包括p+扩散区和n+扩散区。
可在p+扩散区206上形成高度导电区域（诸如自对准多晶硅化物）用于电连接至I/O焊盘302。类似地，可在n+和p+扩散区中的每一个上形成高度导电区域用于电互连。如相对于图2所讨论的，在每个p+扩散区与相应的n阱410、416、424和430之间形成P-N结连接。n+扩散区形成到PN结的阴极的欧姆接触，包括寄生电阻。此外，n+扩散区电容性地耦合至块材料，这种耦合由电容器412、418、422和428来表示。
n阱410的p+扩散区通过高度导电区域以及迹线耦合至I/O焊盘302。n阱410的n+扩散区通过导电迹线耦合至n阱416的p+扩散区，从而将相邻的P-N结连接相耦合以形成串联耦合的二极管。n阱416的n+扩散区通过导体320耦合至图3中的二极管串306和316的并联耦合部分307和317以及耦合至n阱424的n+扩散区。在并联耦合部分307和317之间描绘了虚线以指示其它二极管串也可并联连接在导体320与第一电源端子102之间以提供用于耗散ESD事件的附加电流耗散路径。n阱424的p+扩散区通过导电迹线耦合至n阱430的n+扩散区。n阱430的p+扩散区通过高度导电区域以及迹线耦合至I/O焊盘312。
在例示示例中，可变电压源404包括耦合至地的第一电极以及耦合至信号源406的第二电极，信号源406耦合至I/O焊盘302。在连接至相邻n+和p+扩散区的迹线之间形成寄生电容414、420、426和432。模型400表示从“攻击方”I/O焊盘302（其接收源信号）到“受害方”I/O焊盘312的电容性耦合。如果只有这些寄生电容414、420、426和432被建模，则从I/O焊盘302到I/O焊盘312的电容性耦合将由于互连的二极管串而显得重要。模型400包括表示n阱到基板电容的电容412、418、422和428。电容412、418、422和428中的每一个用作减少电容性耦合的分流元件。
在特定示例中，电容414和432被建模为155毫微微法拉（fF）电容器，而电容420和426被建模为124fF电容器。此外，电容412和428被建模为94fF电容器，而电容418和422被建模为85fF电容器。电容器的尺寸与电路制造工艺有关，且可由电路设计者容易地调节以对特定电路实现建模。
对于数字电路，这种电容性耦合可能不会出现问题，这部分地因为这种电路对同步开关输出（SSO）噪声不是那么敏感。但是，对于“安静的”高阻抗模拟I/O焊盘，这种电容性耦合可能出现问题，在这种情况下，应当对电路布局以及互连节点的放置进行仔细考虑。例如，用于减少互连I/O焊盘之间的电容性耦合的一种技术包括将互连节点移动至二极管串内的更后面的级，从而利用更后面的级的结的P+到N阱以及N阱到基板的附加电容来减弱电容性耦合的信号。此外，耦合至I/O焊盘312的负载的电容可部分地有助于I/O焊盘302和312之间的电容性耦合的量。但是，附加的耦合二极管串级的引入由于附加电容（即，图4中的电容418）而减少了电容性耦合。在特定示例中，通过在第二级之后互连12二极管的串，相对于仅仅2二极管的串的互连，在电容性耦合中实现了10分贝的改善。但是，如前所述，增大互连的二极管串的数量可能不利地影响每引脚泄漏。
基于模型400进行仿真以在多种参数被调整的同时测试与频率呈函数关系的耦合增益。在图5-8中，以分贝计的耦合增益被描述为频率的函数。
图5和图6是在电路的I/O焊盘之间电容性耦合增益对频率的曲线图500和600，该电路具有在第二级处耦合的两个二极管串并且在受害方I/O焊盘处分别具有0.1pF和1pF的电容性负载。在图5中，针对具有大约0.1微微法拉（pF）的电容性负载的电路，描绘了电容性耦合增益相对于输入信号频率的曲线图500。在该示例中，输入信号（诸如来自图4中的信号源406）的峰间电压（Vpp）是0.1伏特。当DC电压（来自图4中的可变源404）是1V时，耦合增益大约为-35dB。随着DC电压增大，电容性耦合增益也增大。
在图6的曲线图600中，电容性负载从0.1pF（图5）增大到1pF。如以上相对于图4所述，与“受害方”I/O焊盘耦合的负载的类型影响电容性耦合。特别地，如果负载的电容增大，则电容性耦合增益减小。在该实例中，当DC电压为1V时，耦合增益在低频下从-30dB减小到-40dB（相对于图5中的0.1pF负载），且在较高频率下从大约-35dB减小到-47dB。耦合增益的相应改善也可在较高DC电压电平处看到。
图7和图8是在电路的I/O焊盘之间电容性耦合增益对频率的曲线图700和800，该电路具有在第二级处耦合的二极管串并且具有相对于图5和图6的曲线图的来自输入源的较高峰间电压。再次参考图4中的模型400，信号源406供给时变信号，该时变信号具有1伏特的峰间电压（Vpp）、耦合至I/O焊盘312的电容性负载以及来自电压源404的可变DC电压。在图7中，电容性负载是0.1pF。与图5中的曲线图500相比较，在来自信号源406的较高Vpp的情况下，电容性耦合增益稍微减小。在图8中，电容性负载增大到1pF，再一次，与来自图6中的信号源406的较低Vpp相比较，电容性耦合增益稍微减小。
在以上示例的每一个中，耦合级是二极管串的第二级。如果耦合级从第二级改变到第三级，则“攻击方”和“受害方”I/O焊盘之间的电容性耦合减小。通过使用模型400，在信号源的0.1Vpp以及0.1pF电容性负载和1V DC输入电压的情况下，电容性耦合增益在频率1000Hz下减小到大约-53dB（与图5和图7的第二级配置相比较，具有大约18dB的改善）。当电容性负载增大到1pF时，与图6和图8的-46dB相比较，电容性耦合增益减小到-60和-65dB之间。因此，可通过调整耦合级来实现电容性耦合增益改善。
在耦合级被改变到第四级的另一示例中，在信号源的0.1Vpp以及0.1pF电容性负载和1V DC输入电压的情况下，电容性耦合增益在频率1000Hz下减小到大约-62dB（与图5和图7的第二级配置相比较，具有大约29dB的改善）。当电容性负载增大到1pF时，与图6和图8中的-46dB相比较，电容性耦合增益减小到-81和82dB之间（具有大约35dB的改善）。因此，可通过调整耦合级来实现电容性耦合增益改善。
如先前相对于图4所讨论的，还可能通过包括更多共享或耦合的二极管串来减小电容性耦合增益。以下相对于图9描述了一个可能的实现，其包括将多个二极管串在其各自的第二级处耦合的总线。
图9是包括在其各自第二级处互连以提供ESD保护的多个二极管串306、316、326、336、912、914和916的电路900的第二实施例的一部分的示意图。电路900包括I/O焊盘302、312、322、332、902、904和906，这些I/O焊盘分别通过二极管串306、316、326、336、912、914和916耦合至第一电源端子102。二极管串306包括二极管340，二极管340具有与I/O焊盘302耦合的阳极以及与二极管342的阳极耦合的阴极，二极管342的阴极与节点308耦合。节点308耦合至二极管串316的节点318以及耦合至二极管串326、336、912、914和916的第二级的相应节点。在二极管串914和916之间描绘虚线来指示任何数量的二极管串可被互连以形成ESD保护电路。
响应于I/O焊盘902处的超出二极管串914的接通电压的ESD事件，电流传导通过二极管串912。一旦电流到达导体320，导体320将电流分布到其它二极管串306、316、326、336、914和916的第二级，其通过二极管串的并联耦合部分（诸如二极管串306和316的部分307和317）耗散以耗散ESD电流。
尽管图9的示例描绘了在每个二极管串的第二级处通过公共导体320互连的多个二极管串，但是还可能通过使用单个共享的二极管串来提供分布式ESD保护。以下相对于图10描述这种电路的一个示例。
图10是包括多个I/O焊盘1002、1004、1006和1008的电路1000的第三实施例的一部分的示图，该多个I/O焊盘耦合至被配置成提供ESD保护的共享的二极管串电路1020。电路1000包括电源端子（VDD）102或普通节点。另外，电路1000包括多个二极管1012、1014、1016和1018。二极管1012包括与焊盘1002耦合的阳极以及与节点1010耦合的阴极。二极管1014包括与焊盘1004耦合的阳极以及与节点1010耦合的阴极。二极管1016包括与焊盘1006耦合的阳极以及与节点1010耦合的阴极。二极管1018包括与焊盘1008耦合的阳极以及与节点1010耦合的阴极。共享的二极管串电路1020包括耦合至节点1010的第一端子以及耦合至电源端子102的第二端子。
在示例中，在I/O焊盘1002、1004、1006和1008的任何一个处的瞬变经过相关联的二极管1012、1014、1016或1018且通过节点1010被传递至共享的二极管栈电路1020。在示例中，节点1010可以是将I/O焊盘1002、1004、1006和1008中的每一个互连至共享的二极管栈电路1020的端子、节点或总线。在该示例中，每个I/O焊盘1002、1004、1006和1008包括防止电流从节点1010流到I/O焊盘的第一二极管级1005。
共享的二极管栈电路1020包括在节点1010与电源端子（或节点）102之间耦合的一个或多个二极管串。如果存在不止一个二极管串，则二极管串可在节点1010与节点102之间并联连接以分布ESD电流。通常，任何数量的二极管栈或串可被包括在分布式二极管栈电路1020内。
将二极管串互连使得有可能利用更小的二极管，这些更小的二极管可能以其它方式需要用于耗散ESD电流。特别地，二极管串可以是锥形的，其中每个二极管小于串中的前一个二极管。可使并联耦合的二极管比以其它方式所可能实现的甚至更小，因为电流密度将在二极管串的并联部分上分布。此外，通过将每个I/O焊盘耦合至与二极管栈电路1020耦合的公共节点，电路布局可被简化且电路面积也可减小。以下相对于图11描述包括锥形二极管串的电路的一个示例。
图11是包括具有互连的锥形二极管串1112和1118的ESD保护电路1108的电路1100的例示示例。电路1100包括I/O焊盘1102和1104，这些I/O焊盘通过ESD保护电路1108耦合至其它电路1106。其它电路1106耦合至第一电源端子102和第二电源端子104。
ESD保护电路1108包括二极管1110，二极管1110包括耦合至第二电源端子104的阳极以及耦合至I/O焊盘1102的阴极。ESD保护电路1108还包括锥形二极管串1112，该锥形二极管串1112具有在I/O焊盘1102与第一电源端子102之间串联连接的多个二极管。在锥形二极管串1112内，二极管在从I/O焊盘1102移动到第一电源端子102的每个后续级处变得更小。
ESD保护电路还包括二极管1116，二极管1116包括耦合至第二电源端子104的阳极以及耦合至I/O焊盘1104的阴极。ESD保护电路1108还包括锥形二极管串1118，该锥形二极管串1118具有在I/O焊盘1104与第一电源端子102之间串联连接的多个二极管。在锥形二极管串1118内，二极管在从I/O焊盘1104移动到第一电源端子102的每个后续级处变得更小。
锥形二极管串1112在第二级处具有节点1114，节点1114通过导体1122耦合至锥形二极管串1118的第二级处的相应节点1120。导体1122在锥形二极管串1112和1118之间分布来自ESD事件的电流，通过这两条电流路径耗散ESD电流且通过二极管串1112和1118的较小二极管有效地减小电流密度。
通过使二极管串互连，ESD保护被分布在二极管串的共享部分上，从而与二极管串没被连接时的相同二极管相比较减小了共享部分的任何一个二极管处的电流密度。这使得有可能减小单个二极管的尺寸以及减小ESD保护电路的整体尺寸而不牺牲ESD保护。
尽管以上示例已描述了电路的诸实施例，但是其中ESD保护电路被互连以共享二极管串的其它实现也是可能的。这种互连可在制造期间被编程以产生ESD保护电路。以下相对于图12描述产生共享的二极管串的方法的一个可能示例。
图12是通过使用多个互连的二极管串来提供ESD保护的方法1200的实施例的流程图。在1202，形成多个二极管串，其中每个二极管串耦合至多个I/O焊盘中的相应一个以及电源端子。前进至1204，确定要耗散的ESD电流的量和电路的电容性耦合增益容限中的至少一个。该确定可被用于标识应当在哪一级处将二极管串互连以提供ESD保护。继续至1206，将多个二极管串中的第一二极管串内的节点选择性地连接至多个二极管串中的第二二极管串内的节点以提供共享的ESD保护。
结合以上相对于图1-12所述的电路和方法，描述了包括与I/O焊盘相耦合的二极管串的ESD保护电路，其中ESD保护电路在所选级处被互连以便在二极管串的并联部分之间分布ESD电流。互连通过多个电流路径来分布ESD电流，从而减小电流密度且分布ESD保护。此外，ESD保护电路可由具有比常规ESD保护电路要小的二极管的锥形二极管串形成，从而使得有可能减小ESD保护电路的尺寸。
虽然已参考优选实施例描述了本发明，但是本领域技术人员将认识到，可在形式和细节上作出改变而不脱离本发明的范围。
Claims (18)
1.一种集成电路，包括：
第一端子；
第二端子；
第一多个二极管，其被串联安排在所述第一端子与电源端子之间；
第二多个二极管，其被串联安排在所述第二端子与所述电源端子之间；
导体，其被配置成将所述第一多个二极管内的第一节点耦合至所述第二多个二极管内的第二节点，使得所述第一多个二极管仅在所述第一节点与所述第二节点之间电耦合至所述第二多个二极管，所述第一节点位于所述第一多个二极管的第一二极管与所述第一多个二极管的最后一个二极管之间，所述第二节点位于所述第二多个二极管的第一二极管与所述第二多个二极管的最后一个二极管之间；以及
其中所述第一多个二极管和所述第二多个二极管中的至少一个包括锥形二极管串，所述锥形二极管串被串联安排且具有沿着所述锥形二极管串的长度的渐减的二极管尺寸。
2.如权利要求1所述的集成电路，其特征在于，所述第一端子和所述第二端子中的至少一个包括输入/输出接头焊盘。
3.如权利要求1所述的集成电路，其特征在于，所述第一多个二极管和所述第二多个二极管内的所述第一节点和所述第二节点的位置被编程以提供所选择的电荷耗散量。
4.如权利要求3所述的集成电路，其特征在于：
所述第一节点对应于与所述第一多个二极管中的所述第一二极管耦合的第二二极管的阴极端子；以及
所述第二节点对应于与所述第二多个二极管中的所述第一二极管耦合的第二二极管的阴极端子。
5.如权利要求1所述的集成电路，其特征在于，所述导体在所述第一多个二极管与所述第二多个二极管之间分布静电放电。
6.如权利要求1所述的集成电路，其特征在于，还包括：
第三端子；
串联安排的第三多个二极管，所述第三多个二极管包括与所述第三端子耦合的阳极端子且包括与电源端子耦合的阴极端子；以及
第二导体，其被配置成将所述第三多个二极管的第三节点耦合至所述第二多个二极管的所述第二节点。
7.一种集成电路，包括：
多个输入/输出焊盘，其包括第一输入/输出焊盘和第二输入/输出焊盘；
多个二极管，其包括：
所述多个二极管中的被耦合在所述第一输入/输出焊盘与节点之间的至少一个第一二极管；
所述多个二极管中的被耦合在所述第二输入/输出焊盘与所述节点之间的至少一个第二二极管；以及
耦合在所述节点与电源节点之间的二极管串电路，所述二极管串电路包括第二多个二极管，所述第二多个二极管被串联安排且具有沿着串联长度的渐减的二极管尺寸，所述二极管串电路由所述多个输入/输出焊盘中的至少一些共享以提供从所述第一输入/输出焊盘和所述第二输入/输出焊盘中的一个至所述电源节点的静电放电。
8.如权利要求7所述的集成电路，其特征在于，所述二极管串电路包括多个二极管串，所述多个二极管串与所述第二多个二极管在所述节点与所述电源节点之间并联耦合。
9.如权利要求8所述的集成电路，其特征在于，所述多个二极管串用于耗散在所述节点处接收的静电放电的一部分。
10.如权利要求8所述的集成电路，其特征在于，所述多个二极管串中的至少一个包括锥形二极管串。
11.如权利要求8所述的集成电路，其特征在于：
相应的多个二极管串中的至少一些包括具有第一尺寸的第一二极管以及具有第二尺寸的至少一个第二二极管；以及
所述第一尺寸大于所述第二尺寸。
12.如权利要求7所述的集成电路，其特征在于，所述多个二极管中的所述至少一个包括：
第一二极管，所述第一二极管包括阴极端子以及与所述多个输入/输出焊盘中的一个耦合的阳极端子；以及
第二二极管，所述第二二极管包括与所述第一二极管的所述阴极端子耦合的阳极端子以及与所述节点耦合的阴极端子。
13.一种集成电路，包括：
第一端子；
第一二极管串，所述第一二极管串包括在所述第一端子与电源端子之间串联耦合的第一多个二极管，所述第一二极管串包括在所述第一二极管串的第一二极管的阴极与所述第一二极管串的最后一个二极管的阳极之间的第一位置处的第一节点；
第二端子；
第二二极管串，所述第二二极管串包括在所述第二端子与所述电源端子之间串联耦合的第二多个二极管，所述第二二极管串包括在所述第二二极管串的第一二极管的阴极与所述第二二极管串的最后一个二极管的阳极之间的第二位置处的第二节点；
导体，其被配置成将所述第一节点与所述第二节点耦合，使得所述第一二极管串仅在所述第一节点与所述第二节点之间电耦合至所述第二二极管串；以及
其中所述第一多个二极管和所述第二多个二极管中的至少一个包括锥形二极管串，所述锥形二极管串具有沿着所述锥形二极管串的长度的渐减的尺寸。
14.如权利要求13所述的集成电路，其特征在于，所述第一节点的第一位置和所述第二节点的第二位置被编程以提供分别通过所述第一二极管串和所述第二二极管串的所选择的电荷耗散量。
15.如权利要求14所述的集成电路，其特征在于：
所述第一节点对应于与所述第一多个二极管中的所述第一二极管耦合的第二二极管的阴极端子；以及
所述第二节点对应于与所述第二多个二极管中的所述第一二极管耦合的第二二极管的阴极端子。
16.如权利要求13所述的集成电路，其特征在于，所述导体在所述第一多个二极管与所述第二多个二极管之间分布静电放电。
17.如权利要求13所述的集成电路，其特征在于，还包括：
第三端子；
第三二极管串，所述第三二极管串包括在所述第三端子与所述电源端子之间串联耦合的第三多个二极管，所述第三二极管串包括在所述第三二极管串的第一二极管的阴极与所述第三二极管串的最后一个二极管的阳极之间的第三位置处的第三节点；
第二导体，其被配置成将所述第三多个二极管的所述第三节点耦合至所述第二多个二极管的所述第二节点。
18.如权利要求13所述的集成电路，其特征在于，所述第一端子和所述第二端子中的至少一个包括输入/输出焊盘。
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