JPH0851184A

JPH0851184A - 半導体装置

Info

Publication number: JPH0851184A
Application number: JP18432794A
Authority: JP
Inventors: Osamu Nakayama; 山修中
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1994-08-05
Filing date: 1994-08-05
Publication date: 1996-02-20
Anticipated expiration: 2018-12-02
Also published as: JP3471906B2

Abstract

(57)【要約】【目的】パッドに印加される静電気の放電電流をグラン
ドに放電する第１のトランジスタを、小さなサイズの第
２のトランジスタを用いて制御することにより、低い静
電気電圧から動作し始め、早い立ち上がり時間を有する
静電気パルスに素早く追従することができ、確実に静電
耐圧を向上させることができる半導体装置の提供。【構成】パッドに印加される静電気の放電電流をグラン
ドに放電する第１のトランジスタと、この第１のトラン
ジスタを制御する第２のトランジスタとを有する保護回
路を備え、前記第１のトランジスタのソース端子は接地
され、そのドレイン端子は前記パッドに接続され、前記
第２のトランジスタのソース端子は接地され、そのゲー
ト端子およびドレイン端子は短絡され、前記第１のトラ
ンジスタのゲート端子に入力されていることにより、上
記目的を達成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、詳し
くは、パッドに印加される静電気の放電電流をグランド
に放電することで、内部素子の静電気に対する耐圧を向
上させることができ、静電気放電による内部素子の破壊
を未然に防止することができる保護回路を有する半導体
装置に関する。

【０００２】

【従来の技術】ＬＳＩチップをパッケージに組み立てた
り、このＬＳＩチップが組み立てられたパッケージを搬
送したりする際に、静電気放電（ＥＳＤ：Electro Stat
ic Discharge）によりＬＳＩチップの内部素子の一部が
劣化あるいは破壊されることがある。静電気放電とは、
静電気を帯電した人体や物などが、ＬＳＩチップのパッ
ケージの外部端子を介して、その静電気を放電したり、
あるいは組み立てや搬送などによりＬＳＩチップ自身が
帯電して、人体や物に放電することを意味しており、そ
の結果として、ＬＳＩチップの内部素子の一部が劣化あ
るいは破壊されるというものである。

【０００３】例えば、図９に示すように、従来の半導体
装置３０において、未使用のＮＭＯＳトランジスタ（以
下、未使用トランジスタと記述する）３２は、そのゲー
ト端子、ソース端子および基板が接地され、ドレイン端
子はパッド１６に接続されたままの状態で使用されてい
た。また、図示していないが、未使用のＰＭＯＳトラン
ジスタは、そのゲート端子、ソース端子および基板が電
源に接続され、ドレイン端子はパッド１６に接続された
ままの状態で使用されていた。このように接続された未
使用トランジスタ３２は、通常の使用状態においては、
そのゲート端子、ソース端子および基板が接地されてい
るため、何の問題もない。

【０００４】ところが、上述する未使用トランジスタ３
２のドレイン端子に静電気による電圧が印加され、ドレ
イン端子に印加される電圧が上昇して所定値を越える
と、この未使用トランジスタ３２のドレイン・基板間の
ｐｎ接合にブレークダウン（降伏）あるいはドレイン・
ソース間にパンチスルーが発生する。即ち、ドレイン・
基板間あるいはドレイン・ソース間にドレイン電流が流
れ始めると同時に、ドレイン端子に印加された電圧は、
ブレークダウンしたドレイン・基板間、あるいはパンチ
スルーしたドレイン・ソース間の抵抗値および上述する
ドレイン電流に応じた電圧値にクランプされる。

【０００５】ここで、ｐｎ接合のブレークダウンとは、
ｐｎ接合に大きな逆方向電圧が印加された際に、ｐｎ接
合がこの電圧に耐えられなくなって降伏現象、即ち、電
子が電界から運動エネルギーを受け取り、この運動エネ
ルギーを有する電子が格子原子に衝突して、その格子結
合を切り離して電子・正孔対を作り出し、この切り離さ
れた電子が次の格子原子に衝突して、別の電子・正孔対
を作るというように、いわゆるインパクト・イオン化を
発生し、次々と電子・正孔対を作りだして、ドレイン電
流が流れ始めるものである。

【０００６】ブレークダウンが発生すると、ドレイン電
圧がドレイン電流の増加に応じて増加していく状態とな
るが、ドレイン電圧が上昇を続けて基板にドレイン電流
を流し続けると、基板電位が上昇し、今度は基板・ソー
ス間のｐｎ接合に順方向電流が流れ始める。このこと
は、ベースとしての接地された基板と、コレクタとして
のドレインと、エミッタとしての接地されたソースとか
らなる寄生ｎｐｎバイポーラトランジスタとして動作す
ることを意味し、ブレークダウンによる基板へのドレイ
ン電流と合わせてドレイン電流が飛躍的に増加する。

【０００７】上述するブレークダウンは、ｐｎ接合をも
つトランジスタの一般的な特性であり破壊現象ではない
が、ゲート端子、ソース端子および基板が接地された未
使用トランジスタ３２においては、ブレークダウンを起
こした際に、ゲート端子の幅方向の領域の一部分にだけ
電流が集中的に流れることが多く、即ち、電流密度が高
く、その部分において高熱が発生するので、少ない電流
量であっても熱により未使用トランジスタ３２が破壊さ
れることがあるという問題点があった。これは静電気放
電による電流量が少なくても、即ち、静電気の電圧が低
くても未使用トランジスタ３２が破壊されやすい、即
ち、未使用トランジスタ３２の静電耐圧が低いというこ
とである。

【０００８】そこで、上述する問題点を解決するための
一つの方法が「DYNAMIC GATE COUPLING OF NMOS EFFICI
ENT OUTPUT ESD PROTECTION,IEEE/IRPS,1992,pp141」に
提案されている。図１０に示すように、ゲート・カップ
リング効果を利用するこの静電気放電に対する保護回路
を備えた半導体装置２２は、パッドに印加される静電気
の放電電流をグランドに放電する薄いゲート絶縁膜のＮ
ＭＯＳトランジスタ（以下、薄酸化膜トランジスタと記
述する）２４と、この薄酸化膜トランジスタ２４を制御
する厚いゲート絶縁膜のＮＭＯＳトランジスタ（以下、
フィールドトランジスタと記述する）２６とから構成さ
れる。

【０００９】ここで、フィールドトランジスタ２６のソ
ース端子は接地され、そのゲート端子はパッド１６に接
続され、そのドレイン端子は薄酸化膜トランジスタ２４
のゲート端子に入力されている。また、薄酸化膜トラン
ジスタ２４のソース端子は接地され、そのドレイン端子
はパッドに接続されている。なお、フィールドトランジ
スタ２６のしきい値は、薄酸化膜トランジスタ２４のし
きい値よりも高い値を有しており、同図に点線で示すよ
うに、薄酸化膜トランジスタ２４のドレイン・ソース間
には寄生容量２８が存在する。

【００１０】この半導体装置２２において、通常の使用
状態における薄酸化膜トランジスタ２４のゲート端子
は、フィールドトランジスタ２６のしきい値が高く常に
オフ状態なので、何処からもドライブされておらずフロ
ーティング状態で、フィールドトランジスタ２６のドレ
イン・基板間の接合リーク電流によりグランド電位に固
定されている。従って、薄酸化膜トランジスタ２４は常
にオフ状態であり、何ら問題はない。

【００１１】一方、上述する半導体装置２２に静電気に
よる電圧が印加されると、薄酸化膜トランジスタ２４の
ドレイン端子に印加される電圧が上昇するに応じて、薄
酸化膜トランジスタ２４のゲート・ドレイン間に存在す
る寄生容量２８が充電される。そして、薄酸化膜トラン
ジスタ２４は、そのゲート電圧がしきい値を越えるとオ
ン状態になる。従って、薄酸化膜トランジスタ２４のド
レイン・ソース間にチャネルが形成されてドレイン電流
が流れ始め、パッド電圧（薄酸化膜トランジスタ２４の
ドレイン電圧およびフィールドトランジスタ２６のゲー
ト電圧）は、ドレイン・ソース間に形成されたチャネル
のオン抵抗値、およびドレイン電流に応じた電圧にクラ
ンプされる。

【００１２】薄酸化膜トランジスタ２４がオン状態にな
って、薄酸化膜トランジスタ２４のドレイン電圧がピン
チオフ電圧を越えると、あるいは越えていると、薄酸化
膜トランジスタ２４のドレイン電流は一定値となるが、
そのドレイン電圧は静電気により上昇していく。そし
て、パッド電圧が所定値を越えると、薄酸化膜トランジ
スタ２４のドレイン・基板間のｐｎ接合にブレークダウ
ンが発生し、ドレイン・基板間にもドレイン電流が流れ
始める。即ち、さらに急激にドレイン電流が増加すると
ともに、パッド電圧は、ドレイン・ソース間およびドレ
イン・基板間の抵抗値と、ドレイン電流とに応じた電圧
にクランプされる。但し、この薄酸化膜トランジスタ２
４はオン状態にあるので、前述するゲート端子、ソース
端子および基板が接地された未使用トランジスタ３２の
場合と比較して、数ボルト低いドレイン電圧でドレイン
・基板間のｐｎ接合にブレークダウンを発生する。

【００１３】ここで、薄酸化膜トランジスタ２４はオン
状態のままブレークダウンするので、ＮＭＯＳとしての
チャネルを形成して動作するとともに、コレクタとして
のドレインと、ベースとしての接地された基板と、エミ
ッタとしての接地されたソースとからなる寄生バイポー
ラｎｐｎトランジスタがオン状態となり動作する。そし
て、パッド電圧がドレイン電流の増加に応じて増加して
いき、パッド電圧がフィールドトランジスタ２６のしき
い値を越えた時、フィールドトランジスタ２６がオン状
態となる。その結果、薄酸化膜トランジスタ２４のゲー
ト電圧はグランド電位に引き抜かれ、ＮＭＯＳとしての
薄酸化膜トランジスタ２４はオフ状態となるので、これ
以後の静電気は、薄酸化膜トランジスタ２４の寄生バイ
ポーラｎｐｎトランジスタによりドレイン・基板間のド
レイン電流として放電される。

【００１４】上述するように、この半導体装置２２にお
いては、ブレークダウンを発生した際に、ＮＭＯＳとし
ての薄酸化膜トランジスタ２４がオン状態になっている
ので、ゲート端子の幅方向の領域に均一に電流を流すこ
とができ、即ち、電流密度が低く、部分的に高熱が発生
するということがないので、多い電流量であっても熱に
より薄酸化膜トランジスタ２４が破壊されることはな
い。よって薄酸化膜トランジスタ２４の静電耐圧を改善
することができるというものである。

【００１５】しかしながら、この半導体装置２２は、フ
ィールドトランジスタ２６のゲート端子に静電気が印加
されるパッド１６を直接入力しているので、フィールド
トランジスタ２６を使用しなければならない。即ち、通
常の薄いゲート酸化膜のＮＭＯＳトランジスタでは、ゲ
ート端子に高い電圧が印加されると、薄いゲート酸化膜
が破壊されてしまうからである。従って、フィールドト
ランジスタ２６を用いなければならないので、即ち、ゲ
ート・ドレイン間の寄生容量を大きくするために、フィ
ールドトランジスタ２６の面積を大きくしなければなら
ないという問題点がある。

【００１６】また、フィールドトランジスタ２６は、早
い立ち上がり時間を有する静電気パルスと比べて、その
スイッチング速度が遅いため、上述する薄酸化膜トラン
ジスタ２４をオフ状態にする時間の調整が非常に困難で
あり、逆に、スイッチング速度を速くするためには、フ
ィールドトランジスタ２６のサイズを大きくしなければ
ならないという問題点がある。また、フィールドトラン
ジスタ２６はゲート絶縁膜が厚いためしきい値が高くな
り、高い電圧が印加されないとオン状態にならない。即
ち、ＮＭＯＳとしての薄酸化膜トランジスタ２４を素早
くオフ状態にすることができないため、薄酸化膜トラン
ジスタ２４が長時間静電気パルス、具体的には３０Ｖ〜
４０Ｖの高い電圧に晒されるという問題点もある。さら
に、高い電圧が印加される薄酸化膜トランジスタ２４
や、フィールドトランジスタ２６自身が、静電気放電に
より破壊され易いという問題点もあった。

【００１７】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく種々の問題点をかえりみて、パッドに
印加される静電気の放電電流をグランドに放電する第１
のトランジスタを、小さなサイズの第２のトランジスタ
を用いて制御することにより、低い静電気電圧から動作
し始め、早い立ち上がり時間を有する静電気パルスに素
早く追従することができ、確実に静電耐圧を向上させる
ことができる半導体装置を提供することにある。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、パッドに印加される静電気の放電電流を
グランドに放電する第１のトランジスタと、この第１の
トランジスタを制御する第２のトランジスタとを有する
保護回路を備え、前記第１のトランジスタのソース端子
は接地され、そのドレイン端子は前記パッドに接続さ
れ、前記第２のトランジスタのソース端子は接地され、
そのゲート端子およびドレイン端子は短絡され、前記第
１のトランジスタのゲート端子に入力されていることを
特徴とする半導体装置を提供するものである。

【００１９】ここで、前記第２のトランジスタのＷ／Ｌ
は、前記第１のトランジスタのＷ／Ｌよりも小さいのが
好ましい。

【００２０】

【発明の作用】本発明の半導体装置において、パッドに
静電気が印加され、第１のトランジスタのゲート・ドレ
イン間に存在する寄生容量が充電されると、そのゲート
電圧が上昇して、しきい値を越えるので、第１のトラン
ジスタがオン状態になる。すると、ドレイン・ソース間
にチャネルが形成され、このチャネルを介して静電気に
よる放電電流をグランドに放電することができる。次
に、第１のトランジスタがオン状態のままで、さらにパ
ッド電圧が上昇すると、この第１のトランジスタはアバ
ランシェブレークダウンを発生し、第１のトランジスタ
の寄生バイポーラトランジスタがオン状態になること
で、この寄生バイポーラトランジスタを介して、さらに
静電気による放電電流をグランドに放電することができ
る。

【００２１】なお、第１のトランジスタがブレークダウ
ンを発生する際に、この第１のトランジスタがオン状態
で、ドレイン・ソース間にチャネルが形成されているの
で、この第１のトランジスタは、従来のゲート端子が接
地されたトランジスタと比較して、数ボルト低いパッド
電圧で、かつゲート端子の幅方向に均一にアバランシェ
ブレークダウンを発生して、放電電流を放電することが
できる。また、第２のトランジスタは、ＥＳＤ印加中は
常に第１のトランジスタのゲート電圧をしきい値付近に
滞留させるよう制御することで、インパクト・イオン化
を起こりやすく、即ち、ソース・ドレイン間の寄生バイ
ポーラトランジスタを動作しやすくして、ＥＳＤのエネ
ルギーをトランジスタの表面ではなく、基板側へ逃がし
てやることで、第１のトランジスタをチャネルを介して
放電電流を流し過ぎることによるチャネル性の破壊から
保護するよう作用する。

【００２２】従って、ブレークダウンを発生した際に、
第１のトランジスタを介して電流を均一に流すことがで
きるので、即ち、電流密度が低いので、部分的に高熱が
発生するということがなく、放電電流量が多くても熱に
より第１のトランジスタが破壊されることがないことは
勿論、第１のトランジスタを介して放電電流を放電する
ことにより、ＬＳＩチップの静電耐圧を向上させること
ができ、ＬＳＩチップの内部素子が静電気により破壊さ
れることを未然に防止することができる。また、第２の
トランジスタを用いて、所定時間後に第１のトランジス
タをオフ状態とすることで、第１のトランジスタがスナ
ップバック領域に長く留まるよう作用し、ブレークダウ
ンの際に第１のトランジスタのチャネルに流れるドレイ
ン電流を減少させることができる。

【００２３】なお、第２のトランジスタのしきい値は、
第１のトランジスタのしきい値よりも高いのが好まし
く、さらに、第１のトランジスタのしきい値よりも少し
だけ高い値にすれば、ブレークダウン電圧を最も小さく
することができるのでより好ましい。本発明の半導体装
置においては、第２のトランジスタのしきい値を適宜選
定し、第１のトランジスタのゲート電圧を適切に設定し
てオン状態あるいはオフ状態にすることで、ブレークダ
ウンを均一に分散的に発生させることができる。従っ
て、静電気による放電電流を効率的に放電し、ＬＳＩチ
ップの静電耐圧を向上させるためには不利な面もある
が、ゲート端子が接地されていない限り、多少であって
も第１のトランジスタにチャネルを形成することがで
き、第１のトランジスタをアナログ的にオン状態にする
ことができるので、第２のトランジスタのしきい値を、
第１のトランジスタのしきい値よりも低くしても問題は
ない。

【００２４】

【実施例】以下に、添付の図面に示す好適実施例に基づ
いて、本発明の半導体装置を詳細に説明する。

【００２５】図１は、本発明の半導体装置の一実施例の
構成回路図である。同図に示す半導体装置１０は、第１
のトランジスタ１２と、第２のトランジスタ１４とから
構成されている。ここで、第２のトランジスタ１４のソ
ース端子は接地され、そのドレイン端子およびゲート端
子は短絡されて、第１のトランジスタ１２のゲート端子
に入力されている。また、第１のトランジスタ１２のソ
ース端子は接地され、そのドレイン端子は、外部接続用
のパッド１６に接続されている。なお、第２のトランジ
スタ１４のしきい値は、第１のトランジスタ１２のしき
い値よりも高い値を有するものとする。また、同図に点
線で示すように、第１のトランジスタ１２のドレイン・
ソース間には寄生容量１８が存在する。

【００２６】このように構成される本発明の半導体装置
１０において、通常の使用状態においては、例えば、５
ボルトの電源電圧でパッド１６が動作している場合に
は、第１のトランジスタ１２のゲート端子は、そのドレ
イン・ソース間に存在する寄生容量１８により、多少変
動すると考えられるが、第２のトランジスタ１４のドレ
イン・基板間の接合リーク電流として引き抜かれ、グラ
ンド電位に固定されるので、第１のトランジスタ１２お
よび第２のトランジスタ１４は、どちらもオフ状態であ
る。従って、第１のトランジスタ１２のドレイン端子
は、パッド１６から電気的に切り離された状態なので何
の問題もない。

【００２７】次に、本発明の半導体装置１０において、
静電気による電圧がパッドに印加されると、第１のトラ
ンジスタ１２のドレイン端子に印加される電圧が上昇す
るに応じて、そのゲート・ドレイン間に存在する寄生容
量１８が充電され、第１のトランジスタ１２のゲート電
圧を上昇させる。そして、第１のトランジスタ１２は、
そのゲート電圧がしきい値を越えるとオン状態となり、
そのドレイン・ソース間にチャネルが形成されて、ドレ
イン電流が流れ始める。また、第１のトランジスタ１２
のドレイン電圧は、そのドレイン・ソース間に形成され
たチャネルのオン抵抗値、およびこのドレイン電流に応
じた電圧にクランプされる。従って、まずＭＯＳとして
の第１のトランジスタ１２をオン状態にすることでチャ
ネルを形成し、静電気による放電電流を効率的に放電さ
せることができる。

【００２８】そして、第１のトランジスタ１２がオン状
態になった際に、そのドレイン電圧が既にピンチオフ電
圧を越えていると、あるいは第１のトランジスタ１２の
ドレイン電圧が静電気によりさらに上昇してピンチオフ
電圧を越えると、第１のトランジスタ１２のドレイン電
流は一定値となるが、そのドレイン電圧は静電気により
さらに上昇する。そして、第１のトランジスタ１２のド
レイン電圧が所定値を越えると、そのドレイン・基板間
のｐｎ接合にブレークダウンあるいはドレイン・ソース
間にパンチスルーが発生し、ドレイン・基板間あるいは
ドレイン・ソース間にもドレイン電流が流れ始める。即
ち、さらに急激にドレイン電流が増加するとともに、第
１のトランジスタ１２のドレイン電圧は、そのドレイン
・ソース間およびドレイン・基板間の抵抗値と、このド
レイン電流とに応じた電圧にクランプされる。

【００２９】但し、この第１のトランジスタ１２はオン
状態にあるので、図９に示す従来の半導体装置３０のゲ
ート端子、ソース端子および基板が接地された未使用ト
ランジスタ３２と比較して、数ボルト低いパッド電圧
（第１のトランジスタ１２のドレイン電圧）で、そのド
レイン・基板間のｐｎ接合にブレークダウンを発生する
とともに、ブレークダウンを発生した際に、ゲート端子
の幅方向の領域に均一に電流を流すことができる。即
ち、電流密度が低く、部分的に高熱が発生するというこ
とがないので、電流量が多くても熱により第１のトラン
ジスタ１２が破壊されることはない。よって第１のトラ
ンジスタ１２の静電耐圧を向上させることができる。

【００３０】ブレークダウンが発生すると、第１のトラ
ンジスタ１２のドレイン電圧は、ドレイン電流の増加に
応じて増加していく状態となる。そして、第１のトラン
ジスタ１２のドレイン電圧が上昇を続け、基板にドレイ
ン電流を流し続けると基板電位が上昇し、第１のトラン
ジスタ１２の基板・ソース間のｐｎ接合に順方向電流が
流れ始める。このことは、ベースとしての接地された基
板と、コレクタとしてのドレインと、エミッタとしての
接地されたソースとからなる寄生ｎｐｎバイポーラトラ
ンジスタとして動作することを意味し、ブレークダウン
による基板へのドレイン電流と合わせてドレイン電流が
飛躍的に増加する。

【００３１】そして、静電気により寄生容量１６がさら
に充電され、第２のトランジスタ１４のゲート電圧が上
昇すると、第２のトランジスタ１４は、そのゲート電圧
がしきい値を越えた時、オン状態となる。ここで、第２
のトランジスタ１４のドレイン端子とゲート端子とは短
絡されているので、第２のトランジスタ１４は、自分自
身のゲート電圧を引き抜き、そのゲート電圧がしきい値
よりも低くなった時、オフ状態になる。

【００３２】このことは、静電気により寄生容量１６が
再度充電され、第２のトランジスタ１４のゲート電圧が
しきい値よりも高くなる度に繰り返されるので、静電気
により寄生容量１６が充電される間、即ち、静電気によ
り第１のトランジスタ１２のドレイン電圧が上昇してい
る間、第２のトランジスタ１４のゲート端子、即ち、第
１のトランジスタ１２のゲート端子は、第２のトランジ
スタ１４のしきい値にクランプされる。その結果、第２
のトランジスタ１４のしきい値は、第１のトランジスタ
１２のしきい値よりも高い値を有しているので、第１の
トランジスタ１２はオン状態を維持する。

【００３３】その後、第１のトランジスタ１２のドレイ
ン電流がピーク値を過ぎて減少し始めると、そのドレイ
ン電圧も減少するので、第１のトランジスタ１２および
第２のトランジスタ１４のゲート電圧は寄生容量１６を
介して引き抜かれる。そして、第２のトランジスタ１４
は、そのゲート電圧が自身のしきい値よりも低くなる
と、完全にオフ状態となり、同様に、ＭＯＳとしての第
１のトランジスタ１２は、そのゲート電圧が自身のしき
い値よりも低くなると、オフ状態になり、そのチャネル
を介しての放電電流は流れなくなるとともに、第１のト
ランジスタ自身が長くスナップバック領域にとどまるよ
う作用する。

【００３４】そして、さらに第１のトランジスタ１２の
ドレイン電流が減少するとともに、そのドレイン電圧も
減少し、ドレイン電圧が第１のトランジスタ１２のブレ
ークダウン電圧よりも小さくなると、第１のトランジス
タ１２の寄生バイポーラｎｐｎトランジスタがオフ状態
となる。これ以後の静電気による放電電流は、第１のト
ランジスタ１２のドレイン・基板間の接合リーク電流と
して放電される。また、第１のトランジスタ１２のゲー
ト電圧は、そのドレイン電圧が減少するとともに、寄生
容量１６を介して引き抜かれ、グランド電位、あるいは
マイナス電位となる。そして、第１のトランジスタ１２
のドレイン電圧がグランド電位に落ち着くと、第１のト
ランジスタ１２のゲート電圧は、第２のトランジスタ１
４のドレイン・基板間の接合リーク電流として流れるこ
とで、グランド電位に固定される。

【００３５】なお、上述する実施例においては、ＮＭＯ
Ｓ型のトランジスタを用いて本発明の半導体装置を構成
する例を示したが、本発明の半導体装置はこれに限定さ
れず、ＰＭＯＳ型のトランジスタを用いて本発明の半導
体装置を構成しても良いことはいうまでもない。また、
第１のトランジスタ１２および第２のトランジスタ１４
のしきい値の関係は、本発明の作用において既に述べた
ように、特に限定されるものではない。さらに、従来技
術において述べたように、第１のトランジスタとして未
使用トランジスタを使用すれば、第２のトランジスタを
追加するだけで本発明の半導体装置を構成することがで
きるし、本発明の半導体装置は、入力パッド部あるいは
出力パッド部のいずれにおいても適用可能である。

【００３６】ここで、図２を用いてスナップバックにつ
いて説明する。同図は、ソース端子および基板が接地さ
れたＭＯＳトランジスタのドレイン電圧とドレイン電流
との関係を示すグラフである。

【００３７】まず、ゲート電圧が０ボルトの場合は、ド
レイン電圧がブレークダウン電圧（ＢＶ_dss）に到達す
るまでドレイン電流は流れないが、ドレイン電圧がブレ
ークダウン電圧に到達すると、ドレイン・基板間のｐｎ
接合が局所的に集中してブレークダウンを発生し、急激
に基板に電流が流れ始める。そして、ドレイン電圧が上
昇を続けて基板に電流を流し続けると、基板電位が上昇
し、今度は基板・ソース間のｐｎ接合に順方向電流が流
れ始める。このことは、ベースとしての接地された基板
と、コレクタとしてのドレインと、エミッタとしての接
地されたソースとからなる寄生ｎｐｎバイポーラトラン
ジスタとして動作することを意味し、ブレークダウンに
よる基板へ流れる電流と合わせてドレイン電流が飛躍的
に増加する。

【００３８】次に、ゲート電圧が１ボルトの場合は、Ｎ
ＭＯＳとしてのチャネルが僅かに形成されるので、ドレ
イン電圧が上昇するとともに、このチャネルを介してド
レイン電流が増加する。そして、ドレイン電圧がピンチ
オフ電圧に到達すると、ドレイン電流は飽和するので、
ドレイン電圧をさらに上昇させてもドレイン電流は一定
値を保持する。さらにドレイン電圧を上昇させて、図中
点線で示すスナップバック領域まで到達すると、ドレイ
ン・基板間のｐｎ接合が均一に分散してブレークダウン
を発生し、これ以後は、ゲート電圧が０ボルトの場合と
同様に動作する。

【００３９】同図に示すように、ゲート電圧を上昇して
いくと、ゲート電圧を高くするほど、スナップバック領
域におけるドレイン電圧、即ち、ブレークダウン電圧は
減少するが、ゲート電圧を５ボルトに設定すると、逆に
ブレークダウン電圧は増加することが判る。通常、ブレ
ークダウン電圧は、ＭＯＳトランジスタのゲート電圧
が、そのしきい値を少し越えたあたりで最小値（Ｖ_sp）
になることが知られている。このように、ゲート電圧を
上昇させていくと、ブレークダウン電圧が減少し、しき
い値を少し越えたあたりから再び増加する現象をスナッ
プバックと呼び、ゲート電圧とブレークダウン電圧との
関係、即ち、図中点線で示している領域をスナップバッ
ク領域と呼んでいる。

【００４０】ここで、図３に、上述する実施例における
第１のトランジスタ１２のゲート電圧の時間的な変化を
表すグラフを示す。このように、ＭＯＳとしての第１の
トランジスタ１２をオン状態にするのは、そのドレイン
・ソース間にチャネルを形成して、静電気による放電電
流をとりあえず流してやる（逃がしてやる）ことや、ド
レイン・基板間のｐｎ接合のブレークダウン電圧を引き
下げること、また、ブレークダウン発生の際にゲート端
子の幅方向の領域に均一に電流を流して電流密度を下げ
るなどの目的のためである。同様に、ＭＯＳとしての第
１のトランジスタ１２をオフ状態にするのは、第１のト
ランジスタ１２が長い時間オン状態にされていると、そ
のドレイン・ソース間に形成されたチャネルに大電流が
流れて、チャネル性の破壊を起こしやすくなるからであ
り、第１のトランジスタ１２のゲート電圧を下げること
で、スナップバック領域に長く留まるよう作用し、寄生
バイポーラトランジスタの動作を容易にすることによ
り、チャネルに流れるドレイン電流を減少させるなどの
目的のためである。

【００４１】次に、図４に、従来の半導体装置３０と本
発明の半導体装置１０のＥＳＤ試験結果を比較するグラ
フを示す。同図に示すグラフは、それぞれ、複数個のサ
ンプルを使用して、図９に示す従来の半導体装置３０、
および図１に示す本発明の半導体装置１０の静電耐圧と
ＥＳＤ印加後のドレインリーク電流との関係を表すもの
である。同図に示すように、ドレインリーク電流が１０
μＡ以上流れたところをトランジスタの静電耐圧と定義
すれば、本発明の半導体装置１０は、従来の半導体装置
３０と比較して、２倍以上に静電耐圧を向上させること
ができることが判る。

【００４２】次に、本発明の半導体装置を、例えば、出
力バッファにおける保護回路として適用する一実施例の
構成回路図を図５に示す。同図に示す半導体装置２０
は、５個のＰＭＯＳトランジスタと、５個のＮＭＯＳト
ランジスタとから構成されるインバータにおいて、本発
明の半導体装置を適用したものである。このように、出
力バッファ部に本発明を適用することで、この第１のト
ランジスタ１２を介して静電気の放電電流をグランドに
放電することができるので、ＬＳＩチップの静電耐圧を
向上することができ、静電気放電によりＬＳＩチップの
内部素子、例えば、図５に示す実施例においては、５個
のＰＭＯＳトランジスタと、５個のＮＭＯＳトランジス
タとが破壊されることを未然に防止することができる。
なお、出力バッファにおいて、未使用トランジスタがあ
る場合には、第１のトランジスタとして未使用トランジ
スタを使用すれば、第２のトランジスタを追加するだけ
で本発明の半導体装置を構成することができる。

【００４３】次に、図６は、本発明の半導体装置におい
て、第２のトランジスタのＷ／Ｌ（ゲートサイズ）を変
更した場合のパッド電圧と第１のトランジスタのゲート
電圧との関係を示す一実施例のグラフである。同図に示
すように、第１のトランジスタ１２のゲート電圧は、パ
ッド電圧が上昇するとともに、第１のトランジスタ１２
の寄生容量１８が充電されることにより上昇し、一方、
第２のトランジスタがオン状態となって、第１のトラン
ジスタのゲート電圧が引き抜かれることによって第２の
トランジスタのしきい値に保持され、さらに第２のトラ
ンジスタがオフ状態になってからは、第２のトランジス
タのドレイン・基板間のリーク電流として引き抜かれる
ことにより減少する。また、第２のトランジスタ１４の
Ｗ／Ｌを大きく、同図に示すグラフにおいては、ゲート
幅（Ｗ）を大きくすることにより、第２のトランジスタ
１４のオン抵抗が小さくなるから、第２のトランジスタ
１４を流れる電流量が一定であるとすれば、降下電圧が
小さくなることが判る。

【００４４】ここで、第１のトランジスタ１２のＷ／Ｌ
と比較して、第２のトランジスタ１４のＷ／Ｌを大きく
するほど、第１のトランジスタ１２のゲート電圧は、素
早く第２のトランジスタ１４のしきい値電圧まで引き抜
かれ、逆に、第２のトランジスタ１４のＷ／Ｌを小さく
するほど、ゆっくりと第２のトランジスタ１４のしきい
値電圧まで引き抜かれる。従って、第２のトランジスタ
１４のＷ／Ｌを適宜設定することにより、時定数、即
ち、第１のトランジスタ１２のゲート電圧が降下する時
間を自由に変更することができ、第１のトランジスタ１
２のゲート電圧を厳密に制御することができる。本発明
の半導体装置においては、第１のトランジスタ１２に適
切なオン時間を与えるために、第２のトランジスタ１４
のＷ／Ｌは、第１のトランジスタ１２のＷ／Ｌよりも小
さいのが好ましい。

【００４５】最後に、図７および図８に本発明の半導体
装置の別の実施例を示す。これらの実施例においては、
ＮＭＯＳ型のトランジスタで本発明の半導体装置を構成
しているが、ＰＭＯＳ型のトランジスタで本発明の半導
体装置を構成しても良い。

【００４６】図７に示す半導体装置３４は、トランジス
タ１２と、ダイオード３６と、抵抗素子３８とから構成
されている。ここで、トランジスタ１２のソース端子は
接地され、同様に、ドレイン端子は外部接続用のパッド
１６に接続され、ゲート端子は抵抗素子３８を介して接
地されている。また、ダイオード３６のＰ側端子は接地
され、そのＮ側端子はトランジスタ１２のゲート端子に
入力されている。なお、同図においては図示していない
が、トランジスタ１２のドレイン・ソース間には寄生容
量が存在する。

【００４７】この半導体装置３４は、図１に示す半導体
装置１０の第２のトランジスタ１４の代わりにダイオー
ド、例えばＮ⁺Ｐ^-ダイオード３６を設け、さらに、第
１のトランジスタ１２のゲート端子を抵抗素子３８を介
して接地したもので、図１に示す半導体装置１０と比較
して小型化が可能である。また、図１に示す半導体装置
１０の通常の使用時において、第１のトランジスタ１２
のゲート端子の電位は、第２のトランジスタ１４のドレ
イン・基板間のリーク電流として、長時間をかけて引き
抜かれることによりグランド電位に固定していたが、こ
の半導体装置３４においては、抵抗素子３８を介して瞬
時に引き抜くことができるため、さらに安定性を向上さ
せることができる。

【００４８】なお、ダイオード３６は、図１に示す半導
体装置１０の第２のトランジスタ１４が、そのゲート端
子に印加される電圧によりオン状態となる代わりに、ダ
イオード３６の逆方向に電圧を印加して、そのブレーク
ダウンによりオン状態とすることで、図１に示す半導体
装置１０の第２のトランジスタ１４と同様に作用するも
のであるから、そのブレークダウン電圧は、図１に示す
半導体装置１０の第２のトランジスタ１４のしきい値に
略同一であるのが好ましい。また、このダイオード３６
の順方向降下電圧により、トランジスタ１２にチャネル
がアナログ的に形成されて、このチャネルを介してリー
ク電流が流れるのを防止するために、このダイオード３
６の接合面積をある程度大きくし、順方向降下電圧を小
さくするのが好ましい。また、抵抗素子３８は、ダイオ
ード３６がブレークダウンを発生した際のオン抵抗とと
もに合成抵抗を構成するため、その合成抵抗値がトラン
ジスタ１２のゲート端子を制御できるように適宜設定す
るのが好ましい。

【００４９】次に、図８に示す半導体装置４０は、第１
のトランジスタ１２と、第２のトランジスタ１４と、抵
抗素子３８とから構成されている。この半導体装置４０
は、図１に示す半導体装置１０において、第１のトラン
ジスタ１２のゲート端子、即ち、第２のトランジスタ１
４のゲートおよびドレイン端子を抵抗素子３８を介して
接地したものである。従って、上述するように、通常の
使用時において、第１のトランジスタ１２のゲート端子
の電位は、抵抗素子３８を介して瞬時に引き抜くことが
できるため、安定性を向上させることができる。また、
図７に示す半導体装置３４と同様に、抵抗素子３８は、
第２のトランジスタ１４がオン状態になった際のオン抵
抗とともに合成抵抗を構成するため、その合成抵抗値が
第１のトランジスタ１２のゲート端子を制御できるよう
に適宜設定するのが好ましい。

【００５０】

【発明の効果】以上詳細に説明した様に、本発明の半導
体装置は、パッドに印加される静電気の放電電流をグラ
ンドに放電する第１のトランジスタと、この第１のトラ
ンジスタを制御する小さなサイズの第２のトランジスタ
とを備えるもので、静電気による電圧が印加されると、
第１のトランジスタがオン状態となることで、第１のト
ランジスタのブレークダウン電圧を引き下げ、さらにブ
レークダウンを発生した際には、第１のトランジスタを
介して均一に放電電流をグランドに放電することで、第
１のトランジスタ自身が静電気により破壊されることな
く、静電気による大電流を素早く放電させることができ
る。

【００５１】従って、本発明の半導体装置を、例えば、
入力保護回路として、あるいは出力バッファにおけるト
ランジスタ等の保護回路として設けることにより、ＬＳ
Ｉチップの静電耐圧を向上させることができ、静電気放
電によりＬＳＩチップの内部素子が破壊されることを未
然に防止することができる。また、本発明の半導体装置
によれば、通常の薄いゲート酸化膜を有するトランジス
タを用いているので、半導体装置の製造プロセスに何ら
変更を加えることなく、従来の製造プロセスを用いて本
発明の半導体装置を製造することができる。また、本発
明の半導体装置によれば、低い静電気電圧において動作
を開始するので、ＬＳＩチップの内部素子を長時間静電
気パルスに晒すという危険性が極めて少なく、また、第
２のトランジスタは、サイズは小さくてもそのスイッチ
ング速度が早いので、立ち上がりの素早い静電気パルス
であっても素早く対応することができる。さらに、本発
明の半導体装置は、同様に、保護回路素子としてのサイ
リスタ等に対するトリガー用回路としても応用すること
ができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の一実施例の構成回路図で
ある。

【図２】ＮＭＯＳトランジスタのドレイン電圧とドレイ
ン電流との関係を示すグラフである。

【図３】ＥＳＤ発生時において、本発明の半導体装置の
未使用のＮＭＯＳトランジスタのゲート端子の変化を示
すグラフである。

【図４】本発明の半導体装置および従来の半導体装置の
ドレインリーク電流と静電気電圧との関係を示すグラフ
である。

【図５】本発明の半導体装置を出力バッファに適用する
一実施例の構成回路図である。

【図６】本発明の半導体装置において、パッド電圧とゲ
ート電圧との関係を示す一実施例のグラフである。

【図７】本発明の半導体装置の別の実施例の構成回路図
である。

【図８】本発明の半導体装置のさらに別の実施例の構成
回路図である。

【図９】従来のＥＳＤに対する保護回路を持たない半導
体装置の一例の構成回路図である。

【図１０】従来のＥＳＤに対する保護回路を有する半導
体装置の一例の構成回路図である。

【符号の説明】

１０、２０、２２、３０、３４、４０半導体装置１２、１４、３２トランジスタ１６パッド１８、２８寄生容量２４薄酸化膜トランジスタ２６フィールドトランジスタ３６ダイオード３８抵抗素子

Claims

【特許請求の範囲】

【請求項１】パッドに印加される静電気の放電電流をグ
ランドに放電する第１のトランジスタと、この第１のト
ランジスタを制御する第２のトランジスタとを有する保
護回路を備え、前記第１のトランジスタのソース端子は接地され、その
ドレイン端子は前記パッドに接続され、前記第２のトラ
ンジスタのソース端子は接地され、そのゲート端子およ
びドレイン端子は短絡され、前記第１のトランジスタの
ゲート端子に入力されていることを特徴とする半導体装
置。