JP2011096879A - 半導体集積回路 - Google Patents

Abstract

【課題】高速な信号伝搬を犠牲とすることなくＥＳＤ耐量に優れた半導体集積回路を実現できるようにする。
【解決手段】半導体集積回路は、第１の機能回路ブロック１１と、第２の機能回路ブロック１２と、中継回路ブロック１３と、第１の保護回路ブロック１５と、第２の保護回路ブロック１６とを備えている。第１の保護回路ブロック１５は、第１の高電圧電源線１１１及び第１の低電圧電源線１１２の一方と、第３の高電圧電源線１１５及び第３の低電圧電源線１１６の一方との間に接続されたＥＳＤ保護回路を有している。第２の保護回路ブロック１６は、第２の高電圧電源線１１３及び第２の低電圧電源線１１４の一方と、第３の高電圧電源線１１５及び第３の低電圧電源線１１６の一方との間に接続されたＥＳＤ保護回路を有している。
【選択図】図１

Description

本発明は半導体集積回路に関し、特に、複数の電源系を有する半導体集積回路に関する。

近年の半導体集積回路（ＬＳＩ）の高集積化及びデジタル技術の進歩に伴い、多くのＬＳＩにおいて、デジタル回路とアナログ回路とが１つのＬＳＩチップ内に形成されている。デジタル回路とアナログ回路とは、一般的に異なる電圧によって動作する。このため、ＬＳＩチップ内に、異なる電圧を供給する複数の電源系を設ける必要がある。複数の電源系を有するＬＳＩチップは、１つの電源系のみを備えた回路と異なる静電放電（ＥＳＤ： Electro Static Discharge）保護設計を行う必要がある。具体的には、各電源端子から流入するＥＳＤに対して、すべての内部回路が破壊しないようにＥＳＤ保護回路を設計する必要がある。また、半導体プロセスの微細化が進むにつれ、ＬＳＩの高機能化が進み、１つのチップ内に存在する回路ブロックの数が増大している。これに伴い、１つのチップ内に必要とされる電源系の数も増加している。例えば、ビデオ用又はデジタルビデオディスク用等のＬＳＩの場合２０種類以上の電源系が存在することもあり得る。このような場合には、電源系のそれぞれにＥＳＤ保護回路を設ける必要がある。

システムＬＳＩの場合、回路ブロックが形成された内部領域の周囲に設けられたＩＯセル領域にＥＳＤ保護回路を形成することが一般的に行われている。ある電源端子にＥＳＤが発生した場合には、ＥＳＤ保護回路が形成されたＩＯセル領域を介してサージ電流は接地へ流れる。この場合における、ＥＳＤが発生した電源端子とサージ電流が抜ける接地端子との間に加わるＥＳＤ電圧Ｖesdは、サージ電流が流れる経路に存在するＥＳＤ保護回路の電流電圧特性によって決まる。具体的には、次の式（１）により表される。

Ｖesd＝（Ｒesd-total＋Ｒmetal-total）×Ｉesd＋Ｖh-total ・・・（１）
但し、Ｒesd-totalは放電経路に存在するＥＳＤ保護回路のオン抵抗の合計であり、Ｒmetal-totalは放電経路の配線抵抗の合計であり、ＩesdはＥＳＤピーク電流であり、Ｖh-totalは放電経路に存在するＥＳＤ保護回路のホールディング電圧の合計である。

従って、放電経路が長くなるほど配線抵抗の合計Ｒmetal-totalが上昇するため、Ｖesdが上昇する。また、放電経路に存在するＥＳＤ保護回路の段数が増加するほどＥＳＤ保護回路のオン抵抗の合計Ｒesd-total及びホールディング電圧の合計Ｖh-totalが上昇するためＥＳＤ電圧Ｖesdが上昇する。一般に、Ｒesd-total及びＶh-totalの寄与は、Ｒmetal-totalの寄与よりも大きい。このため、ＥＳＤ電圧Ｖesdは、放電経路に存在するＥＳＤ保護回路の電流電圧特性によって決まるといえる。

ＥＳＤ電圧Ｖesdは、電源端子と接地端子との間だけでなく、信号線を介して入力側の回路ブロックの入力端子にも加わる。Ｖesdが入力端子の耐圧、具体的には入力端子と接続されたトランジスタのゲート酸化膜耐圧を超える場合には、トランジスタが破壊される。電源系の増加によりＥＳＤ保護回路の数が増加する一方、素子の微細化に伴いゲート酸化膜耐圧及びドレイン耐圧等のトランジスタの耐圧が低下している。このため、信号線を介したトランジスタの破壊は発生しやすくなる傾向にある。

２種類以上の電源系を備える半導体集積回路において特に、インターフェース部のＥＳＤ保護を行う方法として、異なる電源系により構成された回路ブロック間における信号のインターフェース部にＥＳＤ保護回路を挿入することが知られている（例えば、特許文献１を参照。）。

図５は、従来の異なる電圧の電源に接続された回路ブロック間のインターフェース部に挿入するＥＳＤ保護回路を示している。図５に示すように、電源Ｅ１に接続された回路ｓ１と電源Ｅ２に接続された回路ｓ２とを接続する信号線の途中に抵抗ｒが挿入され、信号線と入力側回路ブロックの電源線Ｅ２との間にはｐＭＯＳ（Metal-Oxide-Semiconductor）トランジスタｐが接続され、信号線と接地との間にはｎＭＯＳトランジスタｎが接続されている。信号線自体にＥＳＤ保護回路が挿入されているため、ＩＯセル領域等に設けられた本来の放電経路だけでなく、信号線にＶesdが印加されたとしても、入力側回路ブロックのトランジスタが破壊されることはない。

特開２００６−２３８０７４号公報

しかしながら、前記従来のＥＳＤ保護回路は、信号線に挿入されている。このため、信号線に容量及び抵抗を付加した状態となり、信号遅延が生じ、高速な信号伝搬が困難になるという問題がある。近年のシステムＬＳＩにおいては、ギガヘルツレベルでの動作が求められており、このような方法を用いることは困難である。

本発明は、前記の問題を解決し、高速な信号伝搬を犠牲とすることなくＥＳＤ耐量に優れた半導体集積回路を実現できるようにすることを目的とする。

前記の目的を達成するため、本発明は半導体集積回路を、２つの機能回路ブロックが中継回路ブロックを介して接続され、機能回路ブロックと中継回路ブロックとの間に保護回路ブロックが設けられた構成とする。

具体的に、本発明に係る半導体集積回路は、第１の機能回路を有する第１の機能回路ブロックと、第１の機能回路からの出力信号を受ける第２の機能回路を有する第２の機能回路ブロックと、第１の機能回路ブロックと第２の機能回路ブロックとの間に設けられ、中継回路を有する中継回路ブロックと、第１の機能回路ブロックと中継回路ブロックとの間に設けられ、第１のＥＳＤ保護回路を有する第１の保護回路ブロックと、第２の機能回路ブロックと中継回路ブロックとの間に設けられ、第２のＥＳＤ保護回路を有する第２の保護回路ブロックとを備え、第１の機能回路は、第１の高電圧電源線と第１の低電圧電源線との間に接続されており、第２の機能回路は、第２の高電圧電源線と第２の低電圧電源線との間に接続されており、中継回路は、第３の高電圧電源線と第３の低電圧電源線との間に接続されており、第１の機能回路の出力端子は、第１の信号線を介して中継回路の入力端子と接続されており、中継回路の出力端子は、第２の信号線を介して第２の機能回路の入力端子と接続されており、第１のＥＳＤ保護回路は、第１の高電圧電源線及び第１の低電圧電源線の一方と、第３の高電圧電源線及び第３の低電圧電源線の一方との間に接続されており、第２のＥＳＤ保護回路は、第２の高電圧電源線及び第２の低電圧電源線の一方と、第３の高電圧電源線及び第３の低電圧電源線の一方との間に接続されている。

本発明の半導体集積回路は、第１の機能回路ブロックと第２の機能回路ブロックとの間に中継回路ブロックが挿入され、第１の機能回路ブロックと中継回路ブロックとの間には第１の保護回路ブロックが接続され、中継回路ブロックと第２の機能回路ブロックとの間には第２の保護回路ブロックが接続されている。このため、信号線に加わるＥＳＤ電圧は、中継回路により分散される。従って、ＥＳＤが発生した場合に第２の機能回路の入力端子に加わる電圧を、中継回路ブロックを設けていない場合よりも小さくすることができる。また、信号線に静電放電保護回路を挿入する場合と異なり容量及び抵抗の付加による信号遅延が生じないという利点が得られる。

本発明の半導体集積回路において、第１の保護回路ブロックは、第３のＥＳＤ保護回路を有し、第１のＥＳＤ保護回路は、第１の高電圧電源線と第３の高電圧電源線との間に接続され、第３のＥＳＤ保護回路は、第１の低電圧電源線と第３の低電圧電源線との間に接続されている構成とすればよい。

この場合において、第１の保護回路ブロックは、第４のＥＳＤ保護回路及び第５のＥＳＤ保護回路を有し、第４のＥＳＤ保護回路は、第１の高電圧電源線と第３の低電圧電源線との間に接続され、第５のＥＳＤ保護回路は、第１の低電圧電源線と第３の高電圧電源線との間に接続されている構成としてもよい。

本発明の半導体集積回路において、第２の保護回路ブロックは、第６のＥＳＤ保護回路を有し、第２のＥＳＤ保護回路は、第２の高電圧電源線と第３の高電圧電源線との間に接続され、第６のＥＳＤ保護回路は、第２の低電圧電源線と第３の低電圧電源線との間に接続されている構成とすればよい。

この場合において、第２の保護回路ブロックは、第７のＥＳＤ保護回路及び第８のＥＳＤ保護回路を有し、第７のＥＳＤ保護回路は、第２の低電圧電源線と第３の高電圧電源線との間に接続され、第８のＥＳＤ保護回路は、第２の高電圧電源線と第３の低電圧電源線との間に接続されている構成としてもよい。

本発明の半導体集積回路において、第１の機能回路ブロックは、第１の高電圧電源線と第１の低電圧電源線との間に接続された第９のＥＳＤ保護回路を有し、第２の機能回路ブロックは、第２の高電圧電源線と第２の低電圧電源線との間に接続された第１０のＥＳＤ保護回路を有し中継回路ブロックは、第３の高電圧電源線と第３の低電圧電源線との間に接続された第１１のＥＳＤ保護回路を有していてもよい。

本発明の半導体集積回路において、中継回路は、インバータ回路とすればよい。

本発明の半導体集積回路において、第１の低電圧電源線、第２の低電圧電源線及び第３の低電圧電源線の電位は互いに等しくてもよい。

本発明の半導体集積回路において、第１の高電圧電源線、第２の高電圧電源線及び第３の高電圧電源線の電位は互いに等しくてもよい。

本発明の半導体集積回路において、第１の高電圧電源線にＥＳＤが印加された場合に、第１の高電圧電源線と第３の低電圧電源線との間に加わるＥＳＤ電圧が、中継回路の入力端子の耐圧よりも低くなるように、第１の保護回路ブロックに含まれるＥＳＤ保護回路の電流電圧特性が設定されており、第３の高電圧電源線と第２の低電圧電源線との間に加わるＥＳＤ電圧が、第２の機能回路の入力端子の耐圧よりも低くなるように、第２の保護回路ブロックに含まれるＥＳＤ保護回路の電流電圧特性が設定されていればよい。

本発明に係る半導体集積回路によれば、高速な信号伝搬を犠牲とすることなくＥＳＤ耐量に優れた半導体集積回路を実現できる。

一実施形態に係る半導体集積回路を示す回路図である。 一実施形態に係る半導体集積回路の保護回路ブロックの一例を示す回路図である。 （ａ）及び（ｂ）は、ＥＳＤ保護回路の一例を示す回路図である。 （ａ）及び（ｂ）は、ＥＳＤ保護回路の一例を示す回路図である。 従来例に係るＥＳＤ保護回路を示す回路図である。

図１は、一実施形態に係る半導体集積回路の回路構成を示している。図１に示すように、第１の機能回路ブロック１１及び第２の機能回路ブロック１２と、第１の機能回路ブロック１１と第２の機能回路ブロック１２との間において信号を中継する中継回路ブロック１３とを備えている。第１の機能回路ブロック１１と中継回路ブロック１３との間には第１の保護回路ブロック１５が設けられており、中継回路ブロック１３と第２の機能回路ブロック１２との間には、第２の保護回路ブロック１６が設けられている。

第１の機能回路ブロック１１は、第１の高電圧電源線１１１と第１の低電圧電源線１１２との間に接続された第１の機能回路１０１を有している。第２の機能回路ブロック１２は、第２の高電圧電源線１１３と第２の低電圧電源線１１４との間に接続された第２の機能回路１０２を有している。第１の機能回路１０１及び第２の機能回路１０２は、どのような回路であってもよく、例えばアナログ回路、デジタル回路又はメモリ回路等とすればよい。

中継回路ブロック１３は、第３の高電圧電源線１１５と、第３の低電圧電源線１１６との間に接続された中継回路１０３を有している。第１の機能回路１０１の出力端子と中継回路１０３の入力端子とは、第１の信号線１０５により接続されている。中継回路１０３の出力端子と第２の機能回路１０２の入力端子とは、第２の信号線１０６により接続されている。第１の機能回路１０１の入力端子は、他の回路ブロックの出力端子と接続されているか又は、半導体集積回路の外部入力端子と接続されている。第２の機能回路１０２の出力端子は、他の回路ブロックの入力端子と接続されているか又は、半導体集積回路の外部出力端子と接続されている。中継回路１０３は特に限定されないがインバータ回路とすればよい。

第１の保護回路ブロック１５は、第１の高電圧電源線１１１と第３の高電圧電源線１１５との間に接続されたＥＳＤ保護回路１３１Ａと、第１の低電圧電源線１１２と第３の低電圧電源線１１６との間に接続されたＥＳＤ保護回路１３１Ｂと、第１の高電圧電源線１１１と第３の低電圧電源線１１６との間に接続されたＥＳＤ保護回路１３１Ｃと、第１の低電圧電源線１１２と第３の高電圧電源線１１５との間に接続されたＥＳＤ保護回路１３１Ｄとを有している。

第２の保護回路ブロック１６は、第３の高電圧電源線１１５と第２の高電圧電源線１１３との間に接続されたＥＳＤ保護回路１３２Ａと、第３の低電圧電源線１１６と第２の低電圧電源線１１４との間に接続されたＥＳＤ保護回路１３２Ｂと、第３の高電圧電源線１１５と第２の低電圧電源線１１４との間に接続されたＥＳＤ保護回路１３２Ｃと、第３の低電圧電源線１１６と第２の高電圧電源線１１３との間に接続されたＥＳＤ保護回路１３２Ｄとを有している。

第１の機能回路ブロック１１は第１の高電圧電源線１１１と第１の低電圧電源線１１２との間に接続されたＥＳＤ保護回路１２１を有し、第２の機能回路ブロック１２は第２の高電圧電源線１１３と第２の低電圧電源線１１４との間に接続されたＥＳＤ保護回路１２２を有し、中継回路ブロック１３は第３の高電圧電源線１１５と第３の低電圧電源線１１６との間に接続されたＥＳＤ保護回路１２３を有している。

図１において、第１の高電圧電源線１１１、第２の高電圧電源線１１３及び第３の高電圧電源線１１５は互いに独立している。第１の低電圧電源線１１２、第２の低電圧電源線１１４及び第３の低電圧電源線１１６も互いに独立している。第１の高電圧電源線１１１は第１の低電圧電源線１１２よりも電位が高く、第２の高電圧電源線１１３は第２の低電圧電源線１１４よりも電位が高く、第３の高電圧電源線１１５は第３の低電圧電源線１１６よりも電位が高い。但し、第１の高電圧電源線１１１、第２の高電圧電源線１１３及び第３の高電圧電源線１１５が同電位の電源線であってもよい。また、第１の低電圧電源線１１２、第２の低電圧電源線１１４及び第３の低電圧電源線１１６は接地等の共通の電源線であってもよい。さらに、第１の低電圧電源線１１２と第２の高電圧電源線１１３とが接地であり、第１の高電圧電源線１１１が正電位の電源線であり、第２の低電圧電源線１１４が負電位の電源線であるような構成であってもよい。

図１において、第１の保護回路ブロック１５及び第２の保護回路ブロック１６がそれぞれ４つのＥＳＤ保護回路を有し、第１の機能回路ブロック１１、第２の機能回路ブロック１２及び中継回路ブロック１３のそれぞれが高電圧電源線と低電圧電源線との間を接続するＥＳＤ保護回路を有している例を示した。保護回路ブロックを４つのＥＳＤ保護回路により構成し、ブロック間において電源線同士を相互にＥＳＤ保護回路を介して接続することにより、どのような経路のサージに対しても、放電経路を最短にすることができるという利点が得られる。例えば、第１の高電圧電源線１１１と第３の高電圧電源線１１５との間にサージ電流が流れる場合の最短の経路に存在するＥＳＤ保護回路の数は１となる。同様に、第１の高電圧電源線１１１と第３の低電圧電源線１１６との間、第１の低電圧電源線１１２と第３の低電圧電源線１１６との間及び第１の低電圧電源線１１２と第３の高電圧電源線１１５との間においても、ＥＳＤ保護回路の最小の数は１となる。

式（１）に示したように、サージ電流が流れる経路に存在するＥＳＤ保護回路の数が少ないほど、Ｒesd-total及びＶh-totalが小さくなるため、ＥＳＤにより発生するサージ電圧Ｖesdを低く抑えることができる。但し、ＥＳＤ保護回路が存在しない場合には、ＥＳＤ電流を逃がすことができず、回路が保護できないため少なくとも１つのＥＳＤ保護回路が必要となる。このため、図１に示すように回路保護ブロックを４つのＥＳＤ保護回路により構成し、隣接する回路ブロックに存在する電源線同士の間に接続された最小のＥＳＤ保護回路の数を１とすることによりＥＳＤ電圧を低減する効果を大きくすることができる。しかし、ＥＳＤ保護回路の数が増えると半導体集積回路においてＥＳＤ保護回路が占める面積が増大してしまう。このため、機能回路の耐圧、サージが流れる経路及びＥＳＤ保護回路の電流電圧特性等に応じてＥＳＤ保護回路の数及びＥＳＤ保護回路を挿入する位置を選択すればよい。

例えば、第１の保護回路ブロックにおいてＥＳＤ保護回路を２つ設ける場合には、図２（ａ）〜（ｆ）に示すような組み合わせとすることができる。例えば、図２（ａ）に示す第１の保護回路ブロック１５は、第１の高電圧電源線１１１と第３の高電圧電源線１１５との間に接続されたＥＳＤ保護回路１３１Ａと、第１の低電圧電源線１１２と第３の低電圧電源線１１６との間に接続されたＥＳＤ保護回路１３１Ｂとにより構成されており、ＥＳＤ保護回路１３１Ｃ及びＥＳＤ保護回路１３１Ｄは設けられていない構成である。図２（ａ）に示す２つのＥＳＤ保護回路を有する第１の保護回路ブロック１５を図１に示す４つのＥＳＤ保護回路を有する第１の保護回路ブロック１５と置き換えて用いた場合には、第１の高電圧電源線１１１と第３の低電圧電源線１１６との間にサージ電流が流れる場合の最短の経路に存在するＥＳＤ保護回路の数は２となる。しかし、ＥＳＤ保護回路１２１とＥＳＤ保護回路１３１Ｂとを通過する経路と、ＥＳＤ保護回路１３１ＡとＥＳＤ保護回路１２３とを通過する経路とが並列に存在する。このため、第１の高電圧電源線１１１と第３の低電圧電源線１１６との間にＥＳＤにより発生する電圧は、第１の保護回路ブロック１５が４個のＥＳＤ保護回路により構成されている場合の単純に２倍とはならない。

さらに、ＥＳＤ保護回路は、１つであってもよいし、３つであってもよい。つまり、第１の保護回路ブロック１５の場合には、第１の高電圧電源線１１１及び第１の低電圧電源線１１２の一方と、第３の高電圧電源線１１５及び第３の低電圧電源線１１６の一方とを接続する少なくとも１つのＥＳＤ保護回路があればよい。第２の保護回路ブロック１６についても同様である。また、第１の保護回路ブロック１５と第２の保護回路ブロック１６とは、同一の構成であっても、異なる構成であってもよい。例えば、第１の保護回路ブロック１５は４個のＥＳＤ保護回路により構成し、第２の保護回路ブロック１６は２個のＥＳＤ保護回路により構成してもよい。

以下に、本実施形態の半導体集積回路にＥＳＤが印加された場合の動作について説明する。例えば、第１の高電圧電源線１１１にＥＳＤが加わり、第２の低電圧電源線１１４に抜ける場合を考える。また、第１の保護回路ブロック１５及び第２の保護回路ブロック１６は共に４個のＥＳＤ保護回路により構成されているとする。この場合、第１の高電圧電源線１１１と第３の低電圧電源線１１６との間にＥＳＤにより加わる電圧Ｖ１−３は、第１の高電圧電源線１１１と第３の低電圧電源線１１６との間に接続されたＥＳＤ保護回路の電流電圧特性によって決まる。第１の高電圧電源線１１１と第２の低電圧電源線１１４との間にＥＳＤにより加わる電圧Ｖ１−２は、第１の高電圧電源線１１１と第２の低電圧電源線１１４との間に接続されたＥＳＤ保護回路の電流電圧特性によって決まる。第１の保護回路ブロック１５と第２の保護回路ブロック１６とが同一の構成である場合には、Ｖ１−２はＶ１−３のほぼ２倍となる。

本実施形態の半導体集積回路は、第１の機能回路１０１の出力端子と第２の機能回路１０２の入力端子とは、中継回路１０３を介して接続されている。このため、第１の高電圧電源線１１１にＥＳＤが発生した場合には、中継回路１０３の入力端子には電圧Ｖ１−３が加わる。また、第２の機能回路１０２の入力端子には電圧Ｖ１−２と電圧Ｖ１−３の差に当たる電圧が加わる。一方、第１の機能回路１０１の出力端子と第２の機能回路１０２の入力端子とが中継回路を介さずに直接接続されている場合には、第２の機能回路１０２の入力端子には電圧Ｖ１−２が加わる。このように、２つの機能回路の間に、中継回路ブロックと保護回路ブロックとを設けることにより、ＥＳＤが発生した場合に機能回路の入力端子に加わる電圧を小さく抑えることが可能となる。

また、信号線にＥＳＤ保護回路を挿入する場合と異なり、信号線に容量及び抵抗を付加する必要がなく、大きな信号遅延は発生しない。中継回路１０３を挿入したことにより多少の信号遅延が生じるが、中継回路１０３をインバータとすれば信号遅延を小さく抑えることが可能である。

本実施形態においては、第１の機能回路ブロックと第２の機能回路ブロックとの間に中継回路ブロックが１段だけ挿入された構成を示した。しかし、第１の機能回路ブロックと第２の機能回路ブロックとの間に複数段の中継回路ブロックが挿入されていてもよい。中継回路ブロックを複数段設ける場合には、中継回路ブロック同士の間にも保護回路ブロックを挿入すればよい。また、複数段の中継回路ブロックを挿入する場合には、後ろの段ほど駆動能力が大きいインバータを用いることが好ましい。このようにすることにより、遅延時間を小さく抑えつつ消費電力を低減できる。

各ＥＳＤ保護回路は、既知のＥＳＤ保護回路とすればよい。例えば、図３（ａ）及び（ｂ）に示すような、ＭＯＳトランジスタを用いた回路とすればよい。図３（ａ）及び（ｂ）の回路は、一般的には、電位差がある２つの電源線の間に接続するＥＳＤ保護回路として適している。図３（ａ）に示したｎ型ＭＯＳトランジスタの場合にはドレインＤ側の端子Ｔ１を高電圧側に接続し、ゲートＧと接続されたソースＳ側の端子Ｔ２を低電圧側に接続することが好ましい。図３（ｂ）に示したｐ型ＭＯＳトランジスタの場合にはゲートＧと接続されたソースＳ側の端子Ｔ１を高電圧側に接続し、ドレインＤ側の端子Ｔ２を低電圧側に接続することが好ましい。但し、図３（ａ）及び（ｂ）に示したＥＳＤ保護回路は、電位が等しい電源線の間に接続することも可能である。

また、図４（ａ）及び（ｂ）に示すように、ダイオードを組み合わせてもよい。図４（ａ）の場合、接続するダイオードの数によってホールド電圧を変化させることができる。図４（ａ）に示した回路の場合、アノード側の端子Ｔ１を高電圧側に接続し、カソード側の端子Ｔ２を低電圧側に接続すればよい。電位が等しい電源線の間に接続するＥＳＤ保護回路は、図４（ｂ）に示すように、２つのダイオードを逆並列に接続すればよい。この場合においても、複数のダイオードを直列接続して逆並列に接続すれば、ホールド電圧を変化させることができる。このようなＥＳＤ保護回路を用いることにより、必要とするオン抵抗及びホールド電圧を有するＥＳＤ保護回路を設計することができる。また、複数のＥＳＤ保護回路を組み合わせることも可能である。

第１の保護回路ブロック１５及び第２の保護回路ブロック１６に含まれるＥＳＤ保護回路の電流電圧特性は以下のように設定すればよい。例えば、第１の高電圧電源線１１１にＥＳＤが加わり、第２の低電圧電源線１１４に抜ける場合には、第１の信号線１０５と第３の低電圧電源線１１６との間に加わるＥＳＤ電圧が中継回路１０３の入力端子の耐圧より低くなり、第２の信号線１０６と第２の低電圧電源線１１４との間に加わるＥＳＤ電圧が第２の機能回路１０２の入力端子の耐圧よりも低くなるようにすればよい。つまり、第１の高電圧電源線１１１と第３の低電圧電源線１１６との間に加わるＥＳＤ電圧が中継回路１０３の入力端子の耐圧より低くなり、第３の高電圧電源線１１５と第２の低電圧電源線１１４との間に加わるＥＳＤ電圧が第２の機能回路１０２の入力端子の耐圧よりも低くなるようにすればよい。

本実施形態においては、第１の機能回路ブロックと中継回路ブロックとの間及び中継回路ブロックと第２の機能回路ブロックとの間に保護回路ブロックが１つだけ接続された構成を示した。しかし、すべての機能回路ブロック同士の間に存在する保護回路ブロックが１つだけである必要はない。回路の耐圧等が許容できる範囲で、２つの機能回路ブロック同士の間に複数の保護回路ブロックが存在していても問題ない。

本発明に係る半導体集積回路は、高速な信号伝搬を犠牲とすることなくＥＳＤ耐量に優れた半導体集積回路を実現でき、特に、複数の電源系を有する半導体装置回路等として有用である。

１１ 第１の機能回路ブロック
１２ 第２の機能回路ブロック
１３ 中継回路ブロック
１５ 第１の保護回路ブロック
１６ 第２の保護回路ブロック
１０１ 第１の機能回路
１０２ 第２の機能回路
１０３ 中継回路
１０５ 第１の信号線
１０６ 第２の信号線
１１１ 第１の高電圧電源線
１１２ 第１の低電圧電源線
１１３ 第２の高電圧電源線
１１４ 第２の低電圧電源線
１１５ 第３の高電圧電源線
１１６ 第３の低電圧電源線
１２１ ＥＳＤ保護回路
１２２ ＥＳＤ保護回路
１２３ ＥＳＤ保護回路
１３１Ａ ＥＳＤ保護回路
１３１Ｂ ＥＳＤ保護回路
１３１Ｃ ＥＳＤ保護回路
１３１Ｄ ＥＳＤ保護回路
１３２Ａ ＥＳＤ保護回路
１３２Ｂ ＥＳＤ保護回路
１３２Ｃ ＥＳＤ保護回路
１３２Ｄ ＥＳＤ保護回路

Claims (10)

1. 第１の機能回路を有する第１の機能回路ブロックと、
   前記第１の機能回路からの出力信号を受ける第２の機能回路を有する第２の機能回路ブロックと、
   前記第１の機能回路ブロックと前記第２の機能回路ブロックとの間に設けられ、中継回路を有する中継回路ブロックと、
   前記第１の機能回路ブロックと前記中継回路ブロックとの間に設けられ、第１のＥＳＤ保護回路を有する第１の保護回路ブロックと、
   前記第２の機能回路ブロックと前記中継回路ブロックとの間に設けられ、第２のＥＳＤ保護回路を有する第２の保護回路ブロックとを備え、
   前記第１の機能回路は、第１の高電圧電源線と第１の低電圧電源線との間に接続されており、
   前記第２の機能回路は、第２の高電圧電源線と第２の低電圧電源線との間に接続されており、
   前記中継回路は、第３の高電圧電源線と第３の低電圧電源線との間に接続されており、
   前記第１の機能回路の出力端子は、第１の信号線を介して前記中継回路の入力端子と接続されており、
   前記中継回路の出力端子は、第２の信号線を介して前記第２の機能回路の入力端子と接続されており、
   前記第１のＥＳＤ保護回路は、前記第１の高電圧電源線及び第１の低電圧電源線の一方と、前記第３の高電圧電源線及び第３の低電圧電源線の一方との間に接続されており、
   前記第２のＥＳＤ保護回路は、前記第２の高電圧電源線及び第２の低電圧電源線の一方と、前記第３の高電圧電源線及び第３の低電圧電源線の一方との間に接続されていることを特徴とする半導体集積回路。
2. 前記第１の保護回路ブロックは、第３のＥＳＤ保護回路を有し、
   前記第１のＥＳＤ保護回路は、前記第１の高電圧電源線と前記第３の高電圧電源線との間に接続され、
   前記第３のＥＳＤ保護回路は、前記第１の低電圧電源線と前記第３の低電圧電源線との間に接続されていることを特徴とする請求項１に記載の半導体集積回路。
3. 前記第１の保護回路ブロックは、第４のＥＳＤ保護回路及び第５のＥＳＤ保護回路を有し、
   前記第４のＥＳＤ保護回路は、前記第１の高電圧電源線と前記第３の低電圧電源線との間に接続され、
   前記第５のＥＳＤ保護回路は、前記第１の低電圧電源線と前記第３の高電圧電源線との間に接続されていることを特徴とする請求項２に記載の半導体集積回路。
4. 前記第２の保護回路ブロックは、第６のＥＳＤ保護回路を有し、
   前記第２のＥＳＤ保護回路は、前記第２の高電圧電源線と前記第３の高電圧電源線との間に接続され、
   前記第６のＥＳＤ保護回路は、前記第２の低電圧電源線と前記第３の低電圧電源線との間に接続されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路。
5. 前記第２の保護回路ブロックは、第７のＥＳＤ保護回路及び第８のＥＳＤ保護回路を有し、
   前記第７のＥＳＤ保護回路は、前記第２の低電圧電源線と前記第３の高電圧電源線との間に接続され、
   前記第８のＥＳＤ保護回路は、前記第２の高電圧電源線と前記第３の低電圧電源線との間に接続されていることを特徴とする請求項４に記載の半導体集積回路。
6. 前記第１の機能回路ブロックは、前記第１の高電圧電源線と前記第１の低電圧電源線との間に接続された第９のＥＳＤ保護回路を有し、
   前記第２の機能回路ブロックは、前記第２の高電圧電源線と前記第２の低電圧電源線との間に接続された第１０のＥＳＤ保護回路を有し
   前記中継回路ブロックは、前記第３の高電圧電源線と前記第３の低電圧電源線との間に接続された第１１のＥＳＤ保護回路を有していることを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路。
7. 前記中継回路は、インバータ回路であることを特徴とする請求項１〜６のいずれか１項に記載の半導体集積回路。
8. 前記第１の低電圧電源線、第２の低電圧電源線及び第３の低電圧電源線の電位は互いに等しいことを特徴とする請求項１〜７のいずれか１項に記載の半導体集積回路。
9. 前記第１の高電圧電源線、第２の高電圧電源線及び第３の高電圧電源線の電位は互いに等しいことを特徴とする請求項１〜８のいずれか１項に記載の半導体集積回路。
10. 前記第１の高電圧電源線にＥＳＤが印加された場合に、
    前記第１の高電圧電源線と前記第３の低電圧電源線との間に加わるＥＳＤ電圧が、前記中継回路の入力端子の耐圧よりも低くなるように、前記第１の保護回路ブロックに含まれるＥＳＤ保護回路の電流電圧特性が設定されており、
    前記第３の高電圧電源線と前記第２の低電圧電源線との間に加わるＥＳＤ電圧が、前記第２の機能回路の入力端子の耐圧よりも低くなるように、前記第２の保護回路ブロックに含まれるＥＳＤ保護回路の電流電圧特性が設定されていることを特徴とする請求項１〜９のいずれか１項に記載の半導体集積回路。

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