JPS63181524A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63181524A JPS63181524A JP62013224A JP1322487A JPS63181524A JP S63181524 A JPS63181524 A JP S63181524A JP 62013224 A JP62013224 A JP 62013224A JP 1322487 A JP1322487 A JP 1322487A JP S63181524 A JPS63181524 A JP S63181524A
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Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路における出力駆動回路の静ｖ１
気破壊を防止する回路に関する。
気破壊を防止する回路に関する。
従来の出力駆動回路の静電気破壊の防止対策としては第
７図のように出力駆動回路の出力配線に直列抵抗を入れ
て静電気による急激な電圧上昇を防いで保護したり、第
８図のように出力駆動回路を構成する絶縁ゲート電界効
果型トランジスタＣ以下ＭＯ８？ＥＴと略す）の形状を
大きくして静電気の吸収能力を増大させ静電気破壊を防
いでいた。なお第６図はＭＯＳＦＥＴの断面図を表わし
ていてＮ型ＭＯ８ＩＦＥＴの場合には１（Ｍ、１０２は
Ｎ拡散によってソース電極もしくはドレイ／電極となり
、１０３はゲート電極、１０４はＰ型の基板、１０５
、１０６はアルミ配線、１０７は酸化膜を示している。
７図のように出力駆動回路の出力配線に直列抵抗を入れ
て静電気による急激な電圧上昇を防いで保護したり、第
８図のように出力駆動回路を構成する絶縁ゲート電界効
果型トランジスタＣ以下ＭＯ８？ＥＴと略す）の形状を
大きくして静電気の吸収能力を増大させ静電気破壊を防
いでいた。なお第６図はＭＯＳＦＥＴの断面図を表わし
ていてＮ型ＭＯ８ＩＦＥＴの場合には１（Ｍ、１０２は
Ｎ拡散によってソース電極もしくはドレイ／電極となり
、１０３はゲート電極、１０４はＰ型の基板、１０５
、１０６はアルミ配線、１０７は酸化膜を示している。
ここでＮ拡散１０１もしくは１０２とＰ基板１０４の組
合せによってダイオードが形成される。またＭＯ８ＩＦ
ＫＴのチャンネル直下においてＮ拡散１０１．Ｐ基板１
０４．Ｎ拡散１０２のＮＰＮ構造が出来る。これらダイ
オードやＮＰＮ構造は静電気の吸収経路となっていて第
８図のようにＭＯＳＦＥＴの形状を大きくすれば吸収能
力は増大するので一般的に静電気破壊に対しては強くな
る。なお入力端子については前述した理由によりＭＯＳ
ＦＥＴを静電気吸収経路として用いた例はあるが出力端
子については出力駆動回路を構成するＭＯ８ＩＦＥＴが
静電気吸収経路を兼ねるので特にその為にＭＯＳＦＥＴ
を追加する例はなかった。
合せによってダイオードが形成される。またＭＯ８ＩＦ
ＫＴのチャンネル直下においてＮ拡散１０１．Ｐ基板１
０４．Ｎ拡散１０２のＮＰＮ構造が出来る。これらダイ
オードやＮＰＮ構造は静電気の吸収経路となっていて第
８図のようにＭＯＳＦＥＴの形状を大きくすれば吸収能
力は増大するので一般的に静電気破壊に対しては強くな
る。なお入力端子については前述した理由によりＭＯＳ
ＦＥＴを静電気吸収経路として用いた例はあるが出力端
子については出力駆動回路を構成するＭＯ８ＩＦＥＴが
静電気吸収経路を兼ねるので特にその為にＭＯＳＦＥＴ
を追加する例はなかった。
さて前述した従来回路例である第７図の回路では出力配
線に抵抗がつくので出力駆動回路としての駆動能力が低
下する。つまりインピーダンスが高くなったり、過渡応
答において応答性が低下するという問題点がある。また
第８図の回路のようにＭＯＳＦＥＴの形状を大きくする
ことによって対処する場合、大きくしすぎると駆動能力
が過大となり、動作時に多大な過渡電流が流れ電源変動
や雑音となって他の回路に影響を及はし誤動作の原因と
なるという問題点があった。
線に抵抗がつくので出力駆動回路としての駆動能力が低
下する。つまりインピーダンスが高くなったり、過渡応
答において応答性が低下するという問題点がある。また
第８図の回路のようにＭＯＳＦＥＴの形状を大きくする
ことによって対処する場合、大きくしすぎると駆動能力
が過大となり、動作時に多大な過渡電流が流れ電源変動
や雑音となって他の回路に影響を及はし誤動作の原因と
なるという問題点があった。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは駆動能力を低下させることなく、
また過大電流による電源変動や雑音を増加させることな
く、静電気破壊に対して強い出力駆動回路を提供するこ
とにある。
の目的とするところは駆動能力を低下させることなく、
また過大電流による電源変動や雑音を増加させることな
く、静電気破壊に対して強い出力駆動回路を提供するこ
とにある。
本つ６明の静″ｇＬ気破壊防止対策付出力駆動回路はα
） 半導体集積回路の出力駆動回路においてｂ） 集積
回路外部との中継点となる出力端子と、 Ｃ） ＠１１電源電、第２電源電位を電源とする出力駆
動回路としての構成要素となって≠てソースもしくはド
レインとなる第１電極を電源の第１電源電位に接続し、
ドレインもしくはソースとなる第２′ｒＪｉ極を前記出
力端子に接続された第１のＭＯＳＦＥＴと、 ｄ） 前記第１のＭＯ３ＩＦＦＸＴと同じ導電型で第１
［極及び第２電極は前記第１のＭＯ８ＩＦＭ’ｌ’の第
１′屯極、第２電極にそれぞれ接続され、かつゲート″
ｄＬ極は電源の第１電源電位もしくは第２電源電位のう
ちオフ（ＯＦ？）となる方の電源電位に接続した第２の
ＭＯ５１ｒＥＴを少くと、も有することを特徴とする。
） 半導体集積回路の出力駆動回路においてｂ） 集積
回路外部との中継点となる出力端子と、 Ｃ） ＠１１電源電、第２電源電位を電源とする出力駆
動回路としての構成要素となって≠てソースもしくはド
レインとなる第１電極を電源の第１電源電位に接続し、
ドレインもしくはソースとなる第２′ｒＪｉ極を前記出
力端子に接続された第１のＭＯＳＦＥＴと、 ｄ） 前記第１のＭＯ３ＩＦＦＸＴと同じ導電型で第１
［極及び第２電極は前記第１のＭＯ８ＩＦＭ’ｌ’の第
１′屯極、第２電極にそれぞれ接続され、かつゲート″
ｄＬ極は電源の第１電源電位もしくは第２電源電位のう
ちオフ（ＯＦ？）となる方の電源電位に接続した第２の
ＭＯ５１ｒＥＴを少くと、も有することを特徴とする。
本発明の上記の構成によれば出力部！ｉ！ＩＪ回路とし
てのＭＯ９ＦＦｉＴ以外に寸にオフであるＭＯ３ＩＦＫ
Ｔを設けているので雑音源となることもなく静ｉＷ％を
吸収する経路となるダイオードやチャネルが増大し、静
電気破壊に対し強くなる。
てのＭＯ９ＦＦｉＴ以外に寸にオフであるＭＯ３ＩＦＫ
Ｔを設けているので雑音源となることもなく静ｉＷ％を
吸収する経路となるダイオードやチャネルが増大し、静
電気破壊に対し強くなる。
第１図は本発明の第１の実施例を示す回路図である。第
１図においてＮ型ＭＯ８ＦＫＴＩ １の第１電極は正極
の電源電位である＋ＶＤＤ に接続され、Ｎ型ＭＯ３
ＩＦ］ｌｆ：Ｔ１２のソース電極は負極の電源電位であ
る一ＶＳＳ に接続され、Ｎ型ＭＯ８ＩＦＩ’ｌ’１
１の第２電極とＮ型ＭＯ３ＦＥＴ１２のドレイン電極は
互いに接続され、かつ出力端子１５に接続されている。
１図においてＮ型ＭＯ８ＦＫＴＩ １の第１電極は正極
の電源電位である＋ＶＤＤ に接続され、Ｎ型ＭＯ３
ＩＦ］ｌｆ：Ｔ１２のソース電極は負極の電源電位であ
る一ＶＳＳ に接続され、Ｎ型ＭＯ８ＩＦＩ’ｌ’１
１の第２電極とＮ型ＭＯ３ＦＥＴ１２のドレイン電極は
互いに接続され、かつ出力端子１５に接続されている。
またＭＯＳＦＥＴ１１ 。
１２のそれぞれのゲート電極１６．１７にはそれぞれ制
御信号が加わり、Ｎ型ＭＯ３ＦＥＴ１１ 。
御信号が加わり、Ｎ型ＭＯ３ＦＥＴ１１ 。
１２によって出力駆動回路が形成されている。Ｎ型ＭＯ
８ＦＥＴ１５の第１電極及び第２嵐極は１１型ＭＯ８Ｆ
ＩｎＴ１１の第１電極、第２電極にそれぞれ接続され、
ゲート電極は−■８δ に接続されている。さてＮ型Ｍ
Ｏ８ＦＥＴ１５がない場合でＮ型ＭＯ３ＩＦＥＴ１１の
形状が小さくドレイン電極によるダイオード面積やドレ
イン・ソース間の吸収経路面積が小さいと出力端子１５
と＋ｖＤＤの間、かつ＋ｖＤＤ より高い電圧が出力端
子１５に加わると静電気の吸収がすみやかに行なわれず
静屯気破−が起るが、第１図の回路のようにＮ型ＭＯ３
Ｆ］１８Ｔ１５を設け、かつその形状を充分に大きくす
ればドレインＫｍによるダイオード面積とドレイン・ソ
ース間の吸収経路を増大させることが出来て静電気破壊
が防止される。またＮ型ＭＯｉ９７ＥＴ１５のゲート電
極は−ｙｓｓ に接続されているのでＭＯＳＦＥＴ１
５は常にオフとなり、動作にともなう雑音の発生もなく
、またＭＯＳＦＥＴ１１と１２からなる出力駆動回路の
動作にも影響を与えない。したがって第１図のＬ路は雑
貨を増大させることなく静電気破壊に対して強い出力駆
動回路となっていることがわかる。
８ＦＥＴ１５の第１電極及び第２嵐極は１１型ＭＯ８Ｆ
ＩｎＴ１１の第１電極、第２電極にそれぞれ接続され、
ゲート電極は−■８δ に接続されている。さてＮ型Ｍ
Ｏ８ＦＥＴ１５がない場合でＮ型ＭＯ３ＩＦＥＴ１１の
形状が小さくドレイン電極によるダイオード面積やドレ
イン・ソース間の吸収経路面積が小さいと出力端子１５
と＋ｖＤＤの間、かつ＋ｖＤＤ より高い電圧が出力端
子１５に加わると静電気の吸収がすみやかに行なわれず
静屯気破−が起るが、第１図の回路のようにＮ型ＭＯ３
Ｆ］１８Ｔ１５を設け、かつその形状を充分に大きくす
ればドレインＫｍによるダイオード面積とドレイン・ソ
ース間の吸収経路を増大させることが出来て静電気破壊
が防止される。またＮ型ＭＯｉ９７ＥＴ１５のゲート電
極は−ｙｓｓ に接続されているのでＭＯＳＦＥＴ１
５は常にオフとなり、動作にともなう雑音の発生もなく
、またＭＯＳＦＥＴ１１と１２からなる出力駆動回路の
動作にも影響を与えない。したがって第１図のＬ路は雑
貨を増大させることなく静電気破壊に対して強い出力駆
動回路となっていることがわかる。
第２図は本発明の第２の実施例を示す回路図である。第
２図においてＮ型ＭＯ３７ＥＴ２１の第１電極は−ｙｓ
ｓ に接続され、Ｎ型ＭＯ５ＦＥｉＴ２２の第２嵐極
は＋’Ｖ ＤＤ に接続され、Ｎ型Ｍ０３？ＥｉＴ２
１の第２１Ｊｉ極とＮ型ＭＯ８？ＫＴ２２の第１電極は
互いに接続され、かつ出力端子２５に接続されている。
２図においてＮ型ＭＯ３７ＥＴ２１の第１電極は−ｙｓ
ｓ に接続され、Ｎ型ＭＯ５ＦＥｉＴ２２の第２嵐極
は＋’Ｖ ＤＤ に接続され、Ｎ型Ｍ０３？ＥｉＴ２
１の第２１Ｊｉ極とＮ型ＭＯ８？ＫＴ２２の第１電極は
互いに接続され、かつ出力端子２５に接続されている。
またＭＯＳＦＥＴ２１．２２のそれぞれのゲート′Ｉｔ
極２６，２７にはそれぞれ制ｇＪＪ信号が加わり、Ｎ型
ＭＯ３ＬＦＥＴ２１．２２によって出力駆動回路が形成
されている。Ｎ型ＭＯ５ＩＦＫＴ２５の第１電極及び第
２電極はＮ型ＭＯ８ＩＦＫＴ２１の第１寛極、第２電極
にそれぞれ接続され、ゲート電極は−Ｖ’ｓｓ に接
続されている。以上の回路構成は第１図の回路における
＋ＶＤＤ と出力殉子１５に接続された静電気吸収用
のＭＯ３ＩＦＫＴ１５を第２図の回路において静電気吸
収用のＭＯ３］１ＦＥＴ２３を一■ｓｓ と出力端子
２５０間に設けたものであり、基本的動作、及び原理は
第１図の回路の場合と同様である。
極２６，２７にはそれぞれ制ｇＪＪ信号が加わり、Ｎ型
ＭＯ３ＬＦＥＴ２１．２２によって出力駆動回路が形成
されている。Ｎ型ＭＯ５ＩＦＫＴ２５の第１電極及び第
２電極はＮ型ＭＯ８ＩＦＫＴ２１の第１寛極、第２電極
にそれぞれ接続され、ゲート電極は−Ｖ’ｓｓ に接
続されている。以上の回路構成は第１図の回路における
＋ＶＤＤ と出力殉子１５に接続された静電気吸収用
のＭＯ３ＩＦＫＴ１５を第２図の回路において静電気吸
収用のＭＯ３］１ＦＥＴ２３を一■ｓｓ と出力端子
２５０間に設けたものであり、基本的動作、及び原理は
第１図の回路の場合と同様である。
第３図は本発明の第３の実施例を示す回路図である。第
３図においてＮ型ＭＯＳＩＦＭ！Ｔ３１の第１屯極は十
ＶＤＤ に接続され、Ｎ型ＭＯ８ＦＥＴ３２のソース
電極は−ＶＳａ に接続され、Ｎ型ＭＯ３ＦＩ！：Ｔ
３１のに２電極とＮ型ＭＯ３ＩＦＥＴ５２のドレイン電
極は互いに接続され、かつ出力端子３５に接続されてい
る。またＭＯＳ’ｌ’ＨＴ５１．３２のそれぞれのゲー
ト電極５６．５７にはそれぞれ制御信号が加わり、Ｎ型
ＭＯ＋９１ＦＫ’ｌ’５１．３２によって出力駆動回路
が形成されている。
３図においてＮ型ＭＯＳＩＦＭ！Ｔ３１の第１屯極は十
ＶＤＤ に接続され、Ｎ型ＭＯ８ＦＥＴ３２のソース
電極は−ＶＳａ に接続され、Ｎ型ＭＯ３ＦＩ！：Ｔ
３１のに２電極とＮ型ＭＯ３ＩＦＥＴ５２のドレイン電
極は互いに接続され、かつ出力端子３５に接続されてい
る。またＭＯＳ’ｌ’ＨＴ５１．３２のそれぞれのゲー
ト電極５６．５７にはそれぞれ制御信号が加わり、Ｎ型
ＭＯ＋９１ＦＫ’ｌ’５１．３２によって出力駆動回路
が形成されている。
Ｎ型ＭＯ３ＩＦＥ’ｌ’５５の第１電極及び第２電極は
Ｎ型ＭＯ８ＩＰＥＴ３１の第１電極、第２′電極にそれ
ぞれ接続され、Ｎ型ＭＯ８ＩＦＥＴ５４のソース電極及
びドレイン電極はＮ型ＭＯ８？ＥＴ！５２のソース電極
、ドレイン電極にそれぞれ接続され、Ｎ型ＭＯ３ＦＥＴ
５３．５４のゲー′ト電極はともに−Ｖｓ８ に接続さ
れている。以上の回路構成は静電気吸収用のＭＯＳＦＥ
Ｔを＋７ ＤＤ 側としてＮ型ＭＯ３１’ＥＴ３３を
、−Ｖｓｓ 側としてＨ）ＪＩＭＯ８？ＥＴ３４を設
けたものである。第１図。
Ｎ型ＭＯ８ＩＰＥＴ３１の第１電極、第２′電極にそれ
ぞれ接続され、Ｎ型ＭＯ８ＩＦＥＴ５４のソース電極及
びドレイン電極はＮ型ＭＯ８？ＥＴ！５２のソース電極
、ドレイン電極にそれぞれ接続され、Ｎ型ＭＯ３ＦＥＴ
５３．５４のゲー′ト電極はともに−Ｖｓ８ に接続さ
れている。以上の回路構成は静電気吸収用のＭＯＳＦＥ
Ｔを＋７ ＤＤ 側としてＮ型ＭＯ３１’ＥＴ３３を
、−Ｖｓｓ 側としてＨ）ＪＩＭＯ８？ＥＴ３４を設
けたものである。第１図。
゛ 第２図の回路においては＋ｖＤＤ 側もしくは−ｙ
ｓｓ 側の一方にしか設けていなかった静電気吸収用
ＭＯ８ＦＥＴを第３図の回路においては＋Ｖ ＤＤ 、
−Ｖ ｓｓの両方に設け、静電気吸収能力の増大を図
っている。
ｓｓ 側の一方にしか設けていなかった静電気吸収用
ＭＯ８ＦＥＴを第３図の回路においては＋Ｖ ＤＤ 、
−Ｖ ｓｓの両方に設け、静電気吸収能力の増大を図
っている。
第４図は本発明の第４の実施例を示す回路図である。第
４図においてＰ型ＭＯＳＰ！！！Ｔ４１の第１電極は−
Ｖ ｓａ に接続され、Ｐ型Ｍ０３７Ｅ’ｌ’４２の
ソース電極は÷ｖＤＤ に接続され、Ｐ型Ｍ０３ＩＦｍ
Ｔ４１の第２電極とＰ型ＭＯ３ＦＫＴ４２のドレイ／電
極は互いに接続され、かつ出力端子４５に接続されてい
る。またＭＯＳＦＥＴ４１．４２のそれぞれのゲート［
極４６，４７にはそれぞれ制御信号が加わり、Ｐ型ＭＯ
５ＦＥＴ４１．４２によって出力駆動回路が形成されて
いる。Ｐ型ＭＯ８ＩＦＥ’Ｉ’４５の第１電極及び第２
′ｗ１極はＰ型ＭＯ３ＩＦＥＴ４１の第１電極、第２１
Ｊ１極にそれぞれ接続され、ゲート電極は＋■ＤＤ に
接続されている。以上の回路構成は８ｇ１図の回路にお
ける各Ｎ型ＭＯ８ＩＦＫＴをＰ型ＭＯ３？ＥＴに置き換
え、静電気吸収用のＭＯ！３ＦＥＴを−Ｖｓｓと出力端
子４５０間に設けたもので基本的動作、及び原理は第１
図の回路の場合と同様である。
４図においてＰ型ＭＯＳＰ！！！Ｔ４１の第１電極は−
Ｖ ｓａ に接続され、Ｐ型Ｍ０３７Ｅ’ｌ’４２の
ソース電極は÷ｖＤＤ に接続され、Ｐ型Ｍ０３ＩＦｍ
Ｔ４１の第２電極とＰ型ＭＯ３ＦＫＴ４２のドレイ／電
極は互いに接続され、かつ出力端子４５に接続されてい
る。またＭＯＳＦＥＴ４１．４２のそれぞれのゲート［
極４６，４７にはそれぞれ制御信号が加わり、Ｐ型ＭＯ
５ＦＥＴ４１．４２によって出力駆動回路が形成されて
いる。Ｐ型ＭＯ８ＩＦＥ’Ｉ’４５の第１電極及び第２
′ｗ１極はＰ型ＭＯ３ＩＦＥＴ４１の第１電極、第２１
Ｊ１極にそれぞれ接続され、ゲート電極は＋■ＤＤ に
接続されている。以上の回路構成は８ｇ１図の回路にお
ける各Ｎ型ＭＯ８ＩＦＫＴをＰ型ＭＯ３？ＥＴに置き換
え、静電気吸収用のＭＯ！３ＦＥＴを−Ｖｓｓと出力端
子４５０間に設けたもので基本的動作、及び原理は第１
図の回路の場合と同様である。
第５図は本発明の第５の実施例を示す回路図である、第
５図においてＰＭＭＯ８ＩＦＥＴ５１のソース電極！！
＋Ｖｎｏ に接続され、Ｎ型ＭＯ８ＦＥＴ５２のソー
ス電極は−ｙｓｓ に接続され、Ｐ型ＭＯ８？ＥＴ！
Ｍのドレイン電極Ｅ極とＮ型ＭＯ８ＩＦＥＴ５２のドレ
イン電極は互いに接続され、かつ出力端子５５に接続さ
れている。またＭＯ８ＩＦＩＩ！Ｔ５１，５２のそれぞ
れのゲート電極５６．５７にはそれぞれ制ｗＪ信号が加
わり、Ｐ型ＭＯｉ９？ＦｉＴ５１とＮ型ＭＯ８？１３Ｔ
５２によって出力駆動回路が形成されている。Ｐ型ＭＯ
８ＩＦＢ、Ｔ５３のソース［極及びドレイン電極はＰ型
ＭＯ８ＩＦＩ！１Ｔ５１のソース電極、ドレイン電極に
それぞれ接続され、ゲート電極は＋’Ｖ ＤＤ に接
続されている。
５図においてＰＭＭＯ８ＩＦＥＴ５１のソース電極！！
＋Ｖｎｏ に接続され、Ｎ型ＭＯ８ＦＥＴ５２のソー
ス電極は−ｙｓｓ に接続され、Ｐ型ＭＯ８？ＥＴ！
Ｍのドレイン電極Ｅ極とＮ型ＭＯ８ＩＦＥＴ５２のドレ
イン電極は互いに接続され、かつ出力端子５５に接続さ
れている。またＭＯ８ＩＦＩＩ！Ｔ５１，５２のそれぞ
れのゲート電極５６．５７にはそれぞれ制ｗＪ信号が加
わり、Ｐ型ＭＯｉ９？ＦｉＴ５１とＮ型ＭＯ８？１３Ｔ
５２によって出力駆動回路が形成されている。Ｐ型ＭＯ
８ＩＦＢ、Ｔ５３のソース［極及びドレイン電極はＰ型
ＭＯ８ＩＦＩ！１Ｔ５１のソース電極、ドレイン電極に
それぞれ接続され、ゲート電極は＋’Ｖ ＤＤ に接
続されている。
Ｎ型ＭＯＳＦ］１ＣＴ５４のソースｇ ｔｔ＝及びドレ
イン電極はＮ型ＭＯｆ９ＦＫＴ５２のソース電極、ドレ
イン電極にそれぞれ接続され、ゲート電極は−ｙｓｓ
に接続されている。以上の回路構成は相補型（０ＭＯ
８）の場合の例を示したもので基本的動作及び原理は同
様である。
イン電極はＮ型ＭＯｆ９ＦＫＴ５２のソース電極、ドレ
イン電極にそれぞれ接続され、ゲート電極は−ｙｓｓ
に接続されている。以上の回路構成は相補型（０ＭＯ
８）の場合の例を示したもので基本的動作及び原理は同
様である。
さて以上の回路例は単なる例であって本発明のＴにオフ
状態であるＭＯ８ＦＦｉＴを並列に接続することにあっ
て、それにより雑音源とならずに静電気の吸収能力を増
加するものであるので実施例は前記の例に限らない。
状態であるＭＯ８ＦＦｉＴを並列に接続することにあっ
て、それにより雑音源とならずに静電気の吸収能力を増
加するものであるので実施例は前記の例に限らない。
以上述べたように本発明によれば出力駆動回路の構成要
素であるＭＯＳ？ＥＴに奢フ状態であるＭＯ３Ｆ１１！
Ｔを並列に接続しているので出力駆動回路としての駆動
能力を低下させることなしに、また過大電流による°電
源変動や雑音を増加させることもなく、静電気の吸収経
路が増加して静電気破壊に対して強い出力駆動回路が実
現するという効果がある。また出力駆動回路を構成する
ＭＯ８ＩＦＥＴの形状が異なり、駆動能力や静電気吸収
能力が異なる幾つかの出力駆動回路に対しては、オフ状
態にあるＭＯＳＦＥＴを並列に付加する際に駆！ｌ＆Ｉ
Ｊ１ｇｌ路としてのＭＯ８ＰＫ’ｌ’とオフ状態である
ＭＯＳ？ｌ１ｉＴの形状の合計値を同じにすることで、
駆動能力の異なる出力駆動回路に対しても静電気破壊に
対する強さを一定の特性に容易に保証できるという効果
がある。
素であるＭＯＳ？ＥＴに奢フ状態であるＭＯ３Ｆ１１！
Ｔを並列に接続しているので出力駆動回路としての駆動
能力を低下させることなしに、また過大電流による°電
源変動や雑音を増加させることもなく、静電気の吸収経
路が増加して静電気破壊に対して強い出力駆動回路が実
現するという効果がある。また出力駆動回路を構成する
ＭＯ８ＩＦＥＴの形状が異なり、駆動能力や静電気吸収
能力が異なる幾つかの出力駆動回路に対しては、オフ状
態にあるＭＯＳＦＥＴを並列に付加する際に駆！ｌ＆Ｉ
Ｊ１ｇｌ路としてのＭＯ８ＰＫ’ｌ’とオフ状態である
ＭＯＳ？ｌ１ｉＴの形状の合計値を同じにすることで、
駆動能力の異なる出力駆動回路に対しても静電気破壊に
対する強さを一定の特性に容易に保証できるという効果
がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は本発明の
第３の実施例を示す回路図、第４図は本発明の給４の実
施例を示す回路図、第５図は本発明の第５の実施例を示
す回路図、第６図はＭＯＳＦＥＴの構造を示す断面図、
第７図、第８図はともに従来の出力駆動回路の例を示す
回路図である。 １１．１２，１３，２１，２２，２５，５１゜５２．５
５，５４，５２．５４・・・・・・・・・Ｎ型ＭＯ８Ｆ
Ｆ！Ｔ ４１．４２．４３，５１．５５・・・・・・・・・Ｐ型
ＭＯ３ア ＥＴ １５．２５，３５，４５，５５・・・・・・・・・出力
端子境δ口
本発明の第２の実施例を示す回路図、第３図は本発明の
第３の実施例を示す回路図、第４図は本発明の給４の実
施例を示す回路図、第５図は本発明の第５の実施例を示
す回路図、第６図はＭＯＳＦＥＴの構造を示す断面図、
第７図、第８図はともに従来の出力駆動回路の例を示す
回路図である。 １１．１２，１３，２１，２２，２５，５１゜５２．５
５，５４，５２．５４・・・・・・・・・Ｎ型ＭＯ８Ｆ
Ｆ！Ｔ ４１．４２．４３，５１．５５・・・・・・・・・Ｐ型
ＭＯ３ア ＥＴ １５．２５，３５，４５，５５・・・・・・・・・出力
端子境δ口
Claims (1)
- （１）ａ）半導体集積回路の出力駆動回路において、 ｂ）集積回路外部との中継点となる出力端子とｃ）第１
電源電位、第２電源電位を電源とする出力駆動回路とし
ての構成要素となっていてソースもしくはドレインとな
る第１電極を電源の第１電源電位に接続し、ドレインも
しくはソースとなる第２電極を前記出力端子に接続され
た第１の絶縁ゲート電界効果型トランジスタ（以下ＭＯ
ＳＦＥＴと略す）と、 ｄ）前記第１のＭＯＳＦＥＴと同じ導電型で第１電極及
び第２電極は前記第１のＭＯＳＦＥＴの第１電極、第２
電極にそれぞれ接続され、かつゲート電極は電源の第１
電源電位もしくは第２電源電位のうちオフ（ＯＦＦ）と
なる方の電線電位に接続した第２のＭＯＳＦＥＴを少く
とも有することを特徴とする静電気破壊防止対策付出力
駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62013224A JP2712162B2 (ja) | 1987-01-22 | 1987-01-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62013224A JP2712162B2 (ja) | 1987-01-22 | 1987-01-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63181524A true JPS63181524A (ja) | 1988-07-26 |
| JP2712162B2 JP2712162B2 (ja) | 1998-02-10 |
Family
ID=11827205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62013224A Expired - Lifetime JP2712162B2 (ja) | 1987-01-22 | 1987-01-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712162B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269660A (ja) * | 1985-09-24 | 1987-03-30 | Toshiba Corp | 静電保護回路 |
| JPS62285516A (ja) * | 1986-06-03 | 1987-12-11 | Sony Corp | 出力バツフア回路 |
-
1987
- 1987-01-22 JP JP62013224A patent/JP2712162B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269660A (ja) * | 1985-09-24 | 1987-03-30 | Toshiba Corp | 静電保護回路 |
| JPS62285516A (ja) * | 1986-06-03 | 1987-12-11 | Sony Corp | 出力バツフア回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2712162B2 (ja) | 1998-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |