TW502443B - Semiconductor device and manufacturing method - Google Patents

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Katsuyoshi Washio
Katsuya Oda
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502443 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（1 ) 發明背景 發明領域 本發明係有關一種具有調變摻雜之場效電晶體的半導 體裝置以及其製造方法，而更明確地，係有關一種半導體 裝置’其中一調變摻雜之場效電晶體具有一通道形成於一 包括單晶矽及單晶矽鍺的多層膜中，以及至少一 MOSFE 丁或 雙極電晶體，被實現於同一基底上，以及其一種製造方法 〇 · 背景敘述· · 現存的p型調變摻雜之場效電晶體（pMODFET )，其中 一 P通道被形成於一包括單晶矽及單晶矽鍺的多層膜中，被 描述於.，例如，Electronics Letters，1993，vol. 29，p. 486 (“文件Γ)中。一種現存pMODFET之橫斷面結構被顯示於 文件1之圖45中。 於圖45中，參考數字1〇1表示一矽基底，其中一包括單 晶矽之緩衝層102被形成於矽基底101上。一包括p型單晶矽 之載體供應層103及一包括單晶矽之間隔物層104被形成於 緩衝層102上，而一包括單晶矽鍺之p型通道層105及一包括 單晶矽之蓋層1 06被接著形成。因爲單晶鍺之晶格常數大於 單晶矽之晶格常數約4%，所以單晶矽鍺層遭受壓縮應變（ strain)由於其被置於單晶矽層之間。結果，因爲其形成一 相對於一價電子帶（valence band)中之電洞有較低能量的 井層，其供應自載體供應層103之電洞被收集於通道層105 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公釐） -4 - (請先閲讀背面之注意事項再填寫本頁}
502443 A7 ___ B7 ___ 五、發明説明（2 ) (請先閲讀背面之注意事項再填寫本頁) 中以形成一二維的電洞氣體來執行電晶體操作。在形成閘 極電極1 07及1 0 8之後，硼離子被選擇性地植入以形成一源 極1 09及一汲極1 1 0。接著，電晶體之周邊被蝕刻以形成電 極111至源極及汲極。 有關pMODFET，亦有描述一範例，其使用一包括單晶 矽鍺之緩衝層並形成一比緩衝層有更高鍺含量之通道層， 例如，於IEEE Electron Device Letters 1993，vol. 14，ρ· 205中，其中一具有70%之鍺含量的緩衝層被形成，’於該層 上有一包括單晶鍺之通道層被形成於載體供應層與載體層 之間。藉由如上述般增加鍺含量而欲增進通道中之移動率 (mobility ) ° 以相同的方式，現存的η型調變摻雜之場效電晶體（ nMODFET)，其中一 η通道被形成於一包括單晶矽及單晶矽 鍺的多層膜中，被描述於，例如，Electronics Letters，1992 ，vol. 28，p. 160中。圖46顯示一種現存nMODFET之橫斷面 結構。 經濟部智慧財產局員工消費合作社印製 於圖46中，參考數字101表示一矽基底，其中一包括單 晶矽鍺之緩衝層112被形成於矽基底1〇1上。緩衝層112構成 一具有矽鍺所固有之晶格常數的虛（virtual)基底，於其表 面上需有良好的結晶性。當單晶矽鍺被外延地生長於一單 晶矽基底上時，因爲其易於生長以與基底中相同的原子距 離，所以單晶砂鍺層遭受壓縮應變（strain)且於生長平面 中之晶格常數係相同於單晶矽之晶格常數。接著，必須積 極地引入位錯（dislocation)以減輕應變來消除基底之單晶 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐1 _ 5: 502443 A7 B7 五、發明説明（3 ) (請先聞讀背面之注意事項再填寫本頁) 矽的效應。例如，當鍺含量被改變爲5 %於矽基底側上及30 %於表面側上以1.5 // m之矽鍺層厚度，位錯可被侷限僅於 緩衝層1 1 2之內部以使得結晶性有利於表面上。一包括單晶 矽鍺且具有與緩衝層1 1 2之表面上相同鍺含量的第二緩衝層 1 13被形成於緩衝層1 12上以形成一障壁層至載體。接著， 一包括單晶矽之通道層114、一包括單晶矽鍺之間隔物層 115、及一包括η型單晶矽鍺之載體供應層116被形成。以此 種多層膜結構，因爲單晶矽層1 14生長以單晶矽鍺之晶格常 數，所以其遭受壓縮應變。結果，傳導帶中之電子的能量 於單晶矽通道層1 14中是最低的，而其經由間隔物層1 15所 形成之載體供應層1 16所供應的電子被儲存於通道層1 15中 以形成二維的電子氣體。一包括單晶矽鍺之蓋間隔物層1 1 7 ，及一包括單晶矽而做爲表面保護膜之蓋層11 8被形成於表 面上。閘極電極119及120被形成，且一源極及一汲極112被 形成，藉由植入磷離子。最後，藉由蝕刻電晶體之周邊， 則包括單晶矽及單晶矽鍺以做爲電晶體之本質區的多層膜 ，被製造成島形狀，而通達源極與汲極之電極123被形成鄰 接於該島形狀。 經濟部智慧財產局員工消費合作社印製 此外，其同時地形成於單晶矽及單晶矽鍺之多層膜中 之互補型的nMODFET及pMODFET被描述於’例如’ IEEE Transactions on Electron Devices, 1 996, vol. 43, p. 1224 。圖47顯示現存的互補調變摻雜之場效電晶體（cMODFET )的橫斷面形狀。 .於圖47中，參考數字HH代表一矽基底，而一包括P型 本紙張尺度適用中國國家標準（CNS ) A4規格(210x297公釐1 : 502443 A7 B7 五、發明説明（4 ) 單晶·砂鍺之緩衝層1 2 4被形成於砂基底1 0 1上。一具有與單 晶砂鍺層相同之晶格常數的適當結晶性之虛基底被形成’ 藉由減輕（r e 1 a X i n g )由於砂基底1 〇 1與緩衝層1 2 4之間的晶 格常數之差異所導致的應變，僅於緩衝層124之內部。一 n 井125被形成藉由η型摻雜物（dopant)之離子植入僅於其形 成pMODFET之區域中。於緩衝層124之上，接續地暨製（ lanunate) —間隔物層126 (其包括具有與緩衝層相同鍺含 量之單晶矽鍺一 η型載體供應層127 (其包括亦具有相 同鍺含量之η型單晶矽鍺）、一包括單晶矽鍺之第二間隔物 層128、一包括單晶砂之ή型通道層129、及一 ρ型通道層130 (其包括具有較緩衝層124之表面更高之鍺含量的單晶矽鍺 )。在覆蓋其表面以一包括單晶矽及氧化矽膜132的蓋層 1 3 1之後，有一閘極電極1 3 3被形成。使用閘極電極爲一種 罩，則一 Ρ型摻雜物被離子植入其區域中以形成較Ρ型通道 層130更深的pMODFET，以形成pMODFET之一源極134及一 汲極135，而一 η型摻雜物被離子植入其區域中以形成較η型 通道層129更深的nMODFET，以形成nMODFET之一源極136 及一汲極1 3 7。 此外，一種藉由選擇性外延生長而形成一通道層之場 效電晶體（FET)被描述於，例如，日本專利公開號Hei 5-748 1 2中。圖48顯示此現存FET之一橫斷面結構。 於圖48中.，一參考數字101代表一矽基底，而一場氧化 物膜138被形成於矽基底101上。一高濃度之η型多晶（ polycrysulline)矽層139、及一閘極隔離絕緣膜140被選擇 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -?'t> ρ 經濟部智慧財產局員工消費合作社印製 502443 A7 B7 _^___ 五、發明説明（5 ) (請先閱讀背面之注意事項再填寫本頁) 性地形成於場氧化物膜138之上，且一開口被配置於一閘極 區域中。一氮化矽膜141被形成於開口之側壁上，而場氧化 物膜138被側飩刻以形成高濃度η型多晶矽139之一突出物（ overhang)。因爲矽基底101被暴露於開口之底部，一包括 單晶矽鍺之通道層142被形成於其中，而同時，一多晶矽鍺 層143被澱積自高濃度η型多晶矽139之突出物底部。然後， 藉由同時且選擇性地形成一單晶矽層144及一多晶矽層145 ，則源極與汲極引線電極、及一包括高濃度η型多晶矽之通 道層142被自動地結合。在選擇性地形成一 Μ緣膜146於開 口之側壁以後，一單晶矽層被外延地生長，且源極與汲極 之取出部分被開通至閘極隔離絕緣膜1 40，而最後，電極 148被形成。 經濟部智慧財產局員工消費合作社印製 於其中利用單晶矽及單晶矽鍺之異結構（ heterostructure)以形成通道層的一種M0DFET中，一相當 厚之緩衝層是用以減輕矽鍺之應變所必須的。於上文所描 述之現存的M0DFET中，因爲一包括矽或矽鍺之緩衝層或多 層膜被形成於晶圓之整個表面上，所以必須移除緩衝層及 多層膜以與M0SFET或雙極電晶體安裝在一起，於習知技術 之方法中。圖49及圖50顯示對於安裝現存pMODFET與矽 nMOSFET在同一基底上之例子中的處理流程之硏究結果。 一 p井15 1及一 η井15 2被形成藉由離子植入至一矽基底150之 一部分（參見圖49(a))。然後，一包括單晶砍鍺層之緩衝 層153及一包括單晶矽與單晶矽鍺之多層膜154，被外延地 生長於矽基底150之整個表面上（參見圖49(b))。於此情況 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 502443 A7 _____ B7 _ 五、發明説明（6 ) (請先閲讀背面之注意事項再填寫本頁) 中，因爲單晶矽表面被暴露於矽基底150之整個表面上，所 以緩衝層153及多層膜154被生長成爲整個表面之一單晶層 。然後，緩衝層153及多層膜154被移除而留下一區域以形 成pMODFET。於此情況中，一介於nMOSFET與pMODFET之 間的節距（step)係相應於緩衝層153以及pMODFET之矽與 矽鍺的多層膜154之厚度，加上一藉由飩刻而被形成至矽基 底150之節距（參考圖49(c))。 然後，一閘極絕緣膜1 5 5、一閘極電極1 5 6、及一閘極 側壁絕緣膜157被形成至pMODFET，而一閘極絕緣膜158、 一閘極電極15·9、及一閘極側壁絕緣膜160被形成至 nMOSFET (參見圖50(d))。最後，ρ型摻雜物被選擇性地.植 入以形成pMODFET之一源極161及一汲極162，而η型摻雜物 被選擇·性地植入以形成nMOSFET之一源極163及一汲極164 (參見圖50(e))。 經濟部智慧財產局員工消費合作社印製 此外，圖51及52顯示對於使用場絕緣膜及裝置隔離絕 緣區域之情況下的處理流程之硏究結果。一位於除了形成 nMOSFET及pMODFET之本質區域的區域以外之區域中的場 絕緣膜165被形成於一矽基底150上，而一裝置隔離絕緣膜 166被形成以隔離電晶體（參考圖51(a))。然後，ρ型及η型 摻雜物被離子植入至其形成nMOSFET及pMODFET之區域， ..以個別地形成一 P井151及一 η井152 (參見圖51(b))。然後 ，一緩衝層15.3及一包括單晶矽與單晶矽鍺之多層膜15 4被 形成於基底之整個表面上，藉由外延生長。於此程序中， 單晶矽鍺層及單晶矽層之一多層膜被形成於矽基底上，而 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐1 ^ ' 502443 A7 B7 _____ 五、發明説明（7 ) (請先閲讀背面之注意事項再填寫本頁) 多晶矽鍺層及多晶矽層之一多層膜被形成於場絕緣膜165及 裝置隔離絕緣膜166上（參見圖51(c))。於其形成nM〇SFET 之區域中，因爲矽基底150之表面需被暴露，所以包括矽與 矽鍺之多層膜1 54以及緩衝層1 53被移除而留下其形成 pMODFET之區域（參見圖52(d))。在形成一閘極絕緣膜155 、一閘極電極156及一閘極側壁絕緣膜157至pMODFET之後 ，且形成一閘極絕緣膜1 5 8、一閘極電極1 5 9及一閘極側壁 絕緣膜160至nMOSF.ET之後，p型摻雜物被選擇性地植入以 形成pMODFET之一源極161及一汲極162，而η摻雜物被選擇 性地植入以形·成nMOSFET之一源極163及一汲極164 (參見 圖52(e))。結果，介於pMODFET與nMOSFET之間的節距大 致上相應於緩衝層1 5 3及包括矽與矽鍺之多層膜1 5 4的厚度 〇 . 經濟部智慧財產局員工消費合作社印製 可從上文之程序得知，當M0DFET及其他裝置（例如一 M0SFET)被一起安裝於同一基底上時，一具有至少緩衝層 及包括矽與矽鍺之多層膜的厚度之節距被形成，藉由移除 Μ〇D F E T之本質區域以外的區域。假如節距增加時，其導致 藉由光石印術以形成閘極電極或互連之一圖案時的問題， 亦即焦點未對準且圖案無法根據光之波長及用於暴露之圖 案大小而被解析。於一使用3 65nm波長之i射線的例子中， 因爲對於具有最小尺寸0 · 5 // m之圖案的解析度之聚焦深度 爲大約1 · 7 // m，而對於具有最小尺寸〇 · 2 μ m之圖案的解析 度之聚焦深度爲大約1 · 0 // m，所以假如依上文所述之節距 被形成時則閘極之尺寸需被增加。因此，其導致縮短閘極 本紙張尺度適财關轉準（CNS ) A4規格（210X297公釐）Γ|〇 . 502443 A7 B7 ___ 五、發明説明（8 ) (請先閲讀背面之注意事項再填寫本頁) 長度之困難，因而產生無法獲得高性能電晶體之問題。此 外，當其他裝置在形成緩衝層及包括矽與矽鍺之多層膜於 MODFET中以後而被備製時，因爲熱處理之量於絕緣膜等等 之澱積時增加，所以摻灘物從載體供應層擴散至通道層。 結果，因爲於電晶體操作期間載體耗散（scatter)於摻雜物 離子，所以發生增加操作速度.及減低雜訊之困難。相反地 ，當MODFET被形成至其MOSFET或雙極電晶體已被事先形 成於上之一基底時，當一澱積於基底之整個表面上的厚緩 衝層被移除時，則其導致一問題，亦即由於施加至先前所 形成之裝置的蝕刻所生之損害會破壞裝置性能。做爲一對 策，當形成蝕刻之一保護膜時，因爲需要額外的步驟，例 如：保護膜之澱積、用以形成MODFET之區域中的保護膜之 移除以及一用於接觸保護膜之開口的形成，所以增加了步 驟之數目，因而明顯地增加了成本。 經濟部智慧財產局員工消費合作社印製 因此，一種用以減小MODFET形成所得之節距尺寸的技 術是需要的，並藉以解決其限制電晶體性能之過高有效閘 極長度的問題。亦希望能減少其使用於MODFETs以外之裝 置的熱處理，並藉以減少其限制MODFET裝置速度且增加裝 置雜訊之所得的摻雜物擴散。同時，希望減少損害及所導 致之性能損失，其係發生於形成MODFETs以外裝置時之保 護膜的澱積及移除步驟期間，藉以增進MODFET性能並降低 成本。 發明槪述 本紙張尺度適用中國國家標準（CNS ) A4規格（2!〇'〆297公釐1 - 11 - 502443 A7 B7 五、發明説明（9 ) (請先閲讀背面之注意事項再填寫本頁) 本發明係有關一種半導體裝置，其中一調變摻雜之場 效電晶體具有一通道形成於一包括單晶矽及單晶矽鍺之多 層膜中，以及至少一 MOSFET或一雙極電晶體，被實施於同 —基底上，以及一種其製造方法，其中介於每個在基底上 形成區域的裝置之間的節距是很小的且熱處理之量被減少 ，以使得高速操作及雜訊之減少可達成，而其一基底裝置 組合可被製造以一高的生產率（出產）。 依據本發明之一實施例，.其介於每個裝置之間的節距 • * · , 可被去除，即使於安裝MOSFET及MODFET於同一半導體基 底上之情況下·，藉由形成一凹槽至一半導體基底並埋入一 調變摻雜之場效電晶體（MODFET)之本質區域於凹槽中， 以致其閘極電極或互連可被共同地形成於其形成有減小圖 案尺寸之區域的每個裝置中，而不會引發如上文所述之光 石印術的問題。 經濟部智慧財產局員工消費合作社印製 此外，在形成MODFET之本質區域以後，因爲閘極絕緣 膜、閘極電極等可被形成至每個裝置以一相同的節距，所 以從載體供應層至通道層之摻雜物的擴散可被抑制，而不 會增加不必要的熱處理之量以增加操作速度並減少MODFET 之雜訊。此外，因爲緩衝層被形成於半導體基底之凹槽中 ，藉由選擇性的生長，而以一絕緣膜覆蓋除了凹槽的側面 .及MOD形成區域之外的部分，所以無須移除緩衝層於其他 裝置形成區域，且其他裝置之特性的退化可被避免。 此外，因爲一利用藉由異接面之載體限制效應的通道 層被配置於包括單晶矽與單晶矽鍺之多層膜中，而摻雜未 本紙張尺度適用中.國國家標準（CNS ) A4規格（210X297公釐） _ 12 - 502443 A7 B7 五、發明説明（10 ) (請先閱讀背面之注意事項再填寫本頁) 被執行至通道層而僅至其由間隔物層所隔離之載體供應層 ，於MODFET之本質區域中，所以載體不會耗散於摻雜物離 子，以致其載體之移動率可被增進。此外，因爲通道被配 置於異接面邊界上，所以由於結晶缺陷所引發之邊界位準 的耗散不會被形成，藉由形成具有良好結晶性之異接面， 以致其MODFET之雜訊可被減少。 此外，因爲通道被形成於其遭受壓縮應變於PMODFET 中之單晶矽鍺層中以及於其遭受抗拉（tensile)應變於 nMODFET中之單晶矽層中，所以能量位準由於應變之效應 而被分割以減·少帶際耗散，以致其通道中之載體的移動率 可被增加。 於一種狀況下，其中一矽鍺異雙極電晶體（SiGeHBT) 及一調變摻雜之場效電晶體（MODFET)被一起安裝於词一 半導體基底上，則如同上述般安裝M0SFET在一起之情況下 的相同效應可被達成，藉由形成每個裝置之多數凹槽於一 半導體基底中並個別地埋入SiGeHBT之集極層以及MODFET 之緩衝層於凹槽中。本發明之那些及其他優點及利益將從 下文中本發明之詳細說明而變得明白。 · 經濟部智慧財產局員工消費合作社印製 圖形簡述 ， 爲了能使本發明被更淸楚地瞭解且更輕易地實施，本 發明將配合下列圖形而被說明，其中類似之符號指示相同 或類似的元件，其圖形被倂入且構成本說明書之一部分， 其中： $紙張尺度適用中·國國家標準（CNS ) A4規格（210X297公釐） :13 - 502443 A7 B7 五、發明説明（11 ) 圖1爲一彳頁斷面圖以顯不本發明之一'半導體裝置的第一 實施例。
(aXb)iCX (請先閲讀背面之注意事項再填寫本頁) 放大的橫斷面圖以依步驟之順序顯示依據圖1 1¾的半導體裝置之製造方法。 放大的橫斷面圖以顯示圖2之後接續的步驟。 BR爲一放大的圖形以顯示藉由選擇性外延生長所形成 之單晶矽或單晶矽鍺的形狀。 圖5爲一片段放大橫斷面圖以顯示圖1之半導體裝置的 pMODFET之一本質區域。 圖6爲一片段放大橫斷面圖以顯示圖1之半導體裝置的 pMODFET之一本質區域。 圖7爲一橫斷面圖以顯示依據本發明之一半導體裝置的 第一實施例的結構，其中一閘極係由肖特基（Schottky )接 合所形成。 圖8爲一橫斷面圖以顯示依據本發明之一半導體裝置的 第二實施例。 圖9爲一橫斷面圖以顯示依據本發明之一半導體裝置的 第三實施例。 經濟部智慧財產局員工消費合作社印製 圖10爲一'片段放大橫斷面圖以顯τκ圖9之半導體裝置白勺 nMOSFET之一本質區域。 ， .圖1 1爲一片段放大橫斷面圖以顯示圖9之半導體裝置的 nMOSFET之一本質區域。 圖1 2爲一橫斷面圖以顯示依據本發明之一半導體裝竃 的第四實施例。 本紙張尺度適用中國國家標準（CNS )A4規格（210X297公釐） -14 502443 A7 B7 五、發明説明（12) '圖1 3爲一片段放大橫斷面圖以顯示圖1 2之半導體裝置 的pMODFET之一本質區域。 圖14爲一橫斷面圖以顯示依據本發明之一半導體裝置 的第五。
(請先閱讀背面之注意事項再填寫本頁) |一放大的橫斷面圖以依步驟之順序顯示依據圖 1明的半導體裝置之製造方法。 放大的橫斷面圖以顯示圖1 5之後接續的步驟 圖1 )餘:一放大的橫斷面圖以顯示圖1 6之後接續的步 •!-織)顯 . . . 圖18爲一放大的橫斷面圖，其顯示圖14之半導體裝置 的ΝΡΝ型SiGeHBT之一本質區域的一部分。 圖1 9爲一橫斷面圖以顯示依據本發明之一半導體裝置 的第五實施例之結構，其中一重疊區域被消除。 圖2 0爲一橫斷面圖以顯示依據本發明之一半導體裝置 的第五實施例之結構，其中一重疊區域被消除。 圖2 1爲一橫斷面圖以顯示依據本發明之一半導體裝置 經濟部智慧財產局員工消費合作社印製 的第六貢|例丨 —Ί孓滅 21中之本 圖请
一放大的橫斷面圖以依步驟之順序顯示依據圖 明的半導體裝置之製造方法。. 放大的橫斷面圖以顯示圖2 2之後接續的步驟 放大的橫斷面圖以顯示圖2 3之後接續的步驟 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇><297公釐） -15 - 502443 A7 B7 五、發明説明（13) 圖25爲一放大的橫斷面圖’其顯示圖21之半導體裝置 的NPN型SiGeHBT之一本質區域的一部分。.
[110]之#_〇 (請先閲讀背面之注意事項再填寫本頁) 表面平面圖及一放大的橫斷面圖以顯示一形 開口中的單晶層的形狀，以每一側邊指向 圖了表面平面圖及一放大的橫斷面圖以顯市一形 成於絕緣膜之開口中的單晶層的形狀’以每一側邊指向 [100]之方向。 ‘ 圖2 8爲一橫斷面圖以顯示依據本發明之一半導體裝置 大的橫斷面圖以依步驟之順序顯示依據圖 28中之孝_^明的半導體裝置之製造方法。 圖^面薦一放大的橫斷面圖以顯示圖2 9之後接續的步驟 圖3 1爲一橫斷面圖以顯示依據本發明之一半導體裝置 經濟部智慧財產局員工消費合作社印製
〇 放大的橫斷面圖以依步驟之順序顯示依據圖 P的半導體裝置之製造方法。 k大的橫斷面圖以顯示圖3 2之後接續的步驟 圖34爲一橫斷面圖以顯示依據本發明之一半導體裝置 的第九實施例。 圖3 5爲一橫斷面圖以顯示依據本發明之一半導體裝置 的第十實施例。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 502443 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（14 ) •圖3 6爲一橫斷面圖以顯示依據本發明之一半導體裝置 的第十一實施例。 圖37爲一橫斷面圖以顯示依據本發明之一半導體裝置 的第十二實施例。 表面平面圖及一放大的橫斷面圖以顯示一形 之開口中的單晶層的形狀，以每一側邊指向 於一稍微傾斜之基底上。 ^表面平面圖及一放大的橫斷面圖以顯示一形 成於絕緣膜之開口中的單晶層的形狀，以每一側邊指向 [100]之方向，·於一稍微傾斜之基底上。 圖40爲一平面圖以解釋其形成於一絕緣膜之開口中的 MODFET之配置，以每一側邊指向[1 10]之方向，於一稍微傾 斜之基底上。 圖4 1爲一特性圖以顯示介於生長率與單晶矽及單晶矽 鍺的生長溫度之間的關係，其係依據本發明之一半導體裝 置的第十四實施例。 圖霧一平面圖以解釋選擇性生長與本發明中之開口 |瞭園 . 的形狀_的依存關係。 圖一平面圖以解釋選擇性生長與本發明中之開口 的形狀的依存關係。 .圖44爲一行動通訊系統之一方塊圖以顯示依據本發明 之一半導體裝置的第十五實施例。 圖45爲一橫斷面圖以顯示一種現存的pMODFET，其中p 通道被形成於一包括單晶矽及單晶矽鍺之多層膜中。 擁 成於絕ΐφ [11〇]之__ 圖39 (請先閱讀背面之注意事項再填寫本頁) C· tr
Lp 本紙張尺度適用中國國家榡準（CNS ) A4規格（21〇χ297公釐 17- 502443 A7 B7 五、發明説明（15 ) 圖46爲一橫斷面圖以顯示一種現存的nMODFET，其中η 通道被形成於一包括單晶矽及單晶矽鍺之多層膜中。 圖47爲一橫斷面圖以顯示一種現存的cMODFET，其中η 通道及Ρ通道被形成於一包括單晶矽及單晶矽鍺之多層膜中 圖4艮爲一橫斷面圖以顯示一種現存的FET’其使用一藉 由選擇ίϋ長而成爲η通道之單晶矽鍺層。 圖一放大的橫斷面圖以顯示一種製造現存之半導 議 ‘ 體裝置Ai法，其中PM0DFET及矽M0SFET被形成於同一基 底上
放大的橫斷面圖以顯示圖49之後接續的步驟 ° 圖^^^放大的橫斷面圖以顯示現存之半導體裝置的 第二種製屬方法，其中pMODFET及砂M0SFET被形成於同一 1_爾 基底上 圖二放大的橫斷面圖以顯示圖5 1之後接續的步驟 ί . (請先閲讀背面之注意事項再填寫本頁) 經濟，部智慧財產局員工消費合作社印製 元件對照表 1 *2 3 4 5 . 矽基底 場絕緣膜 裝置隔離區域 絕緣膜 P井 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 18 502443 A7 B7 經濟部智慧財產局員工消費合作社印製 •發明説明（16) 6 n井 7 氮化矽膜 8 緩衝層 9 多層膜 9a 載體供應層 9b 間隔物層 9c 通道層 9d 蓋層 10a， 10b 閘極絕緣膜 11a, lib 閘極電極 12 隔離絕緣膜 13, 15 源極 14, 16 汲極 15a， 15b 源極 16a, 16b 汲極 17 電極 18 多層膜 18a 間隔物層 18b 通道層 18d 載體供應層 18e 蓋層 19a 間隔物層 19b 載體供應層 19c 第二間隔物 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -19 - 502443 A7 B7 五、發明説明（17 ) 經濟部智慧財產局員工消費合作社印製 19d n通道層 19e P通道層 19g 蓋層g 20 n型埋藏層 21 單晶矽層 21a 緩衝層 21b 低濃度的集極 21c 集極提升區域 2 2 η型集極提升層 23 第一絕緣膜 24 第二絕緣膜 25a 源極 25b 汲極 25 Ρ型多晶矽 26 絕緣膜 27 開口 28 絕緣膜 29 多層膜 29a, 29c 間隔物層 29b 基極 29d Ρ型通道層 29e 蓋層 31 閘極絕緣膜 3 2,35 絕緣膜 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 20 _ 502443 A7 B7 五、發明説明（18 ) 經濟部智慧財產局員工消費合作社印製 33a 閘極電極 3 3 p型多晶矽 34 射極 36 電極 37 基極 37a, ,37b 低濃度集極層 37c 本質基極 37d 單晶矽層 39, 40，41，42 絕緣膜 43 緩衝層 44 多層膜 46 閘極絕緣膜 47 絕緣膜 4 8a 閘極電極 49 電極 50 閘極絕緣膜 51 閘極電極 54 高濃度P型埋藏層 55 P型集極層 57 本質基極層 58 射極層 61 矽基底 62 開口 63, 64 小的面平面 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -21 - 502443 經濟部智慧財產局員工消費合作社印製 A7 B7 •發明説明（19 ) 65 矽基底 65 矽基底 66 氧化物膜 67 單晶矽鍺層 67 單晶層 68 氮化矽膜 81 天線 82 傳輸/接收開關 8 3 前置放大器 84 過濾器 85 混合器 86 IF放大器 88 信號處理器 89 調變器 90 驅動放大器 91 相位偏移器 92 功率放大器 101 矽基底 102 緩衝層 103 載體供應層 104 間隔物層 105 通道層 106 蓋層 107， 108 閘極電極 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -22- 502443 A7 B7 五、發明説明（20 ) 經濟部智慧財產局員工消費合作社印製 109 源極 110 汲極 111 電極 112 緩衝層 113 第二緩衝層 114 通道層 . 115 間隔物層 116 ‘ 載體供應層 117 蓋間隔物層 118 蓋層· 119, 120 閘極電極 123 電極 124 緩衝層 125 η井 126 間隔物層 127 載體供應層 128 第二間隔物 129 η型通道層 130 Ρ型通道層 131 蓋層 132 氧化矽膜 133 閘極電極 134, 136 源極 35, 137 汲極 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 23 - 502443 A7 B7 經濟部智慧財產局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 五、發明説明（21 ) 138 139 140 141 142 143 144 145 146 148 150 151 152 153 154 155 156 157 158 159 160 161， 163 162， 164 165 場氧化物膜 η型多晶砍層 閘極隔離絕緣膜 氮化矽膜 通道層 多晶矽鍺層 單晶砂層 多晶砂層 絕緣膜 電極· 矽基底 Ρ井 η井 緩衝層 多層膜 閘極絕緣膜 聞極電極 閘極側壁絕緣膜 閘極絕緣膜 閘極電極 閘極側壁絕緣膜 源極 汲極 場絕緣膜 本紙張尺度適用中國國家標準（CNS )A4規格（210X297公釐） -24- 502443 A7 B7 五、發明説明（22 ) 166' 裝置隔離絕緣膜 (請先閱讀背面之注意事項再填寫本頁) 發明之詳細敘述 應瞭解本發明之圖形及說明已被簡化以闡述其有關的 元件以利淸楚地瞭解本發明，而，爲了簡潔之目的，刪除 了許多半導體裝置之傳統結構中所常見的其他元件。熟悉 本技術之一般人士將明白其他的元件是理想且/或必要的以 實施本發明。然而，因爲此等元件爲本技術中眾所皆知的 ，且因爲它們並無助於對本發明之更進一步瞭解，所以此 等元件之討論未被提供於·此。 依據本發明之一種半導體裝置及其製造方法的範例被 解釋於下文中，特別地參考其伴隨之圖形。 〈實施例1> 圖1爲一橫斷面結構圖以顯示依據本發明之一半導體裝 置的第一實施例，其中pMODFET及nMOSFET被形成於同一 基底上 ° 經濟部智慧財產局員工消費合作社印製 矽基底1上所形成之pMODFET包括一 η井6、一緩衝層8 、一包括單晶砂及單晶砂鍺之多層膜9、一鬧極絕緣膜1 0 a 、一閘極電極11a、一源極15及一汲極16〇‘nM〇SFET包括一 P井5、一閘極絕緣膜1 Ob、一閘極電極1 1 b、一源極1 3及一 汲極1 4 〇 —種製造如圖1中所顯示之結構的半導體裝置之方法係 參考圓2及圖3而被解釋。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 25 · 502443 A7 B7 五、發明説明（23 ) (請先閲讀背面之注意事項再填寫本頁) 一場絕緣膜2被選擇性地形成於矽基底1之上（參考圖2 (a ))。場絕緣膜2可被形成，例如，藉由一種方法：飩 刻矽基底1以形成一節距、接著澱積一層氧化矽膜並部分地 暴露矽基底1之表面藉由使用化學機械拋光，或者藉由—種 L〇C〇S方法：形成一氮化物膜僅於基底1之一部分上（其中 一矽表面被暴露）、並氧化基底之另一部分。 . 然後，一凹槽被形成以做爲與一相鄰裝置之邊界，且 一絕緣物質被埋入凹槽中以形成一裝置隔離區域3。’其他被 埋入裝置隔離區域3之凹槽的物質可爲一絕緣膜及/或多晶 5夕之疊片（laminate)。 · 場絕緣膜2及裝置隔離區域3可爲完全相同的，於下文 所述之其他示範實施例中。 然後，一絕緣膜4被形成於整個表面上。因爲絕緣膜4 被使用爲一種罩物質以利接續之選擇性的生長，所以最好 是由一種氧化矽膜所組成，其容許高的選擇性。接著，p型 摻雜物被選擇性地離子植入以形成nMOSFET，藉以形成一 P井5，而一 η井6被形成藉由選擇性地離子植入η摻雜物於一 區域中以形成pMODFET (參見圖2 ( b ))。 經濟部智慧財產局員工消費合作社印製 接著，一開口被形成至絕緣膜4及場氧化物膜2以形成 pMODFET之一本質區域，而一氮化矽膜7被選擇性地形成於 _ 口之側壁上（參見圖2 ( c))。 接著，一緩衝層8，其包括單晶矽鍺，被形成，藉由選 擇性的外延生長於其暴露於開口之底部上的矽基底1上（參 見圖3 ( d ))。於緩衝層8中，鍺含量從矽基底1被增加至 -26- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 502443 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（24 ) 表面。一虛基底（其具有較佳結晶性於表面上以及一單晶 矽鍺層之値的晶格常數）被形成’藉由減輕由於單晶矽與 單晶矽鍺層之間的晶格常數之差異所導致的應變，僅於緩 衝層8之內部。例如，當鍺含量從矽基底1之側上的5 %被均 勻地增加至表面之側上的3 〇 %時，則一結晶平面（其中應 變被完全地減輕於其內部）被獲得以緩衝層8之厚度約1 · 5 // m。此外’當錯含量被非均句地（而爲逐步地）增加時’ 則緩衝層8之厚度‘可被減少以獲得一具有厚度約1.0# m之令 人滿意的結晶表面。 . ‘藉由選擇性生長所形成的單晶矽層或單晶矽鍺層之形 狀被解釋於下文中。圖4顯示一藉由選擇性外延生長所形成 之單晶層的橫斷面形狀。 如圖4 ( a )中所顯示，當一單晶矽層或者一單晶砂鍺 層67被形成藉由選擇性外延生長於一矽基底65上所形成之 氧化矽膜的開口中時，則一具有已決定結晶定向之結晶平 面被形成自矽基底65與氧化物膜66之間的邊界。典型的結 晶平面可包含（1 1 1 )平面及（31 1 )平面。於氧化物膜66 上，矽之來源氣體及表面分子起反應以致使發生下列反應 。例如，減少反應被致使如：—f Si2H6 + 2Si02 — 4Si〇个 + 3H2 个 當乙矽烷（ Si2H6)被使用爲矽之來源氣體時，. (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -27- 502443 A7 B7 五、發明説明（25)
SiH4 + Si〇2 — 2Si〇个 + 2H2 个. (請先閲讀背面之注意事項再填寫本頁) 當矽烷（SiH4 )被使用爲矽之來源氣體時’及此外 SiH2C12 + Si02 - 2SiO t + 2HC1 f 當二氯矽烷被使用爲來源氣體時。此外’此係類似於 使用爲鍺之來源氣體的鍺烷（GeH4 )。鍺烷之減少‘反應爲
GeH4 + Si02 -> Si〇个 + Ge〇个 + 2H2 个 經濟部智慧財產局員工消費合作社印製 上述之減少反應爲各種反應之一部分’而此外，一介 於置入高能量狀態（藉由來源氣體之分解）的激進分子與 氧化物膜之間的減少反應亦存在。結果’於氧化物上，藉 由減少反應之鈾刻以及藉由來源氣體之分解所引發的澱積 同時地進行，而介於蝕刻與澱積之間的關係隨著生長溫度 及壓力而改變。因爲欲僅藉由減少反應以維持選擇性時有 一膜厚度之限制，所以當一相當厚的單晶矽層或一單晶矽 鍺層被選擇性地外延生長時’則一種鹵素氣體，例如氯氣 .(C1 )或者氫溴化物氣體（HC1 ) ’被加入，除了用以飩刻 矽層本身之來源氣體以外。反應可包含，除了上述結果以 外，例如， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -28 - 502443 A7 ____ B7 __ 五、發明説明（26)
Si + 2C12 — SiC14 个 Si + 2HC1 SiH2C12 f (請先閲讀背面之注意事項再填寫本頁) 由於反應之同時的處理，則因爲矽或矽鍺未被澱積於 氧化矽膜上當選擇性被維持時，所以其生長不會發生於矽 基底65與氧化物膜66之間的邊界上。當生長未進行於邊界 上時，則（1 1 1 )平面或（3 1 1 )平面是穩定的，由於藉著 已產生之表面原子的重組而致之減少的能量位勢，且面（ facets )隨著出現於開口之中心處的（1〇〇 )平面上之生長 的進度而增加。 · 經濟部智慧財產局員工消費合作社印製 因爲由上述來源氣體所引發之減少反應爲一種對於氧 化矽膜之減少反應，所以減少反應不會出現於，例如，一 氮化矽膜之上。因此，當一具有氮化矽膜68於側壁上之開 口被形成於矽基底65之上時，則選擇性被降低，相較於氧 化砂膜，以致其多晶矽或多晶矽鍺易於被澱積於氮化矽膜 之上。然而，有關於面之產生，則因爲選擇性被降低，所 以當外延生長持續時則生長繼續發生於砂基底65與氮化矽 膜68之間的邊界上，以致其一單晶矽或者一單晶矽鍺層67 被生長以接觸與氮化砂膜（參見圖4(b))。在與氮化石夕 膜6 8之邊界上，面有時可能由於低表面能量及低生長率而 ..發生，但其尺寸相較於氧化矽膜之開口爲極小的。 如上文中所述，一具有面之保持的產生之緩衝層可被 形成，藉由外延地生長單晶矽鍺選擇性地於其具有氮化物 膜7於側壁上之場氧化物膜2的開口中。另一方面，場絕緣 本紙張尺度適用中國國家標準（CNS〉A4規格（210X 297公釐） -29 - 502443 Α7 Β7 五、發明説明（27) 膜2可由氮化矽膜所形成。於此情況下，無須形成氮化矽層 於側壁上。 (請先閱讀背面之注意事項再填寫本頁) 選擇性外延生長之條件被解釋於下文中。對於單晶矽 或單晶矽鍺之外延生長，可使用一種固態來源MBE ( Molecular Beam Epitaxy )法、CVD (化學汽相激積）法或 氣體來源MBE法，而CVD法或氣體來源MBE法更適於達成選 擇性生長。 於CVD法中，矽或鍺之來源氣體及摻雜氣體被供應至 一基底之表面，而來源氣體及摻雜氣體被分解藉由，例如 ，加熱或UV射線，以形成一單晶層於基底上。做爲矽之來 源氣體，一種含有甲砂烷（SiH4)或二氯砂院（SiH2C12) 之矽氫化物或氯化物氣體可被使用。做爲鍺之來源氣體， 則鍺氫化物及氯化物氣體，例如鍺烷（GeH4) ，·可被使用 經濟部智慧財產局員工消費合作社印製 。此外，做爲摻雜氣體，則一種族群ΠΙ元素及族群V元素 之氫化物氣體，例如乙硼烷（B2H6 )或磷化氫（PH3 )可 被使用。此外，來源氣體及摻雜氣體亦可被稀釋以氫等類 。此外’爲了執行選擇性生長，則必須加入一鹵素氣體， 例如氯氣（C12 )或氯化氫氣體（H C1 )，以蝕刻矽原子核 ，其係澱積於一用以選擇性生長之罩物質上，例如氧化石夕 膜或氮化矽膜，如上所述。當SiH2C12被供應以20 ml/min之 .流動率，且鍺院被供應以1 ml/min之流動率，於7 5 0度C之 外延生長溫度，及5x1 04 Pa之生長壓力下時，則不澱積多晶 矽鍺於氧化矽膜及氮化矽膜上所需的HC1流動率之量爲從20 至8 0 m 1 / m i η。假如H C1流動率較少時，則選擇性便喪失， 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） -30 - 502443 A7 B7 五、發明説明（28 ) (請先閲讀背面之注意事項再填寫本頁) 而多晶矽鍺開始澱積於罩物質上。另一方面，假如HC1流動 率過高時，則單晶矽鍺層不被生長。此外，於6 0 0度C或更 高之溫度範圍時，單晶矽或單晶矽鍺開始生長，且於大約 9 00度C之上限時，結晶缺陷開始被形成。於上述之溫度範 圍內，生長之壓力可爲1 000 Pa或更高，其氣體被均勻地供 應於基底上，而當排出氣體時則生長之壓力的上限爲 1 01，320 Pa或更低。爲了達成選擇性生長於上述之生長溫度 及生長壓力之下，則必須選擇此一氣體流動率，其‘提供一 區域，其中藉由鹵素氣體之蝕刻係較藉由罩物質上之來源 氣體的澱積更·爲有效，且同時，其澱積係較單晶基底上之 蝕刻更爲有效。 經濟部智慧財產局員工消費合作社印製 另一方面，於氣體來源MBE法中，外延生長於一較低 溫度下是可能的，且具有良好的可控制性，相較於C VD法 (其中例如乙矽烷（Si2H6 )之一種較高反應性的氣體是適 合的）。摻雜氣體係與CVD法中所使用者相同。此外，對 於選擇性生長，鹵素氣體，例如C12或H C1，可被加入，類 似於CVD法。於575度C的外延生長溫度、及IPa的生長壓力 之下，以2 ml/min之乙矽烷流動率以及4 ml/min之鍺烷流動 率，則不澱積多晶矽鍺於氧化矽膜及氮化矽膜上所需的HC1 之流動率是從5至10 ml/min。假如HC1之流動率低於上述位 準，則選擇性便喪失且多晶矽鍺開始被澱積於罩物質上。 另一方面，假如HC1之流動率高於上述位準，則單晶矽鍺層 之表面形態（m 〇 r p h ο 1 〇 g y )被惡化。此外，其可獲得氧化石夕 膜、及氮化矽膜及多晶矽之適當選擇性的溫度範圍是500度 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -31 - 502443 A7 B7 五、發明説明（29 ) (請先閲讀背面之注意事項再填寫本頁) c或更高，而上限是800度C或更低之範.圍內，其中表面形態 是較佳的。於上述溫度範圍內之生長壓力是0.1 Pa或更高， 其中生長率係由表面上之反應所限制，而上限爲100 Pa或 更低（於此壓力下會有氣體相中之反應發生）。 於下文所述之實施例中，單晶矽或單晶矽鍺之選擇性 外延生長條件最好是相同的。 經濟部智慧財產局員工消費合作社印製 接著，一包括單晶矽及單晶矽鍺之多層膜9被形成於緩 衝層8之上，藉由‘以.相同於形成緩衝層8之方法的選‘擇性外 延生長（參見圖3 ( e ))。圖5顯示pMODFET中之一本質區 域的放大圖。·首先，一含有P型摻雜物之載體供應層9a被形 成，藉由選擇性外延生長於緩衝層8之上。於載體供應層9a 中，鍺含量可被製成相等於緩衝層表面之側邊上的値，而 摻雜物之濃度可爲lxl02()cnr3或更小以抑制擴散至通道層。1 nm或更大之厚度是適當的，其中外延生長之可控制性是較 佳的。形成一間隔物層9b，其包括單晶矽鍺做爲一障壁層 以侷限載體。於間隔物層中，鍺含量可被製成等於緩衝層8 之表面的側邊上之値，而厚度可落入一範圍從1 nm (其中 外延生長之可控制性是較佳的）至50 nm (其中載體被供應 至通道層）。通道層9c被置入一種狀態，其經歷由於使得 鍺含量高於間隔物層9b而產生之壓縮應變。例如，通道層 經歷壓縮應變，藉由侷限通道層之鍺含量至50%，相對於 間隔物層9b中之鍺含量30%，且價電子帶改變。結果，送 至通道層中之價電子帶的電洞之能量被降低以形成一種量 子井結構，以致其供應自載體供應層9a之載體被儲存於井 本紙張尺度適用中周國家標準（CNS )A4規格（210X297公釐) -32^ 502443 經濟部智慧財產局員工消費合作社印製 A7 ___ B7 ___五、發明説明（30 ) 層中以形成二維的電洞氣體。通道層之厚度可爲1 nm或更 大，其中外延生長之可控制性是較佳的。一蓋層9 d，其形 成載體之一障壁層且包括單晶矽以保護矽鍺層，被形成於 通道層之上。蓋層之厚度最好是從1 nm (其中外延生長之 可控制性是較佳的）至50 nm (於此厚度時載體可被控制於 通道層中以利從閘極電極之控制）。於孺5所顯示之實施例 中，載體供應層9a出現於通道層9c與緩衝層8之間，但是載 體供應層9a亦可位在相對於通道層9c之上表面的側邊上。 圖6顯示此範例之pMODFET的本質區域之一放大圖。間隔物 層9b、通道層9c、第二間隔物層9e、載體供應層9a及蓋層9d 可被接續地生長自緩衝層8之側邊。 在藉由選擇性外延生長至pMODFET之本質區域以形成 其包括單晶矽及單晶矽鍺的多層膜9之後，閘極絕緣膜10及 閘極電極1 1被澱積於整個表面上，閘極電極1 1被各向異性 地（ anisotropically)鈾刻以形成閘極-源極及閘極-汲極隔 離絕緣膜12至閘極電極之側壁（參見圖3 ( f))。 最後，一 nMOSFET之源極13及汲極14被形成，藉由選 擇性地離子植入一η型摻雜物至nMOSFET之區域。以相同的 方式，一種如圖1中所顯示之結構可被獲得，其中一源極1 5 及一汲極16被形成，藉由以相同方式選擇·性地離子植入一 p 型摻雜物至pMODFET之區域。 閘極結構可以不是如上所述之M0S結構。圖7顯示一半 導體裝置之橫斷面圖，其中nFET及一pMODFET各具有一肖 特基閘極被一起安裝於同一基底上。在藉由選擇性外延生 本紙張尺度逋用中國國家標準（ CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 502443 A7 B7 五、發明説明（31 ) (請先閲讀背面之注意事項再填寫本頁) 長至pMODFET之一本質區域以形成一包括單晶矽及單晶矽 鍺之多層膜9以後，抗蝕劑（resist)被塗敷於整個表面上且 抗触劑之一^開口被形成於闊極區域中。一'電極1 7被僅僅形 成於閘極部分，藉由汽相潑積一金屬而成爲閘極電極並移 除抗蝕劑。對於閘極結構，不僅僅η型及p型電晶體兩者之 M0S結構或肖特基結構可被使用，而閘極結構亦可被彼此 獨立地選擇。 經濟部智慧財產局員工消費合作社印製 因爲nMOSFE’T及pMODFET可被形成於同一基底上於此 實施例中，所以p型電晶體之互導可被平衡與η型電晶體之 互導而不增加‘裝置之尺寸，寄生電容可被減小且操作速度 可被增加。此外，高速性能可被平衡於η型與ρ型電晶體之 間，其促進用該兩種電晶體所構成之電路的設計以增進系 統之性能。此外，因爲載體不會由於通道層中之雜質及介 面狀態而耗散，所以電路雜訊可被減少於pMODFET。此外 ，因爲無節距介於nMOSFET與pMODFET之間，所以兩種裝 置之尺寸可被進一步減小以增進電路性能。此外，因爲無 節距，所以電晶體可被輕易地整合，以致其電力耗損可被 減少。因此，可達成一種高速操作、低電容及雜訊減少之 電路，其有效的增加操作速度並增進使用該電路之系統的 性能。 · 〈實施例2> 圖8爲一橫斷面結構圖以顯示依據本發明之一半導體裝 置的第二實施例，其爲一範例以形成pMODFET及cMOSFETs 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） _ 34 - 502443 A7 B7 五、發明説明（32) 於同一基底上。 (請先閱讀背面之注意事項再填寫本頁) 矽基底1上所形成之pMODFET包括一 η井6、一緩衝層8 、一包括單晶矽及單晶矽鍺之多層膜9、一閘極絕緣膜1 〇a 、一閘極電極1 1 a、一源極1 5 a及一汲極1 6 a。另一方面，於 cMOSFETs中，一 nMOSFET包括一p井5、一閘極絕.緣膜l〇b、 —閘極電極1 1 b、一源極1 3及一汲極1 4，而一 p Μ〇S F E T包括 —η井6、一閘極絕緣膜1 0 c、一閘極電極1 1 c、一源極1 5 b及 一汲極1 6b。 ‘ 對於PM0SFET及pMODFET，大致上所有的步驟可被共 同地執行，除了緩衝層8及其包括單晶矽及單晶矽鍺之多層 膜9的形成。如此致使一種互補電路，藉由使用p Μ〇S F E T於 不特別需要高速操作之部分或者減少寄生電阻，且僅應用 pMODFET於需要高速操作之部分並結合nMOSFET 〇此種結 構可應用之系統包含，例如，用於行動通訊之高頻1C：或高 速處理器1C。 經濟部智慧財產局員工消費合作社印製 依據此實施例，因爲一高速的pMODFET可依據應用於 系統中之部分而被使用，所以系統之性能可被增進，除了 實施例1之功效以外。 〈實施例3> 圖9爲一橫斷面結構圖以顯示依據本發明之一半導體裝 置的第三實施例，其爲一範例以形成nMODFET及cMOSFETs 於同一基底上。 如同實施例1中所解釋之PMODFET，於其形成在砂基底 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -35 - 502443 A7 B7 五、發明説明（33 ) (請先閱讀背面之注意事項再填寫本頁) 1之上的nMODFET中，在形成一 P井5之後，一緩衝層8及一 包括單晶矽及單晶矽鍺之多層膜1 8被選擇性地僅形成於一 場絕緣膜2之開口中。選擇性外延生長之條件係大致上相同 於實施例1中之條件。 經濟部智慧財產局員工消費合作社印製 圖10顯示nMODFET之一本質區域的放大圖。一包括具 有與緩衝層之表面相同鍺含量的單晶矽鍺之間隔.物層18a被 形成於緩衝層8之上以侷限載體。於間隔物層中，鍺含量可 被製成相等於緩衝層8之表面的側邊上之値，而其厚‘度可爲 1 nm以得較佳之外延生長的可控制性。然後.，一做爲通道 層之單晶矽層·1 8 b被形成·。因爲外延生長係由緩衝層8執行 於一具有矽鍺之晶格常數的虛基底上，所以包括單晶矽之 通道層18b被生長於一種經歷抗拉應變之狀態。例如，通道 層經歷抗拉應變藉由被生長於一具有3 0 %鍺含量之間隔物 層18a上，而導電帶改變。結果，送至通道層中之導電帶的 電子之能量被降低以形成一種量子井結構，以致其載體被 儲存於井層中以形成二維的電子氣體。通道層之厚度可爲1 nm或更大，其中外延生長之可控制性是較佳的。爲了形成 載體障壁層，則在形成一第二間隔物層1 8c (其包括具有與 緩衝層表面上相同之鍺含量的單晶矽鍺）之後，一含有η型 摻雜物之載體供應層18d被形成。於載體供應層18d中，鍺 .含量可被製成相等於緩衝層表面之側邊上的値，而摻雜物 之濃度可爲lxl〇2()cm_3或更小。同時其厚度最好是1 nm或更 大，其中外延生長之可控制性是較佳的。一蓋層18e，其包 括單晶矽以作用爲一載體之障壁層，並用以保護矽鍺層， 本紙張又度適用中周國家標準（CNS ) A4規格（210X297公釐） -36 - 502443 A7 B7 五、發明説明（34 ) (請先閱讀背面之注意事項再填寫本頁) 被形成於多層膜之最上層表面上。蓋層之厚度最好是從1 nm (其中外延生長之可控制性是較佳的）至50 nm (於此厚 度時通道層中之載體可藉由閘極電極而被控制）。於圖1 0 所顯示之實施例中，載體供應層1 8 d位於較通道層1 8 b更接 近表面之側邊上，但是載體供應層18d可出現於通道層18c 與緩衝層8之間。圖11顯示此範例之nMODFET的本質區域之 —放大圖。載體供應層1 8d、間隔物層1 8a、通道層18b、第 二間隔物層1 8 c及蓋層1 8 e可依此順序而被生長自緩衝層8之 側。 在形成包括單晶矽及單晶矽鍺之多層膜18以後，一閘 極絕緣膜10d及一閘極電極lid被形成且一 η型摻雜物被離子 植入至源極13b及汲極14b之一部分，以形成nMODFET。同 時，於cMOSFETs中，nMOSFET包括一 p井5、一閘極絕緣膜 10b、一閘極電極lib、一源極13a及一汲極14a，而pMOSFET 包括一 η井6、一閘極絕緣膜1 0c、一閘極電極1 1 c、一源極 15b及一'汲極16b。 經濟部智慧財產局員工消費合作社印製 於nMOSFET及nMODFET中.，大致上所有的製作步驟可 被共同地應用，除了緩衝層8及其包括單晶矽及單晶矽鍺之 多層膜18的形成。如此可應用nMODFET於其特別需要高操 作速度之系統的一部分。上述結構可應用之系統可包含用 於行動通訊之高頻1C及高速處理器1C。 依據此實施例，因爲nMODFET可被應用至其需要高速 操作之系統的一部分，所以系統之性能可被增進。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -37 - 502443 A7 B7 五、發明説明（35) 〈實施例4 > (請先閲讀背面之注意事項再填寫本頁) 圖12爲一橫斷面結構圖以顯示依據本發明之一半導體 裝置的第四實施例，其爲一範例以形成cMODFET及 cMOSFET於同一基底上。 如同實施例1及3中所解釋之nMODFET及pMODFET， 一 P井5及一 η井6被個別地形成於一矽基底1之上，開口被形 成至一場絕緣膜2，而一氮化矽膜7被形成至每個側壁。一 包括單晶矽及單晶矽鍺之緩衝層8被同時選擇性地形成至 nMODFET及pMODFET之每個開口，於其上有一包括單晶矽 及單晶矽鍺之·多層膜1 9被選擇性地形成。選擇性外延生長 之條件係大致上相同於實施例1中之條件。 經濟部智慧財產局員工消費合作社印製 圖13顯示nMODFET及pMODFET之一本質區域的放大圖 。一包括具有與緩衝層之表面相同鍺含量的單晶矽鍺之間 隔物層19a被形成於緩衝層8之上以侷限載體。於間隔物層 中，鍺含量可被製成大致上相等於緩衝層8之表面的側邊上 之値，而其厚度可爲1 nm或更大以得較佳之外延生長的可 控制性。然後，一含有η型摻雜物之載體供應層19b被形成 。於載體供應層1 9b中，鍺含量可被製成大致上相等於緩衝 層表面上之値，而摻雜物之濃度可爲lxl 〇2°cnT3或更小，以 抑制擴散至通道層。同時其厚度可爲1 nm或更大，其中外 延生長之可控制性是較佳的。在形成一第二間隔物層1 9 c ( 其包括具有與用以形成載體障壁層之緩衝層的表面上相同 之鍺含量的單晶矽鍺）之後，一做爲η通道層之單晶矽層 1 9 d被形成。因爲外延生長係由緩衝層8執行於一具有矽鍺 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -38 - 502443 A7 B7 五、發明説明（36) (請先閲讀背面之注意事項再填寫本頁) 之晶·格常數的虛基底上，所以包括單晶砂之n通道19(1生長 於一種經歷抗拉應變之狀態。例如’ n通道層經歷抗拉應變 藉由生長於一具有3 0 %鍺含量之間隔物層1 9 c上以改變導電 帶。結果，因爲送至η通道層中之導電帶的電子之能量被降 低以形成一種量子井結構，所以其η型載體被儲存於井層中 以幫助電晶體操作。η通道層之厚度可爲1 nm或更大，其中 外延生長之可控制性是較佳的。一 P通道層19e (其包括具 有較緩衝層還高之鍺含量的單晶矽鍺）被形成於η通‘道之上 。因爲Ρ通道19e經歷壓縮應變（由於增加之鍺含量）且送 至價電子帶中·之電洞的能量被降低，所以P型載體被儲存 於井層中，其操作爲一 ρ通道。一包括單晶矽鍺而做爲ρ型 載體之障壁層的第三間隔物層被形成於P通道層19e之上， 而一包括單晶矽以保護矽鍺層之蓋層1 9g被形成於最上層表 面上。蓋層之厚度最好是從1 nm (其中外延生長之可控制 性是較佳的）至50 nm (於此厚度時通道層中之載體可藉由 閘極電極而被控制）。 經濟部智慧財產局員工消費合作社印製 在形成包括單晶矽及單晶矽鍺之多層膜1 9以後，一閘 極絕緣膜10及一閘極電極1 1被形成至cMODFET及cMOSFET 之每個部分，且一 η型摻雜物被選擇性地離子植入至 nMOSFET及nMODFET之部分以形成一 η型·源極13及一 η型汲 極14。以相同方式，一 ρ型摻雜物被選擇性地離子植入至 pMOSFET及pMODFET之部分以形成一 ρ型源極15及一 ρ型汲 極 1 6。於 nMOSFET與 nMODFET，以及於 pMOSFET與 pMODFET中，個別的步驟可大致上被共同地應用，餘了緩 本紙張尺度適用中國國家標準（ CNS ) A4規格（210X297公釐） 502443 A7 B7 五、發明説明（37) (請先閱讀背面之注意事項再填寫本頁) 衝層8及其包括單晶矽及單晶矽鍺之多層膜19的形成。如此 可形成一種包括nMODFET及pMODFET之電路於其特別需要 高操作速度之系統的一部分。上述結構可應用之系統可包 含用於行動通訊之高頻1C及高速處理器1C。 依據此實施例，因爲cMODFET可被應用至其需要高速 操作之系統的一部分，所以系統之性能可被增進。 〈實施例5> 圖1 4爲一橫斷面結構圖以顯示依據本發明之一半導體 裝置的第五實施例，其爲·一範例以形成一pMODFET及一 NPN型矽鍺異接面雙極電晶體（SiGeHBT)於同一基底上。 矽基底1上所形成之pMODFET包括一η井6、一緩衝層 21a、一包括單晶矽及單晶矽鍺之多層膜29a、一閘極絕緣 膜31、一閘極電極33a、一源極25 a及一汲極25b。另一方面 ，一NPN型S1GeHBT包括一高濃度的η型埋藏層20、一低濃 度的集極21b、一基極29b及一射極34。 一種製造如圖1 4中所顯示之半導體裝置結構的方法參 考圖15、16及17而被解釋。 經濟部智慧財產局員工消費合作社印製 首先，在選擇性地形成一高濃度的η型埋藏層20至一區 域以選擇性地形成一ΝΡΝ型SiGeHBT於矽基底1之上後，一 單晶矽層21被外延地生長於整個表面上（參考圖15 ( a)) 。單晶矽層2 1可爲一單晶矽鍺層，其大致上與其他實施例 相同。 接著，於單晶矽層21中，除了 pMODFET之一緩衝區域 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐〉 -40 - 502443 Α7 Β7 五、發明説明（38 ) (請先閲讀背面之注意事項再填寫本頁) 21a以外的部分，NPN型SiGeHBT之一低濃度的集中集極區 域21b及一集極提升（pull-up)區域21c被蝕刻。一場絕緣膜 2被形成，藉由澱積一絕緣膜並拋光絕緣膜直到單晶矽層2 1 之表面被暴露以一種CMP法（參見圖15 ( b ))。形成場絕 緣膜2之方法可由其他方法執行，例如，藉由LOCOS以選擇 性地形成一氮化矽膜至pMODFET之緩衝區域21a以及HBT之 低濃度集極區域21b與集極提升區域21c的部分，並氧化其 他區域。此外，一絕緣膜可被澱積於矽基底1之整個表面上 ’在澱積單晶矽層2 1及pMODFET之緩衝區域2 U以及NPN型 SiGeHBT之低濃度集極區域21b與集極提升區域21c的部分以 前，藉由選擇性生長至部分地暴露之開口。此外，藉由非 選擇性地澱積單晶矽層21於其具有開口之場絕緣膜2的整個 表面上，則一單晶矽層被生長於場絕緣膜2之開口中且一多 晶矽層被澱積於場絕緣膜2之上。PM0DFET之緩衝區域21a 以及HBT之低濃度集極區域21b與集極提升區域21c亦可被選 擇性地形成，藉由一種CMP法以拋光場絕緣膜2上所澱積之 多晶矽層以暴露場絕緣膜2。形成場絕緣膜2及單晶砂層2 1 之方法亦大致上與其他實施例相同。 經濟部智慧財產局員工消費合作社印製 接著，一凹槽被形成於每個裝置之間（藉由一各向同 性的（1S〇tr〇p1C)飩刻），而一絕緣膜或者一包括一絕緣膜與 一多晶矽層之多層膜被僅僅埋藏於凹槽之內部，以形成一 裝置隔離區域3。一η型摻雜物被離子植入至pMODFET之區 域以形成一 η井6，而一 η摻雜物亦以高濃度而被植入集極提 升部分以形成一高濃度的η型集極提升層22 (參見圖15 ( c -41 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） 502443 A7 ____ B7 _— 五、發明説明（39 ) ))。 接著，在澱積一第一絕緣膜23及一第二絕緣膜24於整 個表面之後，一高濃度的P型多晶矽25 (其被當作HBT之一 基極引線電極及PMODFET之源極-汲極引線電極）被選擇性 地形成（參見圖16 ( d ))。 一絕緣膜26被形成於整個表面上以覆蓋高濃.度的P型多 晶矽25，且開口 27被形成至絕緣膜26及高濃度的p型多晶石夕 25於HBT之射極部分及PM0DFET之閘極部分。一絕緣膜28被 形成至每個開口 27之側壁’而兩層絕緣膜24及23被蝕刻（ 藉由各向同性.蝕刻）以形成高濃度多晶矽層25之一突出物 (參見圖16 ( e ))。 一包括單晶矽及單晶矽鍺之多層膜29被選擇性地外延 生長至開口 27以形成一本質基極層29b於HBT之區域中，而 一載體供應層及一通道層被形成於PM0DFET之區域中，且 同時，其生長自高濃度P型多晶矽層25之突出物底下的多晶 ‘ 矽及多晶矽鍺被生長以自動地結合高濃度之P型多晶矽層25 與包括單晶矽及單晶矽鍺之多層膜29 (參見圖16 ( f))。 圖1 8爲一放大圖以顯示其包括單晶矽及單晶矽鍺之多 層膜29的層結構。一包括單晶矽鍺之間隔物層29 a及一 p型 載體供應層29b被形成於一包括單晶矽之緩衝層2 1上，以形 .成HBT之一基極層。鍺含量被改變於載體供應層29b中以減 少基極轉變（ transit)時間並增進HBT中之早期電壓。例如 ，鍺含量於表面之側上可爲〇 %，鍺含量被增加朝向緩衝層 21，.且可於與緩衝層21之邊界處爲20%。於間隔物層29a中 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -42 - (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 502443 A7 B7 ____ 五、發明説明（40 ) (請先閲讀背面之注意事項再填寫本頁) ，鍺含量被適當地減少朝向緩衝層21之邊界。此外’其當 作本質基極層之載體供應層29b的厚度可爲20 nm或更小以 獲得高速操作於HBT中，而其下限可爲5 nm以形成於良好 可控制性下具有傾斜內容之單晶矽鍺層。此外，爲了減小 HBT之基極電阻，則載體供應層29b中所含有之摻雜物的濃 度可爲lxlO19 cm — 3或更多，以上限爲lxl02C) cm_3，此時之摻 雜物的擴散是顯著的。載體供應層29b之上形成有一間隔物 層29c，其包括單晶矽或單晶矽鍺以形成載體供應層，及射 極層。當間隔物層29c係由單晶矽鍺層所形成時，則其鍺含 量可被製成少·於載體供應·層29b之鍺含量。此外，間隔物層 29c之厚度可爲5 nm或更多以抑制摻雜物之擴散自載體供應 層。接著，一包括單晶矽鍺之P型通道層29 d被形成，而最 後，一包括單晶矽之蓋層29e被形成爲一保護膜0其包括單 晶矽及單晶矽鍺之多層膜的層結構（當HBT及pMODFET被 形成於同一基底上時）係大致上相同與其他實施例。 經濟部智慧財產局員工消費合作社印製 在以一絕緣膜3 1覆蓋其包括單晶矽及單晶矽鍺層之多 層膜29的表面以後，一絕緣膜32被選擇性地形成至開口之 側壁。絕緣膜3 1被飩刻於HBT之開口中以形成一射極區域， 但絕緣膜31被使用爲pMODFET之開口中的閘極絕緣膜（參 見圖 17 ( g ) ) 。 · 一當作射極及閘極電極之高濃度p型多晶矽33被形成至 開口，且一 η型摻雜物被擴散自高濃度p型多晶矽33而進入 其包括單晶矽及單晶矽鍺僅於ΗΒΤ之區域中的多層膜29，例 如，藉由退火於900度C 30秒，以形成一射極區域34 (參見 本紙張尺度適用中國國家^準（CNS ) Α4規格（210X297公釐） :43 _ 502443 A7 _ B7 ___ 五、發明説明（41 ) 圖 17. ( h ))。 當一高濃度P型多晶矽層3 3係藉由使用以石印術及各向 異性蝕刻之罩形成而被選擇性地形成時，則一重疊區域保 持爲一突出物以罩校準之一邊緣亦至開口之外部。必須移 除重疊區域以增進電晶體之性能，因爲該部分增加了閘極/ 源極與閘極/汲極電容，（特別地）於PMODFET中。圖19顯 示一未形成高濃度η型多晶砂層之重疊區域的範例之橫斷面 圖。在澱積一高濃度η型多晶矽層33於整個表面之後;’當高 濃度η型多晶矽層33被移除以各向異性蝕刻時，則高濃度η 型多晶矽層33·保留於一區域，其中有一節距存在，例如於 一種其中有一平坦部分（例如一場區域）被移除之狀態下 的開口中。因此，當於一種形成側壁之絕緣膜3 2的狀態下 之開口的直徑小於大約高濃度η型多晶矽層3 3之厚度的兩倍 時，則開口之底部未被移除以各向異性蝕刻，且無重疊區 域被形成。 此外，圖20之實施例顯示藉由使用CMP以移除重疊區 域之範例的橫斷面圖。在澱積高濃度η型多晶矽層33於整個 表面之後，當高濃度η型多晶矽層33被拋光直到一絕緣膜26 被暴露以CMP法時，則於除了本質區域以外之部分中的高 濃度η型多晶矽層33可被移除而不形成一重疊區域。 不形成重疊區域而選擇性地形成高濃度η型多晶矽層33 之方法（如上所述者）大致上與其他實施例相同。 最後，當一絕緣膜3 5被澱積於整個表面上且一開口被 形成於每個電極取出位置上以形成一電極36時，則圖14中 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇χ297公釐) :~— (請先閲讀背面之注意事項再填寫本頁) C. 訂 經濟部智慧財產局員工消費合作社印製 502443 A7 B7 五、發明説明（42) 所顯示之結構被獲得。 (請先閱讀背面之注意事項再填寫本頁) 於本實施例中，因爲NPN型SiGeHBT及pMODFET可被形 成於同一基底上，所以藉由Si Ge之雙極電晶體的高速操作 以及藉由失真之SiGe通道之FET的高速操作可相容於一種使 用雙極電晶體及FET在同一系統中之系統中。此外，因爲無 節距被形成於NPN型SiGeHBT與pMODFET之間，所以電晶體 之整合被達成且互連長度可被減小，以致其由使用半導體 裝置之電路所產生之電力耗損可被減小。此外，因‘爲大部 分製造步驟可被共同地應用以形成NPN型SiGeHBT及 cMODFET，所以可減少半導體裝置之製造成本，其中有兩 種電晶體被安裝在一起。如上所述，一半導體裝置，其能 達成高速操作及整個系統之高性能，可被實現以一減低的 成本。· <實施例6> 經濟部智慧財產局員工消費合作社印製 圖2 1爲一橫斷面結構圖以顯示依據本發明之一半導體 裝置的第六實施例，其爲一範例以形成一 pMODFET及 —NPN型SiGeHBT於同一基底上。 如同實施例5，矽基底1上所形成之pMODFET包括一 η 井6、一^緩衝層4 3、一^包括單晶砂及卓晶砂錯之多層膜4 4、 一閘極絕緣膜46、一閛極電極48a、一源極25 a及一汲極25b 。另一方面，一 NPN型SiGeHBT包括一高濃度的n型埋藏層 20、一低濃度的集極21、一基極37及一射極34。 與實施例5不同之處在於其pMODFET之緩衝層43及ΗΒΤ 45 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 502443 A7 — ___ B7 五、發明説明（43 ) 之低濃度集極2 1係由分離之步驟所形成，其可有助於每個 裝置中之本質區域的設計。 (請先閲讀背面之注意事項再填寫本頁) 一種製造如圖2 1中所顯示之半導體裝置結構的方法參 考圖22、23及24而被解釋。 如實施例5中所述，一高濃度的n型埋藏層20被選擇性 地形成至一區域以形成一 ΝΡΝ型SiGeHBT於一矽.基底1之上 ，而一場絕緣膜2及一單晶區域2 1被選擇性地形成於矽基底 1之上。接著，一裝置隔離區域3被形成於每個裝置之間， 且η井6被形成至pMODFET之區域，而一高濃度之η型集極提 升層22係藉由灕子植入而·被個別地形成至ΗΒΤ之一集極提升 部分（參考圖22 ( a ))。 在形成一第一絕緣膜23及一第二絕緣膜24於整個表面 之後，一高濃度之P型多晶矽25 (其被當作HBT之一基.極引 線電極以及pMODFET之源極-汲極電極）被選擇性地形成（ 參見圖22 ( b ) ) 〇 經濟部智慧財產局員工消費合作社印製 接著，一絕緣膜26被形成於整個表面上以覆蓋高濃度 的P型多晶矽25，且一開口被形成至絕緣膜26及高濃度的p 型多晶矽於HBT之射極區域，而一絕緣膜28被形成於側壁上 (參見圖22 ( c))。 兩層絕緣膜24及2 3係藉由各向同性鈾刻而被蝕刻以形 成高濃度多晶矽層25c之一突出物，而一包括單晶矽及單晶 矽鍺之多層膜37被選擇性地外延生長至開口 27b，而一載體 供應層及一通道層被形成於PM0DFET之區域.中，且同時， 多晶矽及多晶矽鍺38被生長自高濃度P型多晶矽層25c之突 一本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐1 - 46 - 502443 經濟部智慧財產局員工消費合作社印製 A7 ___ B7 __五、發明説明（44 ) 出物底下以自動地結合高濃度之P型多晶矽層25c與其形成 於多層膜37中之本質基極（參見圖22 ( d ))。 其包括單晶矽及單晶矽鍺之多層膜37的層結構圖被顯 示於圖25。一包括單晶矽鍺之低濃度集極層37a，其鍺含量 朝向一低濃度集極層而減少，被形成於集極之側上以致其 導電帶中之能量障壁不被產生。有關鍺含量，例如，20% ，其低濃度集極層37 a之鍺含量最好是從20%被改變至0% 從表面朝向低濃度集極層21，而厚度可爲5 nm或更多以形 成鍺含量之分級（grading )以一較佳的可控制性。接著， 一包括單晶矽·鍺之第二低·濃度集極層37b被形成以避免由於 其接近基極-集極邊界之帶隙的差異所形成之能量障壁。爲 了不產生能量障壁之效應於其通過空乏（depletion )層之 電極上，所以厚度可爲30 nm，例如，於一 20%之均勻的鍺 含量中。接著，於待被形成之本質基極層27c中，鍺含量被 改變以減少基極轉變時間並增進HBT中之早期電壓。例如， 用以加速載體之一內部電場被產生於本質基極37c中，藉由 使其鍺含量於表面之側上爲〇%而於與第二低濃度集極層 37b之邊界上爲20%。此外，本質基極層37之厚度可爲30 nm或更小以獲得HBT之高速操作，而其下限爲5 nm以形成 具有良好可控制性之傾斜內容的單晶矽鍺層。此外，爲了 .減小基極電阻，則本質基極層37c中所含有之摻雜物的濃度 可爲IxlO19 cm·3或更多，而上限可爲lxl〇2° cm_3，·此時之摻 雜物的擴散是顯著的。一最終形成射極之單晶砂層37d被形 成於本質基極層37c上，藉由η型摻雜物之擴散。單晶矽層 本矣氏張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐) 47 _ (請先閲讀背面之注意事項再填寫本頁) 502443 A7 B7 五、發明説明（45) (請先閲讀背面之注意事項再填寫本頁) 37d之厚度可介於5 nm至30 nm之範圍內以致其射極擴散被 執行以一較佳的可控制性且其高電阻之低濃度層最終不會 保留於射極-基極邊界上。鍺含量及摻雜濃度之比率可被隨 意地採用，只要其包括單晶矽及單晶矽鍺，其係大致上相 同與其他實施例。 接著，絕緣膜39及40 (其被當作pMODFET中之用於選 擇性生長的罩物質）被澱積於整個表面上，且一開口 27a被 形成至絕緣膜40、39及26、高濃度多晶矽層25及pMODFET 之區域中的絕緣膜24。絕緣膜39最好是由一種氧化矽膜所 製成而絕緣膜40最好是由一種氮化矽膜所製成。接著，絕 緣膜4 1及42被進一步形成至開口之側壁（參見圖23(6)) 。絕緣膜41最好是由氧化矽膜所製成，而絕緣膜42最好是 由一種氮化矽膜所製成。因爲所有除了開口 27a之底部以外 的部分被覆蓋以氮化砂膜於此步驟中，所以絕緣膜2 3及場 絕緣膜2被形成開口以暴露矽基底1之表面（參見圖23 ( f) )。 經濟部智慧財產局員工消費合作社印製 因爲單晶矽層被暴露僅於開口 27a之底部上，所以一包 括單晶矽鍺之pMODFET的緩衝層43藉由選擇性外延生長而 被形成。當一氮化矽膜被形成於開口之側壁上以抑制如實 施例1中之面（facets )的發生時，則因爲氮化矽膜亦被澱 積至源極-汲極引線電極25之側壁，所以氮化矽膜需被移除 於緩衝層的外延生長之後以連接源極與汲極。然而，當氮 化矽膜被移除時，損壞被引發至其包括單晶矽鍺之緩衝層 43的表面而大大地惡化了形成於其表面上之pMODFET的性 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -48 - 502443 A7 ___ B7 五、發明説明（46 ) 能。因此，一種抑制面之產生而不使用氮化矽膜於側壁上 的方法被採用。圖2 6及2 7顯示一介於一形成在砂基底6 1的 氧化矽膜的開口中所外延生長的單晶層67的形狀與開口的 結晶定向之間的關係。如圖26 ( a )中所顯示，當開口被形 成以側邊指向矽基底6 1之平面中結晶定向爲[1 1 〇]之定向時 ，則表面原子之重組發生於氧化矽膜66與矽基底65之間的 邊界上，而於單晶層67之表面上，形成有（1 1 1 )及（3 1 1 )平面，其具有較（1〇〇 )(其爲基底之平面定向，更爲穩 定的表面狀態。結果，假設有一理想的矩形開口被形成， 則面63、64被形成自開口之每一側。另一方面，如圖27中 所顯示，當開口之側邊被指向[100]定向時，因爲表面原子 之重組較少發生，所以面未被產生於每一側，而小的面平 面63及64被產生僅於開口之角落處。因此，於開口之.大部 分區域中，單晶層67生長以接觸與氧化矽膜66。利用此特 性，則即使於使用氧化矽膜爲場絕緣膜2之情況下，其緩衝 層43會生長以接觸與場絕緣膜2於開口中，藉由指向開口之 側邊至[100]定向以大大地減小面之效應（參見圖23 ( g )) 〇 其當作選擇性生長之罩物質的絕緣膜39被移除僅於 pMODFET之區域中，而包括單晶矽及單晶矽鍺之多層膜44 以及多晶矽與多晶矽鍺45被同時地形成，至源極-汲極引線 電極25a與25b及一通道層以一種自行校準之方式（參見圖 2 4 ( h ))。其包括多晶矽及多晶矽鍺之多層膜4 4的結構係 大致上柑同與實施例1。 ‘ 本紙張尺度適用中國國家標準（ CNS ) A4規格（210X 297公釐） -49: " ' '' (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 502443 A7 ___ B7 五、發明説明（47 ) 在澱積一閘極絕緣膜46並形成一絕緣膜47於開口之側 壁上以後，其覆蓋開口之底部的絕緣膜39及46被移除僅於 HBT區域以暴露單晶矽蓋層（參見圖24 ( ζ ))。 當高濃度η型多晶矽層被澱積僅至HBT與pMODFET之開 口的周邊並施加退火時，則η型摻雜物被擴散僅於HBT區域 中以形成一射極區域3 4 (參見漏2 4 ( j))。重疊部分之移 除係大致上與實施例5相同。 最後，整個表面被覆蓋以一絕緣膜3 5，而當每‘個電極 被形成開口以形成一電極4 9時，則可獲得如圖2 1所顯示之 結構。於此結構中，因爲·每個M0DFET區域之本實區域以及 雙極區域藉由外延生長而被獨立地形成，所以其待被安裝 與HBT之MODFET非僅限定於pMODFET，而亦可應.用於 nMODFET。此係大致上相同與其他實施例，其中緩衝層被 形成獨立於低濃度集極層。 於此實施例中，因爲緩衝層可被形成獨立於HBT之低濃 度集極層，所以，除了實施例5中之效果以外，可達成層結 構之最佳設計於每個pMODFET及HBT，而結果，使用此種 半導體裝置之系統可被增加其操作速度及性能。 〈實施例7> 圖28爲一橫斷面結構圖以顯示依據本發明之一半導體 裝置的第七實施例，其爲一範例以形成一 pMODFET及一 NPN型SiGeHBT於同一基底上。 如同實施例5，矽基底1上所形成之pMODFET包括一 η井 (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -50 - 502443 A7 _— _ B7 __ 五、發明説明（48) (請先閲讀背面之注意事項再填寫本頁) 6、一緩衝層2 1 a、一包括單晶矽及單晶矽鍺之多層膜9、一 閘極絕緣膜5 0、一閘極電極5 1、一源極1 5及一汲極1 6。另 一方面，一NPN型SiGeHBT包括一高濃度的n型埋藏層20、 —低濃度的集極21、一基極37及一射極34。 與實施例5不同之處在於其pMODFET之源極與汲極係由 罩校準所形成，其可有助於減少製造步驟之數目。 一種製造如圖28中所顯示之半導體裝置結構的方法參 考圖29及30而被解釋。 ‘ 如實施例5中所述，一高濃度的n型埋藏餍2 0被選擇性 地形成至一區·域以形成一· Η Β Τ於一砂基底1之上，而一場絕 緣膜2及一單晶區域2 1被選擇性地形成於矽基底1之上。接 著’一裝置隔離區域3被形成於每個裝置之間，且η井6被形 成至pMODFET之區域，而一高濃度之η型集極提升層22係藉 由離子植入而被個別地形成至ΗΒΤ之一集極提升部分（參考 圖 29 ( a))。 經濟部智慧財產局員工消費合作社印製 在形成一第一絕緣膜23及一第二絕緣膜24於整個表面 之後，一高濃度之p型多晶矽25 (其被當作HBT之一基極引 線電極）被選擇性地形成，而一絕緣膜26被形成於整個表 面上以覆蓋高濃度之p型多晶砂25 (參見圖29(b))。 開口被形成至絕緣膜26及高濃度的p型多晶矽於HBT之 射極部分中，而一絕緣膜28被形成於側壁上（參見圖29 ( c "。 兩層絕緣膜24及2 3係藉由各向同性蝕刻而被蝕刻以形 成高濃度多晶矽層25c之一突出物，而一包括單晶矽及單晶 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) -51 - 502443 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（49 ) 矽鍺之多層膜37被選擇性地外延生長至開口 27b，且同時， 多晶矽及多晶矽鍺38被生長自高濃度p型多晶矽層25c之突 出物底下以自動地連接高濃度之P型多晶矽層25c與其形成 於多層膜37中之本質基極（參見圖29 ( d))。其包括單晶 矽及單晶矽鍺之多層膜37的層結構係大致上與實施例6中相 同。 . 接著，絕緣膜39 (其被當作pMODFET中之用於選擇性 生長的一'種罩）被灑積於整個表面上，且絕緣吴3 9、2 6、 24及23之一開口 27a被形成於pMODFET之區域中。因爲單晶 層之緩衝層2 1·被暴露至開口之底部，所以一包括單晶矽及 單晶矽鍺之多層膜9被選擇性地外延生長（參見圖30 (e) )。於此例中，其包括單晶矽及單晶矽鍺之多層膜9係大致 上與實施例1中相同。 在澱積一閘極絕緣膜50及一閘極51並製作閘極51之後 ，貝U —絕緣膜47被形成至ΉΒΤ之開口及pMODFET之閘極的 •側壁（參見圖30 ( f))。 絕緣膜50及3 9藉由各向同性鈾刻而被移除以暴露單晶 矽蓋於HBT中之開口的底部上，而一包括高濃度η型多晶矽 之射極電極被選擇性地形成。此外，於pMODFET中，一 ρ型 源極15及一 η型汲極16被形成藉由選擇性地離子植入一 P型 摻雜物。於此例中，可共同地施行其藉由射極退火之射極 區域34的形成以及源極與汲極之活化（參見圖30 .(g))。 最後，當整個表面被覆蓋以一絕緣膜3 5時，且當每個 電極部分被形成開口以形成一電極時，則可獲得如眉2 8所 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐] · 52 ： (請先閲讀背面之注意事項再填寫本頁) 502443 Α7 Β7 五、發明説明（50) 顯示之結構。 依據本發明.，因爲pMODFET及HBT可被安裝在一起而 減少製造步驟之數目，除了實施例5之效果以外，所以可藉 由使用此電路而減少高速度及高性能系統之成本。 <實施例8> 圖31爲一橫斷面結構爵以顯示依據本發明之一半導體 裝置的第八實施例，其爲一範例以形成一 pMODFET芨一 NPN型SiGeHBT於同一基底上。 如同實施例6，矽基底1上所形成之pMODFET包括一 η井6、一緩衝層43、一包括單晶矽及單晶矽鍺之多層膜44 、一閘極絕緣膜5 0、一閘極電極5 1、一源極1 5及一汲極1 6 。另一方面，一ΝΡΝ型SiGeHBT包括一高濃度的η型埋藏層 20、一低濃度的集極21、一基極37及一射極34。 與實施例6不同之處在於其pMODFET之源極輿汲極係由 罩校準所形成，其可藉以減少製造步驟之數目。 一種製造如圖3 1中所顯示之半導體裝置結構的方法參 考圖32及33而被解釋於下。 如實施例6中所述，一高濃度的η型埋藏層20被選擇性 地形成至一區域以形成一 ΝΡΝ型SiGeHBT·於一矽基底1之上 ，而一場絕緣膜2及一單晶區域21被選擇性地形成於矽基底 1之上。單晶區域21僅被形成於HBT之區域中。接著，一裝 置隔離區域3被形成於每個裝置之間，且一η井.6被形成於 pMODFET之區域中，而一高濃度之η型集極提升層22係藉由 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -53 - I."-------裝-- (請先閲讀背面之注意事項再填寫本頁) 、1Τ 經濟部智慧財產局員工消費合作社印製 502443 A7 _____ B7 __ 五、發明説明（51 ) 離子植入而被個別地形成至HBT之一集極提升部分（參考圖 32(a))。 (請先閱讀背面之注意事項再填寫本頁) 在澱積一第一絕緣膜23及一第二絕緣膜24於整個表面 之後，一高濃度之P型多晶矽25 (其形成NPN型SiGeHBT之 一基極引線出口電極）被選擇性地形成，而整個表面被覆 蓋以一絕緣膜26。絕緣膜26及高濃度的P型多晶矽25被形成 開口於NPN型SiGeHBT之射極部分中，而一絕緣膜28被形成 於側壁上（參見議32 ( b))。. ‘ 兩層絕緣膜24及23係藉由各向同性蝕刻而被蝕刻以形 成高濃度多晶·矽層25之=突出物。一包括單晶矽及單晶矽 鍺之多層膜37被選擇性地外延生長至開口 27，且同時，多 晶矽及多晶矽鍺3 8被生長自高濃度p型多晶矽層25之突出物 底下以自動地連接高濃度之p型多晶矽層25與其形成於多層 膜37中之多層膜37本質基極（參見圖32(c))。其包括單 晶矽及單晶矽鍺之多層膜37的層結構係大致上與賓施例6中 ’ 相同。 經濟部智慧財產局員工消費合作社印製 接著，絕緣膜39 (其被當作pMODFET之用於選擇性生 長的一種罩物質）被澱積於整個表面上，且絕緣膜39、26 、24、23及場絕緣膜2被各向異性地蝕刻於pMODFET之區域 中。此係不同於實施例6，因爲此實施例中之pMODFET的源 極與汲極未以一種自行校準之方式而被連接與電極，所以 一包括氮化矽膜之絕緣膜7可被形成至絕緣膜之開口的側壁 。因此，當一緩衝層43及一包括單晶矽與單晶矽鍺之多層 膜44被選擇性地外延生長至開口時，則面.（facets )之產生 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -54 - 502443 A7 B7 五、發明説明（52) 可被避免（參見圖33 ( d))。 (請先閲讀背面之注意事項再填寫本頁) 在澱積一閘極絕緣膜5 0及一閘極電極5 1並製作閘極電 極51之後，則一絕緣膜47被形成至HBT之開口及pMODFET之 閘極的側壁（參見圖33 ( e) ) ° 絕緣膜5 0及3 9藉由各向同性蝕刻而被移除以暴露單晶 矽蓋於Η B T之開口的底部上，而一包括高濃度η型多晶矽之 射極電極48被選擇性地形成。此外，於pMODFET中，一 ρ型 源極1 5及一 p型汲極1 6被形成藉由選擇性地離子植入一 P型 摻雜物。於此例中，可共同地施行其藉由射極退火之射極 區域34的形成以及源極-汲極之活化（參見圖33 ( f))。 最後，當整個表面被覆蓋以一絕緣膜35時，且當每個 電極部分被形成開口以形成一電極49時，則可獲得如圖31 所顯示之結構。於此結構中，因爲每個M0DFET區域之.本質 區域以及雙極區域被獨立地生長藉由如實施例7中之外延生 長，所以其與HBT安裝在一起之M0DFET並不僅限定於 pMODFET，而亦可應用至一種nM〇DFET〇 經濟部智慧財產局員工消費合作社印製 於此實施例中，因爲緩衝層可被形成獨立於HBT之低濃 度集極層，所以，除了實施例5之效果以外，可達成層結構 之最佳設計於每個pMODFET及HBT，而結果，使用此種半 導體裝置之系統可被增加其操作速度並增進其性能。此外 ，因爲pMODFET及ΗBT可被安裝在一起而大大地減少製造 步驟之數目，所以可藉由使用此電路而減低系統之成本。 〈實施例9> 本紙張尺度適用中國國家標準( CNS ) Α4規格（210X297公嫠） 502443 A7 __^_ B7 __ 五、發明説明（53 ) •圖3 4爲一橫斷面結構圖以顯示依據本發明之一半導體 裝置的第九實施例，其爲一範例以形成一PMODFET、 —nMOSFET及一 NPN型SiGeHBT於同一基底上。 如同實施例6，矽基底1上所形成之pMODFET包括一 η井 6、一緩衝層43、一包括單晶矽及單晶矽鍺之多層膜44、一 閘極絕緣膜46、一閘極電極48、一源極25a及一汲.極25b。另 —方面，一 nMOSFET包括一 p井5、一閘極氧化物膜1〇、_一 閘極電極11、一源極13及一汲極14。此外，一NPN型‘ SiGeHBT包括一高濃度的η型埋藏層20、一低濃度的集極21 、一基極37及一射極34。· 於此結構中，因爲pMODFET之緩衝層43藉由外延生長 而被形成獨立於nMOSFET區域及雙極區域之每個本質部分 ，所以pMODFET之性能可被增進而不會惡化nMOSFET之性 能。 依據此實施例，因爲可獲得一種裝置，其中一高速度 及高性能的互補FET與一平衡的η型及p型及一 NPN雙極電晶 體被安裝在一起，所以使用此電路之系統可增進性能、減 少耗損電力、並減低成本。 <實施例10> · .圖35爲一橫斷面結構圖以顯示依據本發明之一半導體 裝置的第十實施例，其爲一範例以形成一 pMODFET、 一 nMODFET及一 NPN型SiGeHBT於同一基底上。 與實施例9不同之處在於一 η型FET被構成以一種 (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） -56 - 502443 A7 B7 五、發明説明（54 ) (請先閲讀背面之注意事項再填寫本頁) nMODFET。因爲一 nMODFET及一 pMODFET之本質區域被選 擇性地外延生長獨立於HBT之一低濃度集極層，所以可達成 一種最佳多層膜以增進每個裝置之性能。此外，因爲 iiMODFET及pMODFET之通道被形成於其包括單晶石夕及單晶 矽鍺之多層膜19中，且周邊上之膜結構亦被共同地使用與 HBT，所以製造步驟之數目可被顯著地減少。 依據此實施例，因爲高速的nMODFET與pMODFET可被 安裝在一起（無節距地）於同一基底上，所以使用‘此電路 之系統可增進性能、減少電力耗損、並減低成本。 〈實施例11〉 圖3 6爲一橫斷面結構圖以顯示依據本發明之一半導體 裝置的第十一實施例，其爲一範例以形成一pMODFET、 一 nMOSFET及一 NPN型SiGeHBT於同一基底上。 經濟部智慧財產局員工消費合作社印製 一種互補型結構可被獲得於FET及雙極電晶體，藉由形 成一PNP型雙極電晶體（其無節距地包括一高濃度p型埋藏 層5 4、一低濃度p型集極層5 5、一本質基極層5 7及一射極層 58)於同一基底上，而其一 nMODFET、一 pMODFET及一 NPN型SiGeHBT係以相同於其他實施例之方式被形成。 依據此實施例，因爲一種互補電路可被獲得亦於雙極 電晶體，除了平衡於高速的性能及電流値之互補FET以外， 所以使用此電路之系統可增進性能、減少電力耗損、並減 低成本。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -57 - 502443 經濟部智慧財產局員工消費合作社印製 A7 ____B7 ___五、發明説明（55) 〈實施例12〉 圖37爲一橫斷面結構圖以顯示依據本發明之一半導體 裝置的第十二實施例，其中存在一無節距之互補雙極電晶 體，其爲一範例以安裝一 cMODFET於同一基底上。此與實 施例1 1之不同處在於其η型FET被構成以nMODFET。如此可 藉由M0DFET以增加FET之操作速度且藉由SiGeHBT以增加 雙極電晶體之操作速度，同時藉由採用兩者之互補型式結 構以減少電力耗損。. ‘ 依據此實施例，因爲可獲得互補FET及互補雙極電晶體 而維持高速性·能，所以使用此電路之系統可增進性能、減 少電力耗損、並減低成本。 〈實施例13> 圖3 8及圖3 9爲平面圖及一橫斷面結構圖以顯示依據本 發明之一半導體裝置的第十三實施例，其爲一範例以選擇 • 性地外延生長一單晶層至一形成於傾斜基底上之矽氧化物 膜中的開口。 於外延生長時，因爲生長係隨著來源氣體之分子沿著 表面到達基底之一表面的移動而進行，而分解於基底表面 上之活性部位，所以重要的是其生長過程活性部位被均勻 地配置以執行均勻的外延生長於整個基底上。爲此目的， 採用一種方法，其藉由取代基底之結晶定向以一稱爲偏角 (off angle )之小角度來形成一以原子之階的節距，並沿 著節距進行生長以執行均勻的外延生長。然而，當選擇性 本紙&尺度適用中國國家標準（CNS ) A4規格（210父297公釐] :58 - (請先閲讀背面之注意事項再填寫本頁} ，裝· -訂 # 502443 A7 _____ B7 __ 五、發明説明（56 ) (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 的外延生長被施加至其形成於基底上之開口時，因爲以原 子層之階的節距未被供應於開口之周邊，所以外延生長層 之表面趨近原本的結晶定向。結果，選擇性生長之單晶層 的形狀變爲不對稱，依據結晶平面之方向與偏角之量。例 如，如圖38中所顯示，採用[1〇〇]定向爲基底之平面定向且 採用一偏角0於[010]方向，當矽氧化物膜66中之開口被形 成於一種狀態（其中每側邊·被指向[1 10]定向於基底61之平 面中）下時，則由選擇性外延生長所形成之單晶層‘被傾斜 以一 Θ ’角，其中0 ’< 0。此外，如圖3 9中所顯示，當一單 晶層被選擇性·地外延生長至開口（其被形成以一每側邊被 指向Π 〇〇]定向之狀態下）時，則單晶層之表面被傾斜以如 圖形中沿著B-B’所見之偏角的相同角度，且爲對稱的當沿 著圖形中之C_C’觀看時。當一通道層及源極-汲極藉由利甩 非對稱性質而被形成於其形成至開口之單晶層中時，則一 源極或汲極（其中欲降低其寄生電容）可被形成於增加膜 厚度之方向。當欲達成一平衡於其間時，則源極與汲極可 被形成以一垂直於單晶層之傾斜的方向。例如，如圖4 0中 所顯不，藉由校準開口之方向至基底之平面定向時，因爲 藉由選擇性外延生長而形成於汲極之側上的MODFET之本質 區域的厚度被增加，所以寄生電容可被減小，相較於源極 中之寄生電容。根據電路結構，假如欲減小源極中之寄生 電容，則源極與汲極可被相互取代。此外，假如欲控制介 於電路中之每個電晶體上的源極與汲極寄生電容之間的寄 生電容之關係時，則每個電晶體至基底之位置可被決定。 $紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) -59 - " 502443 經濟，部智慧財產局員工消費合作社印製 A7 ___ B7___五、發明説明（57 ) 於此實施例中，因爲源極或汲極之寄生電容可被減小 藉由利用選擇性生長之不對稱性，所以使用FET之電路可被 增加其操作速度。 〈實施例14> 圖41爲一特性圖以顯示依·據本發明之一半導體裝置的 第十四實施例中之外延生長率與生長溫度的依存關係。 例如，當執行外延生長藉由供應乙矽烷（Si2H6)氣體 於2 ml/min之流動率以做爲單晶矽之來源氣體時，而生長率 根據較低溫度·區域中之生長溫度而大大地改變，則溫度依 存性於較高溫度區域中減低。低溫區被稱爲一表面反應限 制規則，其中生長率係由其來自具有根據生長溫度之活化 能量的表面之氫的分解所限制。活化能量係根據其當作鍺 之來源氣體的鍺烷（GeH4 )之流動率，但是即使整體氣體 流動率被改變時生長率仍不會改變，只要其生長溫度及氣 體流動率爲恆定的且整體氣體流動率未被劇烈地減少時。 另一方面，高溫區被稱爲一大量轉移限制規則，其中 生長率係根據氣體供應之量而改變，即使當溫度爲恆定時 。選擇性外延氣體可達成藉由控制氣體流動率以表面反應 限制規則或者以大量轉移限制規則，但是外延層之形狀大 大地不同。 如圖42中所顯示，假設有多數開口 62於矽氧化物膜66 中且被彼此分隔以一距離a。於選擇性外延生長至開口 62時 ，外延生長進行於當其到達表面之物質氣體分子沿著移動 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -60 - 一 ~ (請先閲讀背面之注意事項再填寫本頁) 裝.
、1T 參 502443 A7 B7 五、發明説明（58) (請先閲讀背面之注意事項再填寫本頁) 且分解於活性部位時。外延生長進行於當其選擇性生長被 執行以大量轉移限制規則時’以致假如起始氣體的移動距 離大於每個開口之間的距離a時，則其被供應至開口之起始 氣體分子的數目便根據位置而改變。特別地’所供應之來 源氣體分子的數目是最大的於開口之周邊上的位置，其中 附近無其他開口，以致其外延層被加大其厚度於該處。反 之，外延層是較薄的於開口之中心處’或者於其中有其他 開口密集地出現於周邊上的位置處。 ' 經濟部智慧財產局員工消費合作社印製 例如，於圖4 3中所顯示之型態中’當介於開口之間的 距離大於起始·分子之平均移動距離時’且開口本身之大小 小於起始分子之平均移動距離時，如（a )中所顯示，則每 個開口中之外延層的厚度被製成均勻。然而，如（b )中所 顯示，當開口密集地出現時，以致其介於開口之間的距離 係等於或小於起始分子之平均移動距離，或者假如開口本 身之大小係大於起始分子之平均移動距離時，則外延層之 厚度可根據位置而改變。另一方面，當執行生長以表面反 應限制規則時，則厚度是相同的只要其生長溫度是恆定的 於一含有兩開口之區域上。然而，其係假設無面（facet ) 之效應。因此，因爲生長率之決定係根據表面上之反應’ 以及於（例如）圖43 ( b )中所顯示之型態，其中密集之程 度或開口之大小是不同的，膜厚度於任何位置均爲恆定的 ，只要生長溫度相同的話。 依據此實施例，因爲一均勻的外延層可藉由執行選擇 ; 性外延生長而被形成以表面反應限制規則，所以即使其形 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -61 - 502443 A7 B7 五、發明説明（59 ) (請先閲讀背面之注意事項再填寫本頁) 成電‘晶體之開口的形狀及密集度被改變，電晶體之性能的 惡化可被減少。此外，因爲無反面的影響即使當開口被密 集地配置於其型態中時，所以電晶體可被結合，且使用電 晶體之電路可減少其電力耗損並增進其性能。 〈實施例15> 圖44爲一無線通訊設備裝置的方塊圖，其顯示依據本 發明之一半導體裝置的第十五實施例。 ‘ ‘ 於一般的無線通訊設備裝置中，其被接收於一天線8 1 上之信號被輸入經由一傳·輸/接收開關82而至一前置放大器 8 3，且接著被放大。對於來自前置放大器之輸出，只有於 接收頻帶內之信號被選擇以一過濾器84並輸入至一混合器 85。藉由混合器85而被轉換爲中頻率（IF )之信號被放大 以一 IF放大器86並接著輸出至一信號處理器88。 另一方面，於傳輸系統中，由一調變器89所調變之信 號被傳遞通過一過濾器或驅動放大器90、及一相位偏移器 9 1，且由一功率放大器9 2放大，並傳輸自天線8 1。 經濟部智慧財產局員工消費合作社印製 當本發明之MODFET被應用於上述系統時，則整個系統 可增進其性能並減低其成本，藉由應用MODFET至一特別需 要高速操作之部分，例如前置放大器83，·並使用MOSFE丁至 ..一不同部分，例如信號處理器88。 依據本發明，一緩衝層或者一包括緩衝層及MODFET之 單晶矽與單晶矽鍺的多層膜被選擇性地形成於一形成在一 半導體基底上的凹槽中，且MODFET可輕易地與其他形成在 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -62 - 502443 A7 B7 五、發明説明（60 ) (請先閱讀背面之注意事項再填寫本頁) 同一半導體基底之其他區域中的裝置安裝在一起，而無每 個裝置之間的影響，以致其使用此類裝置之電路的性能可 被增進。此外，因爲無節距介於每個裝置之間，當MODFET 與其他裝置安裝在一起時，所以每個裝置可被製作以一減 小的尺寸，且介於裝置之間的距離可被減小以達成高度的 整合。 ， 此外，因爲介於每個裝置之間的節距及距離很小，所 以互連長度可被縮短以達成電力耗損之減少。此外，當裝 置被安裝在一起時，因爲其用以形成本發明中之MODFET及 每個裝置的程·序可被共同執行，所以用以形成一系統之價 格可被減少。 因此，當依據本發明之半導體裝置被使用於特別需要 高速操作或減少雜訊之電路或系統時，則整個電路或系統 之性能可被增進。 那些熟悉本項技術人士將暸解其本發明之許多修改及 變異均可被實施。前述說明及下列申請專利範圍欲涵蓋所 有這些修改及變異。 經濟部智慧財產局員工消費合作社印製 - 63- 本紙張尺度適用中國國家標準（CNS ) A4規格（210'〆297公釐）

Claims (1)

  1. 502443 A8 B8 C8 D8 t、申請專利範圍 1. 一種半導體裝置，包括： 一具有表面區域於其上之單一半導體基底； (請先閱讀背面之注意事項再填寫本頁) 至少一非MODFET電晶體；及 一 MODFET，其中該MODFET，及該至少一非MODFET 電晶體被形成於該單一半導體基底上，且其中該MODFET之 一本質區域被形成於表面區域之凹槽中，且其中凹槽係由 一側壁及一底部所形成。 2. 如申請專利範圍第1項之半導體裝置，其中一駐存有 該非MODFET電晶體於其上之表面區域的第一部份之第一高 度大約等於一駐存有本質區域於其上之表面區域的第二部 份之第二高度。 3·如申請專利範圍第2項之半導體裝置，進一步包括·· 一形成於凹槽之側壁上的絕緣膜。 4·如申請專利範圍第3項之半導體裝置，其中凹槽具有 一矩形平面形狀，且其中矩形平面之一面的方向爲[1 1 〇 ]共 面與該單一半導體基底之一結晶定向。 經濟部智慧財產局員工消費合作社印製 5 .如申請專利範圍第3項之半導體裝置，其中該絕緣膜 包括一氮化矽膜。 6 ·如申請專利範圍第1項之半導體裝置，其中本質區域 包括： 一多層膜，其包括： 一緩衝層； 一壓製於緩衝層上之單晶矽層；及 一壓製於緩衝層上之單晶矽鍺層。 -64- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 502443 A8 B8 C8 D8 六、申請專利範圍 7·如申請專利範圍第6項之半導體裝置，其中該 MODFET包括一 p型MODFET，且其中多層膜包括： 一包括含有P型摻雜物之單晶矽鍺的載體供應層； 一包括未摻雜之單晶矽鍺的通道層；及 一包括單晶矽之蓋層。 8.如申請專利範圍第6項之半導體裝置，其中該 MODFET包括一 P型MODFET，且其中多層膜包括： 一包括單晶矽鍺之第一間隔物層； 一包括未摻雜之單晶矽鍺的通道層； 一包括單晶矽鍺之第二間隔物層； 一包括含有P型摻雜物之單晶矽鍺的載體供應層；及 一包括單晶矽之蓋層。 9·如申請專利範圍第7或8項之半導體裝置，其中通道層 包括一遭受壓縮應變之單晶矽鍺。 10·如申請專利範圍第6項之半導體裝置，其中該 MODFET包括一 N型MODFET，且其中多層膜包括： 一包括單晶矽鍺之第一間隔物層；、 一包括未摻雜之單晶體的通道層； 一包括單晶矽鍺之第二間隔物層； 一包括含有N型摻雜物之單晶矽鍺的載體供應層；及 一包括單晶矽之蓋層。 11·如申請專利範圍第6項之半導體裝置，其中該 MODFET爲一 N型MODFET，且其中多層膜包括： 一包括含有N型摻雜物之單晶矽鍺的載體供應層； 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂--------- 經濟部智慧財產局員工消費合作社印製 65- 502443 A8 B8 C8 D8 六、申請專利範圍 一包括單晶矽鍺之第一間隔物層； 一包括未摻雜之單晶矽的通道層； 一包括單晶矽鍺之第二間隔物層；及 '—包括單晶砂之蓋層。 12. 如申請專利範圍第10或1 1項之半導體裝置，其中通 道層包括一遭受抗拉應變之單晶矽。 13. —種半導體裝置，包括： 一具有表面區域之單一半導體基底； 一 SiGeHBT，其具有一集極層形成於該單一半導體基底 上；及 一 MODFET，其具有一緩衝層形成於該單一半導體基底 上； 其中集極層被形成於半導體基底上之一第一凹槽中， 且其中緩衝層被形成於半導體基底上之一第二凹槽中。 14·如申請專利範圍第13項之半導體裝置，其中一駐存 有集極層於其上之表面區域的第一部份之第一高度大約等 於一駐存有緩衝層於其上之表面區域的第二部份之第二高 度。 1 5 ·如申請專利範圍第1 4項之半導體裝置，進一步包括 一形成於第二凹槽之一側壁上的絕緣膜。 16.如申請專利範圍第15項之半導體裝置，其中第二凹 槽具有一矩形平面形狀，且其中矩形平面之一面的方向爲[ 110]共面與該單一半導體基底之一結晶定向。 17·如申請專利範圍第15項之半導體裝置，其中該絕緣 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁} T . -n n an mmmam mmmmmm n —mmm ? I n n ϋ —m I— ϋ I 經濟部智慧財產局員工消費合作社印製 -66- 502443 A8 B8 C8 D8 六、申請專利範圍 膜包括氮化矽。 (請先閲讀背面之注意事項再填寫本頁) 1 8 .如申請專利範圍第1 3項之半導體裝置，進一步包括 一多層膜，其包括： 壓製於緩衝層及集極層上之一單晶矽及一單晶矽鍺， 其中MODFET包括一 P型，且其中該SiGeHBT包括一NNP型。 1 9 .如申請專利範圍第1 8項之半導體裝置，其中該多層 膜包括： 一包括單晶矽鍺之第一間隔物層； 一包括單晶矽鍺且含有P型摻雜物之載體供應層； 一包括單晶矽或單晶矽鍺之第二間隔物層； 一包括未摻雜之單晶砂的通道層；及 一包括單晶矽之蓋層。 20. 如申請專利範圍第19項之半導體裝置，其中通道層 包括遭受壓縮應變之單晶矽鍺。 21. —種製造具有一 MOSFET及一 MODFET於單一半導體 基底上之半導體裝置的方法，包括： 經濟部智慧財產局員工消費合作社印製 於半導體基底上形成一包含裝置隔離絕緣膜之單晶矽 ， 於一 MOSFET形成區域中覆蓋半導體基底以裝置隔離絕 緣膜； 於一 MODFET形成區域中形成一凹槽，其中裝置隔離絕 緣膜被暴露，且單晶矽被暴露； 於凹槽中使用選擇性生長以形成MODFET之一本質區域 -67- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 502443 經濟部智慧財產局員Η消費合作社印製 A8 B8 C8 D8 力、申請專利範圍 > 形成MOSFET之一閘極絕緣膜及一閘極電極；及 形成MODFET之一閘極絕緣膜及一閘極電極。 22. 如申請專利範圍第21項之方法，進一步包括： 形成一氮化矽膜於凹槽之一側表面上。 23. 如申請專利範圍第21項之方法，進一步包括： 選擇性生長一包括單晶矽鍺之緩衝層於一單晶矽上； 其中MODFET爲一 P型，且其中於凹槽中該形成MODFET 之一本質區域包括： 於緩衝層上接續地選擇性生長一包括摻雜有P型摻雜物 之單晶矽鍺的載體供應層、一包括單晶矽鍺之間隔物層、 一包括單晶矽鍺之通道層、及一包括單晶矽之蓋層。 24. 如申請專利範圍第23項之方法，其中通道層之鍺含 量高於間隔物層之鍺含量。 25. 如申請專利範圍第21項之方法，其中MODFET爲一P 型，進一步包括： 選擇性生長一包括單晶矽鍺之緩衝層於一單晶矽上； 其中於凹槽中該形成MODFET之一本質區域包括： 於緩衝層上接續地選擇性生長一包括單晶矽鍺之第一 間隔物層、一包括單晶矽鍺之通道層、一包括單晶矽鍺之 第二間隔物層、一包括摻雜有P型摻雜物之單晶矽鍺的載體 供應層、及一包括單晶矽之蓋層。 26·如申請專利範圍第25項之方法，其中通道層之鍺含 量高於第一間隔物層之鍺含量。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -68- -------------------訂 -----I-- (請先閱讀背面之注意事項再填寫本頁) 502443 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 27. 如申請專利範圍第21項之方法，其中MODFET爲一N 型，進一步包括： 選擇性生長一包括單晶矽鍺之緩衝層於一單晶矽上； 其中於凹槽中該形成MODFET之一本質區域包括： 於緩衝層單晶矽上接續地選擇性生長一包括單晶矽鍺 之第一間隔物層、一包括單晶矽鍺之通道層、一包括單晶 矽鍺之第二間隔物層、及一包括單晶矽之蓋層。 28. 如申請專利範圍第21項之方法，其中MODFET爲一P 型，進一步包括： 選擇性生長一包括單晶矽鍺之緩衝層於一單晶矽上； 其中於凹槽中該形成MODFET之一本質區域包括： 於緩衝層單晶矽上接續地選擇性生長一包括摻雜有N型 摻雜物之單晶矽鍺的載體供應層、一包括單晶矽鍺之第一 間隔物層、一包括未含摻雜物之單晶矽鍺的通道層、一包 括單晶矽鍺之第二間隔物層、及一包括單晶矽之蓋層。 29. 如申請專利範圍第21項之方法，其中於凹槽中該形 成MODFET之一本質區域包括執行一包含鹵素氣體之CVD。 3 0.如申請專利範圍第29項之方法，其中矽之一來源氣 體包括至少一種選擇自包含矽氫化物及氯化物之族群的氣 體，且其中鍺之一來源氣體包括至少一種選擇自包含鍺氫 化物及氯化物之族群的氣體，且其中鹵素氣體包括流動率 約20至80 ml/min範圍內之氯化氫氣體。 3 1.如申請專利範圍第2 1項之方法，其中於凹槽中該形 成MODFET之一本質區域包括執行一包含鹵素氣體之氣體來 (請先閱讀背面之注意事項再填寫本頁) C -丨·丨丨訂*丨—丨丨-丨1 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -69- 502443 A8 B8 C8 D8 六、申請專利範圍 源 MBE。 32·如申請專利範圍第31項之方法，其中乙矽烷爲矽之 一來源氣體’且其中鍺烷爲鍺之一來源氣體，且其中氯化 氫爲鹵素氣體，且其中氯化氫之流動率爲大約5至大約10 ml/min的範圍內。 33. —種製造具有一 SiGeHBT及一 MODFET於一半導體基 底上之半導體裝置的方法，包括： 生長一單晶矽鍺於半導體基底上之一單晶矽上； 在該生長一單晶矽鍺於半導體基底上之後，蝕刻以形 成SiGeHBT之一集極層及MODFET之一緩衝層； 濺積一絕緣膜； 部分地移除絕緣膜以暴露集極層之一上表面以及緩衝 層之上表面上； 選擇性生長一包含單晶矽及單晶矽鍺之多層膜於集極 層之上表面上以及緩衝層之上表面上；及 於多層膜上形成SiGeHBT之一射極電極，以及MODFET 之一閘極絕緣膜及一閘極電極。 34. 如申請專利範圍第33項之方法，其中該選擇性生長 一包含單晶矽及單晶矽鍺之多層膜包括： 形成一第一、一第二、一第三及一第四單晶矽鍺層， 及至少一單晶砂層，自集極層及自緩衝層，其中一摻雜物 被加入第二單晶矽鍺層。 35. 如申請專利範圍第34項之方法，其中SiGeHBT上之 第一及第二單晶矽鍺層形成SiGeHBT之一基極層，且 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -70- (請先閱讀背面之注意事項再填寫本頁) 訂-------- 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印制衣 502443 A8 B8 C8 D8 六、申請專利範圍 SiGeHBT上之第三及第四單晶矽鍺層及單晶矽層形成 SiGeHBT之一射極層。 3 6.如申請專利範圍第34項之方法，其中第一單晶矽鍺 層形成一第一間隔物層，其中第二單晶矽鍺層形成一載體 供應層，其中第三單晶矽鍺層形成一第二間隔物層，其中 第四單晶矽鍺層形成一通道層，且其中至少單晶矽層之一 形成一蓋層於MODFET上。 3 7 .如申請專利範圍第3 3項之方法，其中該選擇性生長 一包含單晶矽及單晶矽鍺之多層膜包括一包含鹵素氣體之 CVD。 3 8.如申請專利範圍第37項之方法，其中矽之一來源氣 體包括至少一種選擇自包含矽氫化物及氯化物之族群的氣 體，且其中鍺之一來源氣體包括至少一種選擇自包含鍺氫 化物及氯化物之族群的氣體，且其中鹵素氣體包括流動率 約20至80 ml/min範圍內之氯化氫氣體。 3 9 ·如申請專利範圍第3 3項之方法，其中該選擇性生長 一包含單晶矽及單晶矽鍺之多層膜包括執行一包含鹵素氣 體之氣體來源MBE。 · 40·如申請專利範圍第39項之方法，其中乙矽烷爲矽之 一來源氣體，且其中鍺烷爲鍺之一來源氣體，且其中氯化 氫爲鹵素氣體，且其中氯化氫氣體之流動率爲大約5至大約 10 ml/min的範圍內。 41· 一種製造具有一 Si GeHBT及一 MODFET於一半導體基 底上之半導體裝置的方法，包括： (請先閲讀背面之注意事項再填寫本頁) -n ic n n I n I n —a I ammme I I I * 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） T/V 經濟部智慧財產局員工消費合作社印製 502443 A8 B8 C8 D8 六、申請專利範圍 形成一具有單晶矽之半導體基底，其中單晶矽包含一 裝置隔離絕緣膜及SiGeHBT之一集極層； 以一絕緣膜覆蓋一 Μ 0 D F E T形成區域； 形成一凹槽，其中裝置隔離絕緣膜被暴露自一側壁， 且其中單晶矽被暴露自一底部表面； 選擇性生長MODFET之一本質區域於凹槽中；及 形成SiGeHBT之一射極電極，及MODFET之一閘極絕緣 膜與一1閘極電極。 42.如申請專利範圍第41項之方法，其中MODFET爲一 P 型，進一步包括：. 選擇性生長一包括單晶矽鍺之緩衝層於一單晶矽上； 其中於凹槽中該選擇性生長MODFET之一本質區域包括 於緩衝層單晶矽上接續地選擇性生長一包括摻雜有P型 摻雜物之單晶矽鍺的載體供應層、一包括單晶矽鍺之間隔 物層、一包括單晶矽鍺之通道層、及一包括單晶矽之蓋層 〇 4 3.如申請專利範圍第42項之方法，其中通道層之鍺含 量高於間隔物層之鍺含量。 44.如申請專利範圍第41項之方法，其中MODFET爲一P 型，進一步包括： 選擇性生長一包括單晶矽鍺之緩衝層於一單晶矽上； 其中於凹槽中該選擇性生長MODFET之一本質區域包括 (請先閱讀背面之注意事項再填寫本頁)
    本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公-72 - 一 502443 A8 B8 C8 D8 六、申請專利範圍 於緩衝層單晶矽上接續地選擇性生長一包括單晶矽鍺 之第一間隔物層、一包括單晶矽鍺之通道層、一包括單晶 矽鍺之第二間隔物層、一包括摻雜有P型摻雜物之單晶矽鍺 的載體供應層、及一包括單晶矽之蓋層。 45.如申請專利範圍第44項之方法，其中通道層之鍺含 量高於第一間隔物層之鍺含量。 46·如申請專利範圍第41項之方法，其中MODFET爲一N 型，進一步包括·· 選擇性生長一包括單晶矽鍺之緩衝層於一單晶矽上； 其中於凹槽中該選擇性生長MODFET之一本質區域包括 於緩衝層上接續地選擇性生長一包括單晶矽鍺之第一 間隔物層、一包括單晶矽鍺之通道層、一包括單晶矽鍺之 第二間隔物層、一包括摻雜有N型摻雜物之單晶矽鍺的載體 供應層、及一包括單晶砂之蓋層。 47.如申請專利範圍第41項之方法，其中MODFET爲一N 型，進一步包括： 選擇性生長一包括單晶矽鍺之緩衝層於一單晶矽上； 其中於凹槽中該選擇性生長MODFET之一本質區域包括 於緩衝層上接續地選擇性生長一包括摻雜有N型摻雜物 之單晶矽鍺的載體供應層、一包括單晶矽鍺之第一間隔物 層、一包括單晶矽鍺之通道層、一包括單晶矽鍺之第二間 隔物層、及一包括單晶矽之蓋層。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製
    本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -73- 502443 A8 B8 C8 D8 六、申請專利範圍 4 8 ·如申請專利範圍第4 1項之方法，其中於凹槽中該選 擇性生長MODFET之一本質區域包括執行一包含鹵素氣體之 CVD 〇 49.如申請專利範圍第48項之方法，其中矽之一來源氣 體包括至少一種選擇自包含矽氫化物及氯化物之族群的氣 體，且其中鍺之一來源氣體包括至少一種選擇自包含鍺氫 化物及氯化物之族群的氣體，且其中鹵素氣體包括流動率 約20至80 ml/min範圍內之氯化氫氣體。 5 0.如申請專利範圍第41項之方法，其中於凹槽中該選 擇性生長MODFET之一本質區域包括執行一包含鹵素氣體之 氣體來源MB。 5 1.如申請專利範圍第50項之方法，其中乙矽烷爲矽之 一來源氣體，且其中鍺烷爲鍺之一來源氣體，且其中氯化 氫爲鹵素氣體，且其中氯化氫之流動率爲大約5至大約1 〇 ml/min的範圍內。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製
    本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -74-
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