CN1303700C - 具有台阶型栅氧化层的射频soi功率nmosfet及其制造方法 - Google Patents
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Abstract
本发明涉及一种具有台阶型栅氧化层的射频SOI功率NMOSFET及其制造方法，是在P型SOI衬底上制造射频SOI功率NMOSFET，其特点是具有台阶型栅氧化层，其结构自下而上依次为：P型硅衬底层1、二氧化硅埋层2、薄硅膜层3、台阶型栅氧化层4和台阶型栅多晶硅层5，薄硅膜层有外围局部场氧化区34、中间P型阱区31和N+型源区32、N+型漏区33。其制造方法是利用CMOS工艺，依次采用下列步骤：选择P型SOI衬底；P型阱的制作；局部场氧化区的制作；台阶型栅氧化层的制作；台阶型栅多晶硅层的制作和处理；N+型源区和N+型漏区的制作；电极引出加工以及形成欧姆接触和保护。本发明解决了NMOSFET在材料、工艺、可靠性、可重复性、生产成本、反向击穿电压等诸多问题。
Description
技术领域：
本发明涉及一种具有台阶型栅氧化层的射频SOI功率NMOSFET及其制造方法。属于微电子器件制造技术领域。
背景技术：
在体硅衬底上制造的射频功率NMOSFET越来越受到以下寄生效应的制约和限制：制造体硅的NMOSFET的硅片厚度约500μm，但只有硅片顶层的约1μm用于制作器件，器件和衬底的相互作用引起了一系列寄生效应，其中之一是源和漏扩散区与衬底之间的寄生电容，这个电容随着衬底掺杂浓度的增加而增大，在射频NMOSFET中，衬底掺杂浓度比常规的NMOSFET的衬底掺杂浓度高，因此，这个寄生电容变得更大。NMOSFET的另一个寄生效应是闩锁效应，是由所有体CMOS器件结构内在的PNPN闸流管结构的触发而引起的，在射频功率NMOSFET中，这个寄生效应由于寄生的PNPN闸流管中包含的双极晶体管增益的增大而变得更为严重。
长期以来由于射频SOI功率NMOSFET的结构特殊性，对该类器件的研究和开发仅局限于科研领域。射频SOI功率NMOSFET的结构应用于集成电路大规模生产存在着与主流工艺不兼容，可重复性和可靠性差，生产成本高，反向击穿电压低等一系列问题。
发明内容：
本发明的第一目的在于克服上述不足，提供一种能提高射频功率NMOSFET性能的具有台阶型栅氧化层的射频SOI功率NMOSFET。
本发明的第二目的在于克服上述不足，提供一种能与主流CMOS工艺兼容的具有台阶型栅氧化层的射频SOI功率NMOSFET的制造方法。
本发明的第一目的是这样实现的：一种具有台阶型栅氧化层的射频SOI功率NMOSFET，是在P型SOI衬底上制造的射频SOI功率NMOSFET，其特点是该晶体管具有台阶型栅氧化层，其结构自下而上依次为：P型硅衬底层、二氧化硅埋层、薄硅膜层、台阶型栅氧化层和台阶型栅多晶硅层，所述的薄硅膜层有外围局部场氧化区、中间P型阱区和N+型源区、N+型漏区，N+型源区和N+型漏区置于P型阱区内；所述的台阶型栅氧化层置于薄硅膜层的中间P型阱区上表面；台阶型栅多晶硅层置于台阶型栅氧化层上表面。
采用P型SOI衬底可制造比较理想的射频功率NMOSFET，器件的完整的介质隔离避免了体硅器件中存在的大部分寄生电容。另外，由于在SOINMOSFET中没有到衬底的通路，闩锁效应的通路被切断。在SOINMOSFET中，结与衬底的最大寄生电容是隐埋的二氧化硅电容，该寄生电容比体硅NMOSFET中同类寄生电容要小得多。在SOI NMOSFET中容易形成理想浅结和接触。总之，无闩锁效应，源/漏寄生电容小，易形成浅结是SOI技术优于体硅技术的三大特点。本发明具有台阶型栅氧化层的射频功率NMOSFET能进一步提高器件的高频特性，提高其速度和反向击穿电压，解决功率NMOSFET中的一大难题。
本发明的第二目的是这样实现的：一种具有台阶型栅氧化层的射频SOI功率NMOSFET的制造方法，它是利用CMOS工艺，依次采用下列工艺步骤：
1)选择P型SOI衬底；
2)P型阱的制作：Si表面离子注入一定剂量的P型杂质；
3)局部场氧化区的制作，形成有源区；
4)用热氧化技术制作台阶型栅氧化层；
5)用化学汽相淀积方法制作台阶型栅多晶硅层，并用扩磷技术和硅化合物技术进行处理；
6)N+型源区和N+型漏区的制作，用侧墙技术实现低剂量掺杂；
7)电极引出加工：制作引线孔，金属的沉积和反刻；
8)形成欧姆接触和保护：合金化、钝化。
本发明选择了与主流CMOS工艺兼容的工艺实现方法，可重复性和可靠性都有较大的提高。同时实现不同的栅数目和位置只需一次光刻，因此应用该结构就可以十分方便地制作出不同功率大小输出的NMOSFET，真正地实现了统一主体结构下的栅数目和位置形状控制。
基于以上射频SOI功率NMOSFET的结构特点，很明显可以看出本发明很好地解决了现有技术中射频功率NMOSFET所遇到各种问题，便射频SOI功率NMOSFET的制造不再因为其结构的特殊性而困难，并易于实现器件的高可靠性、重复性、低生产成本，很好地满足集成电路对器件的基本要求。因此，具有台阶型栅氧化层的射频SOI功率NMOSFET及其制造方法具有较好的应用价值和广阔的市场潜力。
具有台阶型栅氧化层的射频SOI功率NMOSFET及其制造方法为真正地实现射频SOI功率NMOSFET在集成电路中的产业化应用提供了支持和保证。
附图说明：
图1为本发明具有台阶型栅氧化层的射频SOI功率NMOSFET的结构示意图。
图2(a)、(b)是基于CMOS工艺实现的具有台阶型栅氧化层的射频SOI功率NMOSFET的输出特性图。
图3是基于CMOS工艺实现的具有台阶型栅氧化层的射频SOI功率NMOSFET的跨导与栅电压关系图。
具体实施方式：
本发明是提供一种利用CMOS SOI技术实现具有台阶型栅氧化层的射频SOI功率NMOSFET及其制造方法。其结构参见图1，是在P型SOI衬底上制造射频SOI功率NMOSFET，其特点是它具有台阶型栅氧化层，其结构自下而上依次为：P型硅衬底层1、二氧化硅埋层2、薄硅膜层3、台阶型栅氧化层4和台阶型栅多晶硅层5。
薄硅膜层3有外围局部场氧化区34、中间P型阱区31和N+型源区32、N+型漏区33，N+型源区32和N+型漏区33置于P型阱区31内。
台阶型栅氧化层4置于薄硅膜层3的中间P型阱区31上表面。台阶型栅多晶硅层5置于台阶型栅氧化层4上表面。
本发明的具有台阶型栅氧化层的射频SOI功率NMOSFET的制造方法利用CMOS工艺，它依次采用下列工艺步骤：
1、选择P型SOI衬底(二氧化硅埋层2为360nm、薄硅膜层3是190nm)；
2、P型阱31的制作：Si表面离子注入一定剂量的P型杂质，保证设计所要求的开启电压(0.5～1.0V)；
3、外围局部场氧化区34的制作，形成有源区，保证设计所要求的每一条栅的宽度；
4、用热氧化技术制作台阶型栅氧化层4，台阶型栅氧化层4的台阶41、42厚度比为1∶1～1∶4；
5、用化学汽相淀积(CVD)方法制作台阶型栅多晶硅层5，并用扩磷技术和硅化合物技术进行处理，保证设计所要求的一定比例的台阶型栅区的长度，台阶型栅多晶硅层5的台阶51、52长度比为1∶1～4∶1，用硅化合物(silicide)技术实现低栅区电阻和低源/漏区接触电阻；
6、用离子注入技术制作N+型源区32和N+型漏区33，用侧墙技术实现低剂量掺杂(LDD)；
7、电极引出加工：制作引线孔，两层金属的沉积和反刻，实现高导电率的金属引线；
8、形成欧姆接触和保护：合金化、钝化。
应用该工艺技术，我们已经制作出了具有台阶型栅氧化层的射频SOI功率NMOSFET器件，并测试获得了较好的特性。图2(a)、(b)、图3。
Claims (6)
1、一种具有台阶型栅氧化层的射频SOI功率NMOSFET，是在P型SOI衬底上制造射频SOI功率NMOSFET，其特征在于它具有台阶型栅氧化层，其结构自下而上依次为：P型硅衬底层(1)、二氧化硅埋层(2)、薄硅膜层(3)、台阶型栅氧化层(4)和台阶型栅多晶硅层(5)，所述的薄硅膜层(3)有外围局部场氧化区(34)、中间P型阱区(31)和N+型源区(32)、N+型漏区(33)，N+型源区(32)和N+型漏区(33)置于P型阱区(31)内；所述的台阶型栅氧化层(4)置于薄硅膜层(3)的中间P型阱区(31)上表面；台阶型栅多晶硅层(5)置于台阶型栅氧化层(4)上表面。
2、根据权利要求1所述的一种具有台阶型栅氧化层的射频SOI功率NMOSFET，其特征在于台阶型栅氧化层(4)的台阶(41、42)厚度tox1、tox2比为1∶1～1∶4。
3、根据权利要求1或2所述的一种具有台阶型栅氧化层的射频SOI功率NMOSFET，其特征在于台阶型栅多晶硅层(5)的台阶(51、52)长度Lg1、Lg2比为1∶1～4∶1。
4、根据权利要求1所述的一种具有台阶型栅氧化层的射频SOI功率NMOSFET的制造方法，其特征在于它是利用CMOS工艺，依次采用下列工艺步骤：
1)选择P型SOI衬底；
2)P型阱(31)的制作：Si表面离子注入一定剂量的P型杂质；
3)局部场氧化区(34)的制作，形成有源区；
4)用热氧化技术制作台阶型栅氧化层(4)；
5)用化学汽相淀积方法制作台阶型栅多晶硅层(5)，并用扩磷技术和硅化合物技术进行处理；
6)用离子注入技术制作N+型源区(32)和N+型漏区(33)，用侧墙技术实现低剂量掺杂；
7)电极引出加工：制作引线孔，金属的沉积和反刻；
8)形成欧姆接触和保护：合金化、钝化。
5、根据权利要求4所述的一种具有台阶型栅氧化层的射频SOI功率NMOSFET的制造方法，其特征在于台阶型栅氧化层(4)的台阶(41、42)厚度tox1、tox2比为1∶1～1∶4。
6、根据权利要求4或5所述的一种具有台阶型栅氧化层的射频SOI功率NMOSFET的制造方法，其特征在于台阶型栅多晶硅层(5)的台阶(51、52)长度Lg1、Lg2比为1∶1～4∶1。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6413810B1 (en) * | 1999-04-22 | 2002-07-02 | Oki Electric Industry Co., Ltd. | Fabrication method of a dual-gate CMOSFET |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6413810B1 (en) * | 1999-04-22 | 2002-07-02 | Oki Electric Industry Co., Ltd. | Fabrication method of a dual-gate CMOSFET |
| US6724019B2 (en) * | 2000-05-25 | 2004-04-20 | Renesas Technology Corporation | Multi-layered, single crystal field effect transistor |
| CN2708506Y (zh) * | 2004-06-08 | 2005-07-06 | 江苏长电科技股份有限公司 | 具有台阶型栅氧化层的射频soi功率nmosfet |
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