KR100611204B1 - 멀티 스택 패키징 칩 및 그 제조방법 - Google Patents

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문창렬
김운배
이문철
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Abstract

멀티 스택 패키징 칩 및 그 제조방법이 개시된다. 본 멀티 스택 패키징 칩 제조방법은 특정 기능을 수행하는 적어도 하나의 제1 회로소자를 제1 캡웨이퍼를 이용하여 플립칩 패키징한 칩의 제1 캡웨이퍼 상부에 적어도 하나의 제2 회로소자를 형성하는 단계, 소정영역에 캐비티(cavity)가 형성되며, 캐비티가 형성된 면의 반대면에 적어도 하나의 제3 회로소자를 갖는 제2 캡웨이퍼를 형성하는 단계, 제2 캡웨이퍼 상부에 제3 회로소자와 소정간격을 갖으며, 제2 캡웨이퍼와 패키징 기판이 전기적으로 연결되도록 하는 솔더(solder)를 형성하는 단계, 및 제1 캡웨이퍼의 제2 회로소자가 제2 캡웨이퍼의 캐비티 상부에 위치하도록, 제2 캡웨이퍼와 제1 캡웨이퍼를 결합하는 단계를 포함한다. 이에 의해, 다수의 회로소자를 구비한 패키징 칩을 생성함으로써 소형화된 칩을 생성할 수 있을 뿐만 아니라 다기능을 갖는 칩을 생성할 수 있다.
패키징, 플립칩 패키징, 솔더, 회로소자, 캡웨이퍼, 캐비티

Description

멀티 스택 패키징 칩 및 그 제조방법{Multi Stack Packaging chip and method thereof}
도 1은 종래의 웨이퍼 레벨의 패키징을 설명하기 위한 도면,
도 2는 본 발명의 일실시예에 따른 멀티 스택 패키징 칩을 나타낸 단면도,
도 3은 도 2의 멀티 스택 패키징 칩을 형성하기 위해 웨이퍼들의 결합을 나타낸 도면,
도 4는 본 발명의 일실시예에 따른 멀티 스택 패키징 칩의 제조방법을 설명하기 위한 흐름도, 그리고
도 5a 내지 도 5u은 도 2의 멀티 스택 패키징 칩의 제조방법을 설명하기 위한 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 제1 캡웨이퍼 150: 제2 회로소자
101: 제1 하부전극 103: 제1 관통전극
109: 제1 상부전극 200: 베이스 웨이퍼
250: 제1 회로소자 300: 제2 캡웨이퍼
301: 제2 하부전극 303: 제2 관통전극
305: 제2 상부전극 307: 제1 절연층
311: 제2 절연층 319: 솔더
350: 제3 회로소자
본 발명은 멀티 스택 패키징 칩 및 그 제조방법에 관한 것으로, 더욱 상세하게는 플립칩 패키징한 칩(flip-chip package chip)의 캡웨이퍼(cap wafer) 상부에 회로소자를 형성하여 패키징함으로써, 다수의 적층 구조로 패키징된 칩을 생성할 수 있는 멀티 스택 패키징 칩 및 그 제조방법을 제공하는데 있다.
일반적으로 칩단위로 제조되는 IC(Integrate Chip), 통신용 하이브리드 칩(hybrid chip), RF(Radio Frequency), MEMS(Micro Electro-Mechanical System) 등의 미세 구조물 및 액추에이터(actuator) 등과 같은 특정 기능을 수행하는 소자들은 이물질이나 외부 충격에 의해 파손되기 쉽다. 따라서, 이물질이나 외부 충격에 의한 회로소자의 파손을 방지하고, 회로소자가 전자부품에 전기적으로 연결되도록 실장되어 물리적인 기능과 형상을 갖도록 해주는 패키징이 요구된다. 이와 같은 패키징은 별도의 기판을 이용하여 패키징 기판을 제작한 후, 회로소자가 실장된 베이스 기판과 패키징 기판을 와이어로 본딩함으로써 이루어진다.
도 1은 종래의 웨이퍼 레벨의 패키징을 설명하기 위한 도면이다.
도 1을 참조하면, 종래의 웨이퍼 레벨의 패키징은 와이어 본딩을 이용한 패키징으로 미국특허 US 6,376,280에 개시되어 있다. 종래의 패키징은 캡웨이퍼(24) 의 소정 영역에 관통하는 비아홀(via hole)을 형성되며, 베이스 웨이퍼(12)의 상부에는 특정 기능을 수행하는 회로소자(14)가 형성되다. 그리고, 회로소자(14)와 전기적으로 연결되는 본딩패드(18), 및 캡웨이퍼(24)와 접합하여 회로소자(14)를 밀봉하기 위한 패드(20) 등도 형성된다. 또한, 캡웨이퍼(24)에는 패드와 접합하기 위한 가스캣(gasket)(22) 및 본딩패드와 접합하기 위한 가스캣(36)이 형성된다.
한편, 회로소자(14)를 외부전원과 연결시키기 위해 비아홀을 통해 와이어 본딩이 이루어진다. 외부전원 및 회로소자(14)는 와이어(30)와 본딩패드(18)를 통해 전기적으로 연결된다. 그러나, 와이어 본딩방식은 와이어(30) 부분에서의 기생 캐패시턴스(parasitic capacitance) 증가 등으로 인해 칩의 성능이 떨어지는 문제점이 있다.
또한, 와이어 본딩방식은 회로소자(14)와 전기적으로 연결하기 위한 본딩패드(18)를 회로소자(14) 주변에 형성하여야 하므로, 본딩패드(18)의 크기만큼 칩의 크기가 커진다는 문제점이 있다.
그리고, 와이어 본딩방식으로 칩을 패키징할 경우, 와이어(30)로 인해 캡웨이퍼(24) 상부에 다른 웨이퍼를 형성할 수 없기 때문에 적층 구조가 불가능하다.
따라서, 본 발명의 목적은 플립칩 패키징(flip chip packaging)된 칩의 캡웨이퍼 상부에 회로소자를 형성하여 패키징을 함으로써, 소형화된 다수의 적층구조를 갖는 패키징 칩을 생성할 수 있는 멀티 스택 패키징 칩 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 멀티 스택 패키징 칩은 특정 기능을 수행하는 적어도 하나의 제1 회로소자를 제1 캡웨이퍼를 이용하여 플립칩 패키징한 칩, 제1 캡웨이퍼 상부에 형성되는 적어도 하나의 제2 회로소자, 소정영역에 캐비티(cavity)가 형성되며, 제2 회로소자가 위치한 영역 상부에 캐비티가 위치하도록 제1 캡웨이퍼와 결합하는 제2 캡웨이퍼, 제2 캡웨이퍼 상부에 형성되는 적어도 하나의 제3 회로소자, 및 제2 캡웨이퍼 상부에 제3 회로소자와 소정간격을 갖도록 형성되며, 제2 캡웨이퍼와 패키징 기판이 전기적으로 연결되도록 하는 솔더(solder)를 포함한다.
바람직하게는 제2 캡웨이퍼 및 제3 회로소자 상부에 형성되며, 제3 회로소자가 패키징 기판과 전기적으로 절연되도록 하는 절연층을 더 포함한다.
또한, 바람직하게는 플립칩 패키징한 칩은, 베이스 웨이퍼, 베이스 웨이퍼 상부에 형성되는 적어도 하나의 제1 회로소자, 소정영역에 캐비티(cavity)가 형성되며, 제1 회로소자 상부에 캐비티가 위치하도록 베이스 웨이퍼와 결합하는 제1 캡웨이퍼, 및 캐비티가 형성된 제1 캡웨이퍼 영역에 제1 캡웨이퍼와 제1 회로소자가 전기적으로 연결되도록 형성되는 관통전극을를 포함한다.
여기서, 적어도 하나의 제1 회로소자는 두개의 필터이며, 제2 회로소자는 스위치이며, 제3 회로소자는 필터간의 격리(isolation)를 위한 위상변조기로서 제1, 제2, 제3 회로소자는 듀플렉서로서 동작한다.
바람직하게는 제2 캡웨이퍼는 캐비티가 형성된 영역에 제2 캡웨이퍼와 제2 회로소자가 전기적으로 연결되도록 형성되는 관통전극을 포함한다.
여기서, 제3 회로소자는 밀봉을 요하지 않는 소자로서 인덕터, 캐패시터, 및 저항 중 적어도 어느 하나이다.
한편, 본 발명의 멀티 스택 패키징 칩 제조방법은 특정 기능을 수행하는 적어도 하나의 제1 회로소자를 제1 캡웨이퍼를 이용하여 플립칩 패키징한 칩의 제1 캡웨이퍼 상부에 적어도 하나의 제2 회로소자를 형성하는 단계, 소정영역에 캐비티(cavity)가 형성되며, 캐비티가 형성된 면의 반대면에 적어도 하나의 제3 회로소자를 갖는 제2 캡웨이퍼를 형성하는 단계, 제2 캡웨이퍼 상부에 제3 회로소자와 소정간격을 갖으며, 제2 캡웨이퍼와 패키징 기판이 전기적으로 연결되도록 하는 솔더(solder)를 형성하는 단계, 및 제1 캡웨이퍼의 제2 회로소자가 제2 캡웨이퍼의 캐비티 상부에 위치하도록, 제2 캡웨이퍼와 제1 캡웨이퍼를 결합하는 단계를 포함한다.
바람직하게는 제2 캡웨이퍼 및 제3 회로소자 상부에 제3 회로소자와 패키징 기판이 전기적으로 절연되도록 하는 절연층을 형성하는 단계를 더 포함한다.
또한, 바람직하게는 플립칩 패키징한 칩은, 베이스 웨이퍼 상부에 적어도 하나의 제1 회로소자를 형성하는 단계, 소정영역에 캐비티(cavity)를 갖으며, 제1 회로소자 상부에 캐비티가 위치하도록 베이스 웨이퍼와 결합하는 제1 캡웨이퍼를 형성하는 단계, 및 캐비티가 형성된 제1 캡웨이퍼의 소정영역에 제1 캡웨이퍼와 제1 회로소자가 전기적으로 연결되도록 하는 관통전극을 형성하는 단계를 포함한다.
바람직하게는 제2 캡웨이퍼를 형성하는 단계는, 제2 캡웨이퍼는 캐비티가 형 성된 소정영역에 제2 캡웨이퍼와 제2 회로소자가 전기적으로 연결되도록 하는 관통전극을 형성하는 단계를 포함한다.
여기서, 제3 회로소자는 밀봉을 요하지 않는 소자로서 인덕터, 캐패시터, 및 저항 중 적어도 어느 하나이다.
이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
도 2는 본 발명의 일실시예에 따른 멀티 스택 패키징 칩을 나타낸 단면도이다.
도 2를 참조하면, 본 발명에 따른 멀티 스택 패키징 칩은 베이스 웨이퍼(200), 베이스 웨이퍼(200) 상부에 형성되는 적어도 하나의 제1 회로소자(250), 제1 회로소자(250)를 패키징하는 제1 캡웨이퍼(100), 제1 캡웨이퍼(100) 상부에 형성되는 제2 회로소자(150), 제2 회로소자를 패키징하는 제2 캡웨이퍼(300), 제2 캡웨이퍼(300) 상부에 형성되는 적어도 하나의 제3 회로소자(350), 제3 회로소자(350) 상부에 형성되는 절연층(311), 및 절연층 중 식각된 소정영역에 형성되며 제2 캡웨이퍼(100)와 패키징 기판(미도시)을 전기적으로 연결시키는 솔더(319)를 포함한다.
먼저, 베이스 웨이퍼(200) 상부에는 특정 기능을 수행하는 제1 회로소자들(250)이 위치한다. 그리고, 베이스 웨이퍼(200)의 소정영역에는 제1 회로소자들(250)을 패키징하는 제1 캡웨이퍼(100)와 결합하기 위한 본딩패드(201)가 위치한다.
제1 캡웨이퍼(100)는 베이스 웨이퍼(200)와 결합되며, 베이스 웨이퍼(200)와 결합하는 면의 소정영역에 캐비티(cavity)가 형성된다. 그리고, 제1 캡웨이퍼(100) 의 캐비티 영역 중 소정영역에 제1 캡웨이퍼(100)와 제1 회로소자(250)를 전기적으로 연결하는 제1 관통전극(103)이 위치한다.
제1 관통전극(103) 하부에는 제1 하부전극(101)이 형성되고, 제1 하부전극(101) 하부에는 제1 접촉패드(contact pad)(107)가 형성된다. 제1 접촉패드(107)는 베이스 웨이퍼(200)에 위치하는 제1 회로소자(250)와 연결되며, 제1 캡웨이퍼(100)의 제1 실링패드(sealing pad)(105)는 베이스 웨이퍼(200)의 본딩패드(bonding pad)(201)와 결합한다.
제1 캡웨이퍼(100) 상부에는 패키징하고자 하는 제2 회로소자(150)가 위치하게 되며, 제2 캡웨이퍼(300)는 제1 캡웨이퍼(100)와 결합하여 제2 회로소자(150)를 패키징한다. 이때, 제1 캡웨이퍼(100) 상부 중 제1 관통전극(103)를 포함한 소정 영역에 제1 상부전극(109)이 형성되며, 제1 상부전극(109) 상부에 제2 회로소자(150)가 위치하게 된다. 따라서, 제1 회로소자(250)와 제2 회로소자(150)는 제1 상부전극(301), 제1 관통전극(103), 제1 하부전극(201), 및 접촉패드(203)를 통해 전기적으로 연결된다.
이때, 제2 캡웨이퍼(300)는 제1 캡웨이퍼(100)와 동일한 구조를 갖는다. 즉, 제2 캡웨이퍼(300) 소정영역에는 캐비티가 형성되며, 캐비티 일부영역에는 제2 회로소자(150)가 전기적으로 연결될 수 있도록 하는 제2 관통전극(303)이 위치한다. 또한, 제2 관통전극(303) 하부에 제2 하부전극(301)이 형성되며, 제2 하부전극(301) 하부에 제2 접촉패드(315)가 형성된다. 이때, 제2 하부전극(301)은 제2 관통전극(303)과 제2 회로소자(150)가 전기적으로 연결될 수 있도록 하는 리드선 역할 을 한다. 그리고, 제2 실링패드(317) 캐비티가 형성되지 않는 캡웨이퍼(100)의 영역에 제2 접촉패드(315)와 소정간격을 갖도록 위치하며, 제2 캡웨이퍼(300)와 제1 캡웨이퍼(100)를 결합시킨다.
제2 캡웨이퍼(300) 상부에 제2 상부전극(305)이 위치하며, 제2 상부전극(305) 위에는 제3 회로소자(350)가 위치한다. 따라서, 제3 회로소자(350)와 제2 회로소자(150)는 제2 상부전극(305), 제2 관통전극(303), 제2 하부전극(301), 및 제2 접촉패드(315)을 통해 전기적으로 연결한다.
그리고, 제3 회로소자(350) 상부에는 제1 절연층(307) 및 제2 절연층(311)가 형성되어 제3 회로소자(350)가 패키징 기판(미도시)와 절연되도록 한다. 또한, 제2 절연층(311)의 소정영역을 식각하여 필링함으로써 패키징 기판(미도시)과 전기적으로 연결되는 솔더(313)가 위치한다. 이때, 제2 캡웨이퍼(300)와 다른 캡웨이퍼와 결합하지 않으므로, 제3 회로소자(350)는 밀봉 패키징을 요하지 않는 소자로서 인덕터, 캐패시터, 저항 등이 될 수 있다.
이때, 다른 캡웨이퍼와 제2 캡웨이퍼(300)를 결합함으로써 제2 캡웨이퍼(300) 상부에 위치하는 제3 회로소자(350)를 패키징한 후, 다른 캡웨이퍼 상부에 제4 회로소자를 형성할 수도 있다. 즉, 제1 캡웨이퍼(100) 상부에 제2 회로소자(150)를 위치시킨 후 제2 캡웨이퍼(300)를 이용하여 패키징한 것과 같이, 제2 캡웨이퍼(300) 상부에 제3 회로소자(350)를 위치시킨 후 캡웨이퍼를 이용하여 패키징함으로써 다수의 회로소자들을 적층구조로 패키징할 수 있다.
도 2에 도시한 멀티 스택 패키징 칩은 통신용 하이브리드 칩(hybrid chip), RF MEMS(Micro Electro Mechanical System)용 필터, 듀플렉서(duplexer), 스위치와 같은 미세구조물 칩과 MEMS용 엑추에이터(actuator)를 갖는 구조에 있어서 패키징에 적용되는 구조이다. 특히, 제1 회로소자(250)가 두개의 필터이고, 제2 회로소자(150)가 스위치이며, 제3 회로소자(350)가 PSN(Phase Shifter)인 경우, 멀티 스택 패키징 칩은 듀플렉서로서 이용될 수 있다.
도 3은 도 2의 멀티 스택 패키징 칩을 형성하기 위해 웨이퍼들의 결합을 나타낸 도면이다. 즉, 도 3은 도 2의 멀티 스택 패키징 칩 형성하기 위해 캡웨이퍼들의 결합하는 순서를 설명하기 위한 도면이다.
도 3을 참조하면, 먼저 상부에 제1 회로소자들(250)이 위치하는 베이스 웨이퍼(200)와 제1 캡웨이퍼(100)를 결합한 후, 제1 캡웨이퍼(100) 상부에 제2 회로소(150)를 형성한다.
그리고, 캐비티(cavity)를 갖는 제2 캡웨이퍼(300) 상부에 제3 회로소자(350)를 형성하고, 제3 회로소자(350) 상부에 멀티 스택 패키징 칩와 패키징 기판(미도시)을 전기적으로 연결하는 솔더(319)를 형성한다.
제1 캡웨이퍼(100)의 제2 회로소자(150) 상부에 제2 캡웨이퍼(300)의 캐비티 가 위치하도록 제1 캡웨이퍼(100)와 제2 캡웨이퍼(300)를 결합하여 제1 캡웨이퍼(100) 상부에 위치하는 제2 회로소자(350)를 패키징한다.
도 4는 본 발명의 일실시예에 따른 멀티 스택 패키징 칩의 제조방법을 설명하기 위한 흐름도이다. 그리고, 도 5a 내지 도 5u은 도 2의 멀티 스택 패키징 칩의 제조방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5f는 제1 회로소자(250)를 패키징하는 제1 캡웨이퍼(100)를 형성하는 과정을 설명하기 위한 도면들이다.
도 4 및 도 5a 내지 도 5f를 참조하면, 먼저 베이스 웨이퍼(200) 상부에 제1 회로소자(250)를 형성한다(S401). 패키징할 제1 회로소자(250)를 베이스 웨이퍼(200)의 소정영역에 형성하고, 제1 회로소자(250)를 패키징하는 제1 캡웨이퍼(100)와 베이스 웨이퍼(200)가 결합할 수 있는 본딩패드(201)를 베이스 웨이퍼(200)에 형성한다.
이어, 베이스 웨이퍼(200)와 결합할 제1 캡웨이퍼(100)를 형성한다(S403). 도 5a 및 도 5b에 도시한 바와 같은 베이스 웨이퍼(200)의 소정영역에 캐비티(cavity)를 형성한다. 캐비티를 형성하여 베이스 웨이퍼(200) 위에 위치하는 제1 회로소자(250) 상부에 제1 캡웨이퍼(100)의 캐비티가 위치하도록 제1 캡웨이퍼(100)와 베이스 웨이퍼(200) 결합시킨다.
그리고, 도 5c에 도시한 바와 같이 제1 캡웨이퍼(100) 하부에 시드층(seed layer)을 형성한다. 이때, 시드층은 패터닝되어 제1 하부전극(101)으로 형성된다. 도 5d를 참조하면, 제1 캡웨이퍼(100) 중 캐비티가 형성된 소정영역을 시드층이 노출되도록 식각하여 비아홀을 형성한다. 이때, 비아홀은 RIE(Reactive Ion Etching)에 의해 형성된다. 도 5e를 참조하면, 비아홀은 금속물질로 필링되어 제1 관통전극(103)으로 형성된다. 여기서, 제1 관통전극(103)은 비아홀을 금속물질로 도금함으로써 형성되며, 금속물질은 금(Au), 니켈(Ni), 카파(Cu) 등이 될 수 있다.
도 5f를 참조하면, 제1 하부전극(101) 하부에 제1 접촉패드(107)를 형성하 고, 캐비티가 형성된 제1 캡웨이퍼(200) 면에서 캐비티가 형성되지 않은 영역 중 제1 하부전극(101)과 소정간격을 갖도록 제1 실링패드(105)를 형성한다. 이때, 제1 실링패드(105)는 베이스 웨이퍼(200)과 결합하여 제1 캡웨이퍼(200)와 베이스 웨이퍼(200)가 전기적으로 연결되도록 한다.
도 5g 내지 도 5i는 베이스 웨이퍼(200)와 제1 캡웨이퍼(100)와 결합한 후 제1 캡웨이퍼(100) 상부에 제2 회로소자(150)를 형성하는 과정을 설명하기 위한 도면들이다.
도 4 및 도 5g 내지 도 5i를 참조하면, 베이스 웨이퍼(200)와 결합할 제1 캡웨이퍼(100)를 형성한다(S403). 도 5g를 참조하면, 제1 캡웨이퍼(200)의 제1 접촉패드(107)와 제1 회로소자(250)를 결합하고, 제1 캡웨이퍼(200)의 제1 실링패드(105)와 본딩패드(201)를 결합한다. 즉, 제1 회로소자(250) 상부에 제1 캡웨이퍼(100)의 캐비티 영역이 위치하도록 베이스 웨이퍼(200)와 제1 캡웨이퍼(100)를 결합한다. 이때, 베이스 웨이퍼(200)와 제1 캡웨이퍼(100)은 유테틱 본딩(eutectic bonding)에 의해 결합된다.
이어, 제1 캡웨이퍼(100) 상부에 제2 회로소자(150)를 형성한다(S405). 도 5h를 참조하면, 제1 캡웨이퍼(100) 상부에서 회로소자 형성하여 패키징하기 위해 제1 캡웨이퍼(100)를 식각하여 평탄화(CMP: Chemical Mechanical Polishing)를 수행한다. 그리고, 도 5i에 도시한 바와 같이, 평탄화된 제1 캡웨이퍼(100) 상부에 제2 회로소자(150)를 형성한다.
도 5j 내지 도 5o는 제2 회로소자(150)를 패키징하는 제2 캡웨이퍼(300)를 형성하는 과정을 설명하기 위한 도면들이다.
도 4 및 도 5j 내지 도 5o를 참조하면, 제1 캡웨이퍼(100)와 결합할 제2 캡웨이퍼(300)를 형성한다(S407). 제2 캡웨이퍼(300)를 형성하는 과정은 제1 캡웨이퍼(100)를 형성하는 과정과 유사하다. 즉, 도 5j 및 도 5o 과정은 도 5a 내지 도 5f의 과정과 유사하다.
도 5j 및 도 5o에 도시한 바와 같이, 제2 캡웨이퍼(300)에 제2 회로소자(250)를 패키징하기 위한 공간으로 캐비티를 형성하고 캐비티가 형성된 제2 캡웨이퍼(300) 면에 씨드층을 형성한다. 그리고, 캐비티의 소정 영역을 씨드층이 노출되도록 식각하여 비아홀을 형성하고 씨드층을 패터닝한다. 패터닝된 씨드층 중 비아홀 하부에 위치하는 씨드층은 제2 하부전극(301)이 된다. 또한, 비아홀을 금속물질로 필링함으로써 제2 회로소자(150)가 전기적으로 연결될 수 있도록 하는 제2 관통전극(303)을 형성할 수 있다.
그리고, 제2 캡웨이퍼(100) 상부 중 제2 관통전극(303)이 형성된 영역에 제2 상부전극(305)을 형성하여 제2 상부전극(305), 제2 관통전극(301), 및 제2 하부전극(301)이 연결되도록 한다. 따라서, 제2 상부전극(305), 제2 관통전극(301), 및 제2 하부전극(301)에 의해 제2 회로소자(150)와 제2 캡웨이퍼(100)에 형성되는 제3 회로소자(350)는 전기적으로 연결될 수 있다.
도 5p 내지 도 5u은 제2 캡웨이퍼(300) 상부에 제3 회로소자(350)와 솔더(319)를 형성하는 과정을 설명하기 위한 도면들이다.
도 4 및 도 5p 내지 도 5u를 참조하면, 제2 캡웨이퍼(300) 상부에 제3 회로 소자(350)를 형성한다(S409). 도 5p에 도시한 바와 같이, 제2 캡웨이퍼(100) 상부 중 제2 상부전극(305)이 형성되지 않은 영역에 제3 회로소자(350)의 일부인 인덕터 및 캐패시터(304)를 형성한다.
도 5q를 참조하면, 제2 상부전극(305) 및 인덕터 및 캐패시터(304) 상부에 제1 절연층(307)을 형성한다. 이때, 제1 절연층(307)은 BCB(benzocyclobutene) 등이 될 수 있다. 제1 절연층(307) 영역 중 패키징 칩과 패키징 기판을 전기적으로 연결하는 솔더(319)가 형성될 영역, 및 인덕터와 캐패시터(304) 상부에 형성될 제3 회로소자의 일부인 저항(309a)이 형성될 영역을 식각한다.
이때, 솔더(319)가 형성될 영역은 제2 상부전극(307)이 노출되도록 소정 패턴으로 제1 절연층(317)을 식각하며, 저항(309a)이 형성될 영역은 인덕터 및 캐패시터(304)가 노출되도록 제1 절연층(317)을 식각한다. 따라서, 솔더(319)와 제2 상부전극(307)이 연결될 수 있도록 제1 절연층(317)을 식각하며, 저항(309a)과 인덕터 및 캐패시터(304)가 연결될 수 있도록 제1 절연층(317)을 식각한다.
도 5r를 참조하면, 제1 절연층(307)이 식각된 영역에 금속물질을 형성하여 인덕터 및 캐시시터(304)와 연결되는 저항(309a), 및 제2 상부전극(305)과 솔더(319)를 연결하는 연결층(309b)을 형성한다. 그리고, 도 5s에 도시한 바와 같이, 제1 절연층(307), 연결층(309b),및 저항(309a) 상부에 제2 절연층(311)을 형성하고, 연결층(309b) 상부에 형성된 제2 절연층(311)을 식각하여 연결층(309b)이 노출될 수 있도록 한다.
도 5t에 도시한 바와 같이, 노출된 연결층(309b) 상부에 금속물질로 솔더 (319)를 형성할 때 금속물질이 제2 절연층(311)으로 확산(defusion)되는 것을 방지하기 위해, 연결층(309b)에 베리어층(313)을 형성한 후 연결층(309b) 상부에 형성된 베리어층(313)을 연결층(309b)이 노출되지 않도록 식각한다. 도 5u를 참조하면, 식각된 베리어층(313) 영역 상부에 금속물질을 형성하여 솔더(319)를 형성한다.
그리고, 도 3에서 웨이퍼들의 결합을 상술한 바와 같이, 도 5a 내지 도 5i의 과정을 통해 베이스 웨이퍼(200)와 결합한 제1 캡웨이퍼(100) 상부에 형성된 제2 회로소자(150)와, 도 5j 내지 도 5u의 과정을 통해 제2 회로소자(150)를 패키징하며 제3 회로소자(350)가 형성된 제2 캡웨이퍼(300)를 결합함으로써 멀티 스택 패키징 칩을 생성한다.
이상 설명한 바와 같이, 본 발명에 따르면 플립칩 패키징(flip chip packaging)된 칩의 캡웨이퍼 상부에 회로소자를 형성하여 패키징함으로써, 다수의 적층 구조의 패키징 칩을 형성할 수 있다. 따라서, 다수의 회로소자를 구비한 패키징 칩을 생성함으로써 소형화된 칩을 생성할 수 있을 뿐만 아니라 다기능을 갖는 칩을 생성할 수 있다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

Claims (11)

  1. 특정 기능을 수행하는 적어도 하나의 제1 회로소자를 제1 캡웨이퍼를 이용하여 플립칩 패키징한 칩;
    상기 제1 캡웨이퍼 상부에 형성되는 적어도 하나의 제2 회로소자;
    소정영역에 캐비티(cavity)가 형성되며, 제2 회로소자가 위치한 영역 상부에 상기 캐비티가 위치하도록 상기 제1 캡웨이퍼와 결합하는 제2 캡웨이퍼;
    상기 제2 캡웨이퍼 상부에 형성되는 적어도 하나의 제3 회로소자; 및
    상기 제2 캡웨이퍼 상부에 상기 제3 회로소자와 소정간격을 갖도록 형성되며, 상기 제2 캡웨이퍼와 패키징 기판이 전기적으로 연결되도록 하는 솔더(solder);를 포함하는 것을 특징으로 하는 멀티 스택 패키징 칩.
  2. 제1항에 있어서,
    상기 제2 캡웨이퍼 및 상기 제3 회로소자 상부에 형성되며, 상기 제3 회로소자가 상기 패키징 기판과 전기적으로 절연되도록 하는 절연층;을 더 포함하는 것을 특징으로 하는 멀티 스택 패키징 칩.
  3. 제1항에 있어서,
    상기 플립칩 패키징한 칩은,
    베이스 웨이퍼;
    상기 베이스 웨이퍼 상부에 형성되는 적어도 하나의 제1 회로소자;
    소정영역에 캐비티(cavity)가 형성되며, 상기 제1 회로소자 상부에 상기 캐비티가 위치하도록 상기 베이스 웨이퍼와 결합하는 상기 제1 캡웨이퍼; 및
    상기 캐비티가 형성된 상기 제1 캡웨이퍼 영역에 상기 제1 캡웨이퍼와 상기 제1 회로소자가 전기적으로 연결되도록 형성되는 관통전극;을 포함하는 것을 특징으로 하는 멀티 스택 패키징 칩.
  4. 제1항에 있어서,
    상기 적어도 하나의 제1 회로소자는 두개의 필터이며, 상기 제2 회로소자는 스위치이며, 상기 제3 회로소자는 상기 필터간의 격리(isolation)를 위한 위상변조기로서 상기 제1, 제2, 제3 회로소자는 듀플렉서로서 동작하는 것을 특징으로 멀티 스택 패키징 칩.
  5. 제1항에 있어서,
    상기 제2 캡웨이퍼는 상기 캐비티가 형성된 영역에 제2 캡웨이퍼와 상기 제2 회로소자가 전기적으로 연결되도록 형성되는 관통전극을 포함하는 것을 특징으로 하는 멀티 스택 패키징 칩.
  6. 제1항에 있어서,
    상기 제3 회로소자는 밀봉을 요하지 않는 소자로서 인덕터, 캐패시터, 및 저 항 중 적어도 어느 하나인 것을 특징으로 하는 멀티 스택 패키징 칩.
  7. 특정 기능을 수행하는 적어도 하나의 제1 회로소자를 제1 캡웨이퍼를 이용하여 플립칩 패키징한 칩의 상기 제1 캡웨이퍼 상부에 적어도 하나의 제2 회로소자를 형성하는 단계;
    소정영역에 캐비티(cavity)가 형성되며, 상기 캐비티가 형성된 면의 반대면 에 적어도 하나의 제3 회로소자를 갖는 제2 캡웨이퍼를 형성하는 단계;
    상기 제2 캡웨이퍼 상부에 상기 제3 회로소자와 소정간격을 갖으며, 상기 제2 캡웨이퍼와 패키징 기판이 전기적으로 연결되도록 하는 솔더(solder)를 형성하는 단계; 및
    상기 제1 캡웨이퍼의 상기 제2 회로소자가 상기 제2 캡웨이퍼의 캐비티 상부에 위치하도록, 상기 제2 캡웨이퍼와 상기 제1 캡웨이퍼를 결합하는 단계;를 포함하는 것을 특징으로 하는 멀티 스택 패키징 칩 제조방법.
  8. 제7항에 있어서,
    상기 제2 캡웨이퍼 및 상기 제3 회로소자 상부에 상기 제3 회로소자와 상기 패키징 기판이 전기적으로 절연되도록 하는 절연층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 멀티 스택 패키징 칩 제조방법.
  9. 제7항에 있어서,
    상기 플립칩 패키징한 칩은,
    베이스 웨이퍼 상부에 적어도 하나의 제1 회로소자를 형성하는 단계;
    소정영역에 캐비티(cavity)를 갖으며, 상기 제1 회로소자 상부에 상기 캐비티가 위치하도록 상기 베이스 웨이퍼와 결합하는 상기 제1 캡웨이퍼를 형성하는 단계; 및
    상기 캐비티가 형성된 상기 제1 캡웨이퍼의 소정영역에 제1 캡웨이퍼와 상기 제1 회로소자가 전기적으로 연결되도록 하는 관통전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 멀티 스택 패키징 칩 제조방법.
  10. 제7항에 있어서,
    상기 제2 캡웨이퍼를 형성하는 단계는,
    상기 제2 캡웨이퍼는 상기 캐비티가 형성된 소정영역에 상기 제2 캡웨이퍼와 상기 제2 회로소자가 전기적으로 연결되도록 하는 관통전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 멀티 스택 패키징 칩.
  11. 제7항에 있어서,
    상기 제3 회로소자는 밀봉을 요하지 않는 소자로서 인덕터, 캐패시터, 및 저항 중 적어도 어느 하나인 것을 특징으로 하는 멀티 스택 패키징 칩.
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Publication number Priority date Publication date Assignee Title
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
US7083425B2 (en) 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
KR101302132B1 (ko) * 2006-02-06 2013-09-03 삼성전자주식회사 멀티 밴드용 필터 모듈 및 그의 제작 방법
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US20080128901A1 (en) * 2006-11-30 2008-06-05 Peter Zurcher Micro-electro-mechanical systems device and integrated circuit device integrated in a three-dimensional semiconductor structure
SG149710A1 (en) * 2007-07-12 2009-02-27 Micron Technology Inc Interconnects for packaged semiconductor devices and methods for manufacturing such devices
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
KR100910229B1 (ko) * 2007-11-13 2009-07-31 주식회사 하이닉스반도체 적층 반도체 패키지
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US20090194829A1 (en) * 2008-01-31 2009-08-06 Shine Chung MEMS Packaging Including Integrated Circuit Dies
US7514290B1 (en) 2008-04-24 2009-04-07 International Business Machines Corporation Chip-to-wafer integration technology for three-dimensional chip stacking
TWI467729B (zh) * 2008-07-07 2015-01-01 Advanced Semiconductor Eng 射頻模組之封裝結構及其製造方法
US8748206B2 (en) * 2010-11-23 2014-06-10 Honeywell International Inc. Systems and methods for a four-layer chip-scale MEMS device
US9673186B2 (en) * 2013-01-28 2017-06-06 Win Semiconductors Corp. Semiconductor integrated circuit
US10096583B2 (en) 2013-01-28 2018-10-09 WIN Semiconductos Corp. Method for fabricating a semiconductor integrated chip
US9218903B2 (en) 2013-09-26 2015-12-22 International Business Machines Corporation Reconfigurable multi-stack inductor
US9714165B1 (en) * 2014-07-14 2017-07-25 Panasonic Corporation MEMS sensor
DE102015101023A1 (de) * 2015-01-23 2016-07-28 Pilz Gmbh & Co. Kg Elektronisches Sicherheitsschaltgerät
DE102015102869B4 (de) * 2015-02-27 2017-05-11 Snaptrack, Inc. MEMS-Bauelement mit hoher Integrationsdichte und Verfahren zu seiner Herstellung
US11145627B2 (en) 2019-10-04 2021-10-12 Winbond Electronics Corp. Semiconductor package and manufacturing method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010051226A (ko) * 1999-10-26 2001-06-25 비센트 비.인그라시아, 알크 엠 아헨 부품 및 이의 제조 방법
KR20010078652A (ko) * 2000-02-09 2001-08-21 김춘호 미세구조물 패키징방법
US6531232B1 (en) 1998-10-29 2003-03-11 Commissariat A L'energie Atomique System for assembling substrates to bonding zones provided with cavities
JP2003163324A (ja) 2001-11-27 2003-06-06 Nec Corp ユニット半導体装置及びその製造方法並びに３次元積層型半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3130575B2 (ja) * 1991-07-25 2001-01-31 日本電気株式会社 マイクロ波ミリ波送受信モジュール
US6313522B1 (en) * 1998-08-28 2001-11-06 Micron Technology, Inc. Semiconductor structure having stacked semiconductor devices
US6093029A (en) * 1998-09-08 2000-07-25 S3 Incorporated Vertically stackable integrated circuit
JP2000223656A (ja) * 1999-02-03 2000-08-11 Rohm Co Ltd 無線通信装置用半導体装置およびこれを用いた無線通信装置
TW567559B (en) * 1999-06-23 2003-12-21 Hitachi Ltd Semiconductor device
JP2001338988A (ja) * 2000-05-25 2001-12-07 Hitachi Ltd 半導体装置及びその製造方法
US20030017722A1 (en) * 2001-07-17 2003-01-23 Motorola, Inc Structure and method for fabricating an integrated phased array circuit
JP2005005620A (ja) * 2003-06-13 2005-01-06 Toyota Industries Corp スイッチトキャパシタ回路及びその半導体集積回路
JP4204989B2 (ja) * 2004-01-30 2009-01-07 新光電気工業株式会社 半導体装置及びその製造方法
JP2006147771A (ja) * 2004-11-18 2006-06-08 Oki Electric Ind Co Ltd 強誘電体メモリ及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6531232B1 (en) 1998-10-29 2003-03-11 Commissariat A L'energie Atomique System for assembling substrates to bonding zones provided with cavities
KR20010051226A (ko) * 1999-10-26 2001-06-25 비센트 비.인그라시아, 알크 엠 아헨 부품 및 이의 제조 방법
KR20010078652A (ko) * 2000-02-09 2001-08-21 김춘호 미세구조물 패키징방법
JP2003163324A (ja) 2001-11-27 2003-06-06 Nec Corp ユニット半導体装置及びその製造方法並びに３次元積層型半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101069283B1 (ko) * 2008-08-13 2011-10-04 주식회사 하이닉스반도체 반도체 패키지

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