KR100603120B1 - 바이폴라 디바이스 제조 방법 및 바이폴라 트랜지스터 - Google Patents
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Abstract
본 발명은 디바이스의 강성(ruggedness)을 감소시키지 않으면서 헤테로접합 바이폴라 디바이스의 속도를 향상시키는 방법을 제공한다. 이 방법은 서브 컬렉터 영역(12) 위에 형성된 컬렉터 영역을 적어도 포함하는 바이폴라 디바이스 영역을 적어도 포함하는 구조를 제공하는 단계와, 약 2000 Å(200 nm) 보다 좁은 종형 폭을 가지며 컬렉터 영역의 피크 농도보다 높은 피크 농도를 갖는 n 타입 도펀트 영역(18)을 컬렉터 영역 내부에 형성하는 단계를 포함한다. 또한, 본 발명은 높은 속도 및 양호한 강성이 요구되는 이동 전화의 구성 요소, PDA의 구성 요소를 포함하는 다양한 애플리케이션에서 사용될 수 있는 헤테로접합 바이폴라 트랜지스터 디바이스를 제조하는 방법 및 이 디바이스를 제공한다.
Description
본 발명은 반도체 바이폴라 디바이스에 관한 것으로, 그 예로는 개선된 AC 성능을 갖는 고전압 실리콘 게르마늄(SiGe) 바이폴라 트랜지스터를 들 수 있다.
고주파수 무선 시장 및 유선 시장이 점점 확장됨에 따라서 복합 반도체가 벌크 CMOS 기술(bulk complementary metal oxide semiconductor technology)에 비해서 독특한 장점을 가지는 새로운 기회가 도입되었다. 에피텍셜 층 위형 실리콘 게르마늄 증착 프로세스(epitaxial-layer pseudomorphic SiGe deposition processes)가 빠르게 발전함에 따라서, 에피텍셜 베이스 SiGe 헤테로접합 바이폴라 트랜지스터(epitaxial-base SiGe heterojunction bipolar transistors)가 주류인 고성능 CMOS 개발과 일체화되어 넓은 시장에서 수용되고 있으며, 이로써 디지털 로직 회로에 있어서의 고성능 CMOS 기술 베이스를 전적으로 활용하면서, 아날로그 및 무선 주파수(RF) 회로에 대해 SiGe 기술의 장점을 제공한다.
SiGe 헤테로접합 바이폴라 트랜지스터 디바이스가 수 많은 RF/아날로그 애플리케이션의 주요 요소로서 Si 및 GaAs 바이폴라 접합 디바이스를 대치하는 데 그 이유는 이 SiGe 헤테로접합 바이폴라 트랜지스터는 애플리케이션의 성능을 감소시키지 않으면서 비용 및 칩 크기를 줄일 수 있는 종합적인 방법을 제공할 수 있기 때문이다. 이러한 이점은 셀룰러 폰 또는 이동 전화와 같은 애플리케이션에서 특히 그러하다. 이동 전화 애플리케이션용 Si 기반 기술에 있어서 한 가지 중요한 과제는 고속 성능과 높은 강성(즉, 고전압 스파이크를 견딜 수 있는 능력)을 구비한 RF 전력 트랜지스터를 제공하는 것이다. 트랜지스터 속도는 통상적으로 에미터-컬렉터 지연 시간(즉, NPN 트랜지스터에서의 전자 또는 PNP 트랜지스터에서의 홀이 에미터에서 컬렉터까지 이동하는데 걸리는 시간)에 의해 결정되는 컷오프 주파수(cutoff frequency)와 관련되고, 트랜지스터의 강성은 통상적으로 항복 전압 BV, 특히 (개방된 베이스의 경우의) 컬렉터-에미터 항복 전압 BVceo와 관련된다.
바이폴라 트랜지스터에서, 컷오프 주파수와 항복 전압은 서로 상호 보완하지 않기 때문에, 보다 고속 성능을 얻기 위해서는 디바이스의 강성이 감소되고 보다 높은 강성을 얻기 위해서는 디바이스의 속도가 감소된다. 가령, SiGe 헤테로접합 바이폴라 트랜지스터 디바이스가 높은 동작 전압을 견디기 위해서는, 컬렉터 영역은 저농도로 도핑되어야 한다. 그러나, 저농도로 도핑된 컬렉터 영역은 소정의 전류 밀도에서 커크 효과(Kirk effect)(즉, 높은 전류의 영향으로 컷오프 주파수가 감소하게 되는 현상)가 곧바로 발생하기 때문에 디바이스의 AC 성능을 저하시킨다. 이는 이 디바이스의 우수한 특성인 AC 지수(ft 및 fmax)가 또한 저하됨을 의미한다.
IEEE Transactions of Electron Devices, Vol. 47, No. 5, pp. 1044 (May 2000)에서 Palestri 등에 의한 "A Better Insight into the Performance of Silicon BJT's Featuring Highly Nonuniform Collector Doping Profile"에서는, 몬테 카를로 시뮬레이션(Monte Carlo simulation)과 드리프트 확산 시뮬레이션을 통해서, Si 바이폴라 트랜지스터의 속도 및 항복 전압에서의 매우 불균일한 컬렉터 영역 도핑 프로파일의 영향을 조사하였다. 이 문헌에서는 스파이크 형태의 프로파일은 개시되었지만, 이를 획득하기 위한 처리는 언급 또는 제안되지 않았다.
IEEE BCTM 7.2, pp. 126(2000)에서의 Van Noort, 등에 의한 "Reduction of UHF Power Transistor Distortions with a Non-Uniform Collector Doping Profile"은 고압(약 50 볼트 또는 그 이상의 크기) 전력 트랜지스터에서 왜곡 현상(distortion)을 감소시키기 위한 스파이크 프로파일의 사용을 개시한다. 구체적으로, 에피텍셜 성장된 비소(즉, As)가 위의 트랜지스터에서의 왜곡 현상을 감소시키기 위해서 사용된다. 그러나, 여기서 주목해야 할 점은 비소의 에피텍셜 성장은 본 BiCMOS(바이폴라 CMOS) 프로세스와 적합하지 않다는 점이다.
발명의 개요
따라서, 본 발명은 반도체 디바이스를 제조하는 방법을 제공하며, 이 방법은 (a) 제 1 도핑 타입을 가지며 서브 컬렉터(sub-collector) 영역과 n 타입 도펀트 영역을 포함하는 컬렉터를 제공하는 단계와, (b) 상기 서브 컬렉터 영역 위에 상기 제 1 도핑 타입을 갖는 상기 n 타입 도펀트 영역을 제공하는 단계와, (c) 베이스를 형성하는 단계와, (d) 에미터를 형성하는 단계를 포함하며, 상기 n 타입 도펀트 영역은 컬렉터-베이스 간의 항복 전압이 감소되는 것을 방지하기에 충분하게 좁은 종형 폭 및 베이스-에미터 접합부가 순방향으로 바이어싱될 때 베이스의 폭이 넓어지는 것을 제한하기에 충분하게 높은 도핑 농도를 갖는다.
종래 기술 SiGe 헤테로접합 바이폴라 트랜지스터 디바이스의 전술한 문제에 대해서, 본 발명은 바람직하게는 디바이스의 트랜지스터의 속도 및 강성을 감소시키지 않으면서 디바이스의 AC 성능이 개선될 수 있는, BiCMOS 처리 플로우에 통합되는 새로운 고성능 SiGe 헤테로접합 바이폴라 트랜지스터 디바이스를 제공한다.
본 발명의 바람직한 실시예에서, 이동 전화의 구성 요소와 같은 광범위한 애플리케이션에 사용할 수 있는 SiGe 헤테로접합 바이폴라 트랜지스터 디바이스의 AC 성능을 개선시키는 방법이 제공된다.
바람직하게는, 디바이스의 트랜지스터 속도 및 강성에 있어서 높은 요구 수준이 유지될 수 있는 헤테로접합 바이폴라 트랜지스터 디바이스를 제조하는 방법이 제공된다.
바람직하게는, 그의 프로세스 단계가 기존의 BiCMOS 기술과 양립할 수 있어서 이 기존의 BiCMOS 기술과 함께 구현하기가 용이한 헤테로접합 바이폴라 트랜지 스터 디바이스를 제조하는 방법이 제공된다.
바람직한 실시예에서, 높은 동작 전압을 견딜 수 있는 헤테로접합 바이폴라 트랜지스터 디바이스를 제조하는 방법이 제공된다.
본 발명의 프로세스는 바람직하게는 서브 컬렉터 영역을 형성한 후에 저 에너지의 중간 정도의 농도의 도즈량의 n 타입 도펀트 주입을 수행해서, 고전압 헤테로접합 바이폴라 트랜지스터의 저농도 도핑된 컬렉터 영역 내에 매우 좁고 중간 정도 농도의 도즈량의 스파이크를 생성하는 것을 포함한다. 바람직한 실시예에 의해서 생성된 이 n 타입 도펀트 스파이크는 커크 효과(Kirk effect)가 시작되는 시기를 크게 지연시키기에 충분하게 고농도 도핑된 영역이지만, 디바이스의 항복 특성을 저하시키는 충분한 지속시간의 높은 전계 영역의 생성을 차단할 수 있을 정도로 좁다. 따라서, 본 발명은 바람직하게는 반도체에서의 캐리어 동역학의 비 성장 상태(non-stationary nature)에 영향을 미치는데, 말하자면 반도체 내의 홀 및 전자가 전계의 급격한 변화에 대해서 즉각적으로 반응하기 보다는 반응하는데 고유 시간(이른바 "완화 시간")을 필요로 하여, 항복 전압과 컷오프 주파수를 적절하게 절충한 타입의 헤테로접합 바이폴라 트랜지스터의 특징적인 존슨 한계치 특성(컷오프 주파수와 항복 전압 간의 관계)을 벗어나서 이러한 타입의 트랜지스터를 이동시킨다.
보다 구체적으로 말하자면, 본 발명은 바람직하게는 베이스 영역과 컬렉터 영역 간의 접합부에서 n 타입 도펀트 영역을 갖는 SiGe 바이폴라 트랜지스터를 제공하는데, 여기서 n 타입 도펀트 영역은 좁으며 컬렉터의 피크 농도보다 높은 피크 농도를 갖는다.
바람직한 실시예에서, 최종 구조의 AC 성능을 향상시킬 수 있는, 헤테로접합 바이폴라 트랜지스터 구조의 좁은 n 타입 도펀트 영역을 제공하는 방법이 개시된다.
본 발명은 바람직하게는 서브 컬렉터 영역 위에 n 타입 도펀트 영역을 형성하는 단계를 포함하는데, 이 n 타입 도펀트 영역은 컬렉터 영역의 피크 농도보다 높은 피크 농도를 가지며 약 2000 Å 보다 좁은 종형 폭을 갖는다.
일 실시예에서, n 타입 도펀트 영역을 제공하는 단계 (b)에서, n 타입 도펀트 영역의 종형 폭은 2000 Å 보다 좁다. 바람직하게는, 이 n 타입 도펀트 영역의 종형 폭은 약 800 내지 약 1200 Å 범위이다.
일 실시예에서, n 타입 도펀트 영역을 제공하는 단계 (b)에서, n 타입 도펀트 영역은 피크 도핑 농도를 가지며 컬렉터도 피크 도핑 농도를 갖는다. 이 실시예에서, n 타입 도펀트 영역의 피크 도핑 농도가 컬렉터의 피크 도핑 농도보다 높다.
일 실시예에서, 베이스 제공 단계 (c)에서, 베이스는 피크 도핑 농도를 가지며 n 타입 도펀트 영역은 베이스의 피크 도핑 농도보다 낮은 피크 도핑 농도를 갖는다.
일 실시예에서, n 타입 도펀트 영역을 제공하는 단계 (b)에서, n 타입 도펀트 영역은 As, Sb, P로 이루어진 그룹으로부터 선택된 도펀트를 포함한다. 바람직하게는, 도펀트는 Sb이다.
이 실시예에서, n 타입 도펀트 영역을 제공하는 단계 (b)에서, n 타입 도펀트 영역은 이온 주입과 활성화 어닐링에 의해서 형성된다. 예를 들자면, 이온 주입은 약 2E11 내지 약 1E13 cm-2 범위의 이온 도즈량 및 약 20 내지 약 150 keV 범위의 에너지로 수행된다. 보다 바람직하게는, 이온 주입은 약 5E11 내지 약 5E12 cm-2 범위의 이온 도즈량 및 약 30 내지 약 50 keV 범위의 에너지에서 수행된다.
일 실시예에서, 활성화 어닐링은 약 900 ℃ 또는 그 이상의 온도에서 약 15 초 또는 그 이하의 시간 동안 수행된다.
일 실시예에서, 베이스를 형성하는 단계 (c)에서, n 타입 도펀트 영역은 베이스-컬렉터의 접합부에 인접하여 위치한다.
일 실시예에서, 베이스를 형성하는 단계 (c)는 이 n 타입 도펀트 영역을 베이스로부터 분리시키는 저농도 도핑된 컬렉터를 제공하는 단계를 포함한다.
일 실시예에서, 베이스를 형성하는 단계 (c)에서, 위의 저농도 도핑된 컬렉터는 약 1000 내지 약 3000 Å의 종형 폭을 갖는다.
일 실시예에서, 베이스를 형성하는 단계 (c)는 헤테로접합부를 형성하는 단계를 포함한다. 이 실시예에서, 헤테로접합부를 형성하는 단계는 컬렉터 상에 SiGe 함유 층을 증착하는 단계를 포함하는데, 여기서 이 SiGe 함유 층은 단결정 영역과 이에 인접하는 다결정 영역을 포함한다.
일 실시예에서, 에미터를 형성하는 단계 (d)는 위의 SiGe 함유 층 상에 패터닝된 절연체를 형성하는 단계를 포함하는데, 여기서 이 패터닝된 절연체는 단결정 영역의 일부를 노출시키는 개구를 포함하며, 단계 (d)는 이어서 이 패터닝된 절연체 상에 그리고 개구 내에 에미터 폴리실리콘을 형성하는 단계를 포함한다.
일 실시예에서, SiGe 함유 층 상에 패터닝된 절연체를 형성하는 단계는 리소그래피 및 에칭을 포함한다.
일 실시예에서, 단결정 영역의 일부는 그 내부에 외인성 베이스 영역이 형성되도록 도핑된다.
일 실시예에서, SiGe 함유 층은 SiGeC를 포함한다.
SiGe 함유 층을 증착하는 단계는 CVD(화학 기상 증착), 플라즈마 보조 CVD, 원자 층 증착(ALD), 화학 용액 증착, 초 고진공 CVD로 이루어진 그룹으로부터 선택된 저온 증착 프로세스를 사용하여 수행될 수 있다.
일 실시예에서, 컬렉터는 이온 주입 및 어닐링에 의해서 형성된 깊은 컬렉터를 포함한다.
일 실시예에서, 컬렉터 제공 단계 (a)에서, 서브 컬렉터 영역은 기판 내부로의 이온 주입에 의해서 또는 기판 상에서 서브 컬렉터 영역을 에피텍셜 성장시킴으로써 형성된다.
일 실시예에서, 본 발명은 헤테로접합 바이폴라 트랜지스터 구조를 제조하는 방법을 포함하며, 이 방법은 (a) 서브 컬렉터 영역 위에 형성된 컬렉터 영역을 적어도 포함하는 바이폴라 디바이스 영역을 적어도 포함하는 구조를 제공하는 단계와, (b) 약 2000 Å 보다 좁은 종형 폭을 가지며 컬렉터 영역의 피크 농도보다 높은 피크 농도를 갖는 n 타입 도펀트 영역을 위의 컬렉터 영역 내부에 형성하는 단계와, (c) 단결정 영역과 이에 인접하는 다결정 영역을 포함하는 SiGe 함유 층을 위의 바이폴라 디바이스 영역 상에 증착하는 단계와, (d) 위의 단결정 영역의 일부를 노출시키는 개구를 포함하는 패터닝된 절연체를 위의 SiGe 함유 층 상에 형성하는 단계와, (e) 위의 패터닝된 절연체 상에 그리고 위의 개구 내에 에미터 폴리실리콘을 형성하는 단계를 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 에미터, 베이스, 컬렉터, 베이스-에미터 접합부, 베이스-컬렉터 접합부를 포함하는 바이폴라 트랜지스터를 제공하는데, 여기서 컬렉터는 서브 컬렉터 영역 및 이 서브 컬렉터 영역과 베이스-컬렉터 접합부 간의 n 타입 도펀트 영역을 포함하며, n 타입 도펀트 영역은 컬렉터-베이스 항복 전압이 감소되지 않도록 충분하게 좁은 종형 폭과 베이스-에미터 접합부가 순향방으로 바이어싱될 때에 베이스의 폭이 확장되는 것을 제한하기에 충분하게 높은 도핑 농도를 갖는다.
바람직하게는, 바이폴라 트랜지스터는, 그 상에 형성된 컬렉터 영역을 갖는 서브 컬렉터 영역━여기서 컬렉터 영역은 약 2000 Å 보다 좁은 종형 폭과 자신의 피크 농도보다 높은 피크 농도를 갖는, 그 내부에 형성된 n 타입 도펀트 영역을 포함함━과, 이 컬렉터 영역 위에 형성된, 단결정 영역과 이에 인접하는 다결정 영역을 포함하는 SiGe 함유 베이스 층과, 이 단결정 영역의 일부 상에 형성되어 단결정 영역의 일부를 노출시키는 개구를 갖는 패터닝된 절연체 및 이 패터닝된 절연체 상에서 그리고 개구 내부에서 형성된 에미터 폴리실리콘을 포함하는 에미터 영역을 포함한다.
본 발명의 실시예의 바이폴라 트랜지스터는 고주파수 응답과 고속 및 높은 강성이 요구되는 이동 전화의 구성 요소, PDA 디바이스의 구성 요소, 휴대용 컴퓨터의 구성 요소, 호출기의 구성 요소, 하드 드라이브 및 다른 유사 애플리케이션( 무선 애플리케이션 및 유선 애플리케이션을 포함함)의 구성 요소를 포함하지만 여기에만 한정되지 않은 광범위한 애플리케이션에서 사용될 수 있다.
일 실시예에서, n 타입 도펀트 영역은 베이스-컬렉터 접합부에 인접하여 배치된다.
일 실시예에서, n 타입 도펀트 영역의 종형 폭은 약 2000 Å 보다 좁다. 바람직하게는, 종형 폭은 약 800 내지 약 1200 Å 범위에 존재한다.
일 실시예에서, n 타입 도펀트 영역은 피크 도핑 영역을 가지며 컬렉터도 피크 도핑 영역을 갖는다. 이 실시예에서, n 타입 도펀트 영역의 피크 도핑 농도가 컬렉터의 피크 도핑 농도보다 높다.
일 실시예에서, 베이스는 피크 도핑 농도를 가지며 n 타입 도펀트 영역은 베이스의 피크 도핑 농도보다 낮은 피크 도핑 농도를 갖는다.
일 실시예에서, n 타입 도펀트 영역은 As, Sb, P로 이루어진 그룹으로부터 선택된 도펀트를 포함한다. 바람직하게는, 도펀트는 Sb이다.
일 실시예에서, 저농도 도핑된 컬렉터가 n 타입 도펀트 영역을 베이스로부터 분리시킨다.
일 실시예에서, 이 저농도 도핑된 컬렉터는 약 1000 내지 약 3000 Å의 종형 폭을 갖는다.
일 실시예에서, n 타입 도펀트 영역은 베이스의 폭이 확장되는 것을 제한함으로써 트랜지스터를 고속으로 한다.
일 실시예에서, 서브 컬렉터 영역은 반도체 기판 상에 존재한다.
일 실시예에서, 반도체 기판은 Si, Ge, SiGe, GaAs, InAs, InP, Si/Si, Si/SiGe 및 실리콘-온-절연체로 이루어진 그룹으로부터 선택된 반도체 물질이다.
일 실시예에서, n 타입 도펀트 영역은 약 5E16 내지 약 5E17 cm-3 의 도펀트 농도를 갖는다.
바람직한 실시예에서, n 타입 도펀트 영역은 약 8E16 내지 약 2E17 cm-3 의 도펀트 농도를 갖는다.
일 실시예에서, 트랜지스터는 헤테로접합부를 포함한다.
일 실시예에서, 헤테로접합부는 실리콘 기판 상의 SiGe 함유 베이스 층을 포함한다.
일 실시예에서, SiGe 함유 베이스 층은 단결정 영역과 이에 인접하는 다결정 영역을 포함한다.
일 실시예에서, 에미터는 패터닝된 절연체 내의 개구를 통해서 단결정 영역의 일부와 접촉하는 다결정 실리콘을 포함한다.
일 실시예에서, 단결정 영역은 진성 베이스 영역 및 외인성 베이스 영역을 포함한다.
일 실시예에서, SiGe 함유 베이스 층은 SiGeC를 포함한다.
이와 같은 구성을 통해서, 본 발명은 바이폴라 트랜지스터의 속도를 높이면서도, 높은 강성을 제공하는 효과가 있다. 즉, 바이폴라 트랜지스터의 속도 및 강성을 감소시키지 않으면서 AC 성능을 개선한다.
이와 같은 구성을 통해서, 본 발명은 바이폴라 트랜지스터의 속도를 높이면서도, 높은 강성을 제공하는 효과가 있다. 즉, 바이폴라 트랜지스터의 속도 및 강성을 감소시키지 않으면서 AC 성능을 개선한다.
본 발명의 바람직한 실시예가 도면을 예로서 참조하면서 설명될 것이다.
도 1은 바람직한 실시예에 따른 반도체 헤테로접합 바이폴라 트랜지스터의 단면도,
도 2a 내지 도 2d는 도 1에 도시된 반도체 헤테로접합 바이폴라 트랜지스터를 형성하는데 사용되는 본 발명의 바람직한 실시예의 다양한 프로세스 단계를 도시한 단면도.
도면에서, 대응하는 구성 요소는 같은 참조 부호로 표시된다. 도면은 그 구조의 하나의 바이폴라 디바이스 영역을 도시한다. 디지털 로직 회로 및 메모리 영역을 포함하는 다른 디바이스 영역이 도면에서 도시된 바이폴라 디바이스 영역에 인접하여 당접해서 형성될 수 있다.
도 1은 본 발명의 바람직한 실시예에 따른 헤테로접합 바이폴라 트랜지스터의 단면도이다. 구체적으로, 도 1에 도시된 구조는 서브 컬렉터 영역(12)과 그 내부에 형성된 컬렉터 영역(14)을 갖는 제 1 도전성 타입(N 또는 P)의 반도체 기판(10)을 포함한다. 도시된 바와 같이, 컬렉터 영역은 서브 컬렉터 영역(12)의 일부와 n 타입 도펀트 영역(18)과 같은 n 타입 도펀트 영역과 접촉하는 깊은 컬렉터(16)을 포함하며, 여기서 n 타입 도펀트 영역(18)은 컬렉터 영역 내에서 깊은 컬렉터(16) 위에 형성된다.
바람직한 실시예에 따라, n 타입 도펀트 영역은 약 2000 Å 보다 좁은 종형 폭 W을 가지며 그의 피크 농도는 컬렉터 영역의 피크 농도보다 높다. 이로써, n 타입 도펀트 영역(18)은 고전압 헤테로접합 바이폴라 트랜지스터의 도핑된 컬렉터 영역 내의 중간 정도의 도핑 농도를 갖는 좁은 스파이크이다. n 타입 도펀트 영역은 커크 효과가 발생하는 시점을 크게 지연시키기에 충분하게 고농도로 도핑된 영역이지만, 디바이스의 항복 특성을 저하시키는 충분한 지속 시간의 높은 전계 영역의 생성을 차단할 수 있을 정도로 좁다.
바람직한 실시예에 따라, n 타입 도펀트 영역(18)은 약 5E16 내지 약 5E17 cm-3 의 도펀트 농도를 가지며, 보다 바람직하게는 약 8E16 내지 약 2E17 cm-3 의 도펀트 농도를 갖는다.
기판은 또한 도면에 도시된 바이폴라 디바이스 영역을 이 영역에 인접하여 형성될 수 있는 다른 디바이스 영역으로부터 분리시키는 분리 영역(20)을 포함한다. 이 분리 영역 이외에, 기판은 또한 서브 컬렉터 영역의 일부를 기판의 표면으로 접속시키는 리치 쓰루 주입 영역(a reach-through implant region)(도시되지 않음)과 소정 분리 영역의 깊은 트렌치(도시되지 않음) 바로 아래 형성된 채널 차단 영역(도시되지 않음)을 더 포함할 수 있다.
도 1에 도시된 구조는 기판의 표면 상에 그리고 분리 영역의 상부 상에 형성된 SiGe 함유 베이스 영역(22)을 포함한다. SiGe 함유 층은 주로 분리 영역(20) 위에 형성된 다결정 영역(24)과 주로 컬렉터 영역(14) 위에 형성된 단결정 영역(26)을 포함한다. SiGe 함유 베이스 영역(22) 내에 도시된 실선(25)은 다결정 상태에서 단결정 상태로의 변화가 발생하는 패시트 영역(facet region)을 나타낸다. 도면에서는 구체적으로 표시되지 않았지만, SiGe 함유 베이스 영역(22)의 단결정 영역은 디바이스의 진성 베이스 영역과 외인성 베이스 영역을 포함한다.
SiGe 함유 베이스 영역(22)의 상부 상에 패터닝된 절연체(30), 에미터 개구(32), 에미터 폴리실리콘 층(34)을 포함하는 에미터 영역(28)이 존재한다. 도 1에 도시된 구조를 제조하는 과정에 있어서, 에미터 폴리실리콘으로부터 도펀트가 SiGe 함유 베이스 영역(22)의 단결정 영역 내부로 확산되어서 단결정 영역에 에미터 확산 영역(36)을 형성한다. 바람직한 실시예에 따라, 에미터 폴리실리콘은 기판과 반대되는 타입의 도펀트로 도핑되며, 이로써 NPN 또는 PNP 타입의 트랜지스터가 생성될 수 있다.
도 1에 도시된 구조가 헤테로접합 바이폴라 트랜지스터를 제조하는 바람직한 실시예에서 사용되는 다양한 프로세스 단계를 나타내는 도 2a 내지 도 2d를 참조하여 이제 보다 상세하게 설명될 것이다.
도 2a는 바람직한 실시예에서 사용될 수 있는 초기 구조를 나타낸다. 구체적으로, 도 2a에 도시된 초기 구조는 그 내부에 형성된 서브 컬렉터 영역(12), 컬렉터 영역(14), 분리 영역(20)을 갖는 기판(10)을 포함한다. 바람직한 실시예는 서브 컬렉터 영역(12)이 기판(10)의 상부 상에 형성될 수 있는 초기 구조도 고려할 수도 있다. 이러한 구조에서, 컬렉터 영역 및 분리 영역은 서브 컬렉터 영역 내에 형성된다.
도 2a에 도시된 구조는 본 기술 분야에서 잘 알려진 통상적인 프로세스에 의해서 제조될 수 있으며 본 기술 분야에서 잘 알려진 통상적인 물질이 도시된 구조를 제조하는 데 사용될 수 있다. 가령, 기판(10)은 Si, Ge, SiGe, GaAs, InAs, InP 및 다른 Ⅲ/Ⅴ 화합물 반도체를 포함하지만 여기에만 한정되지 않는 임의의 반도체 물질로 구성될 수 있다. Si/Si, Si/SiGe, 실리콘 온 절연체(SOI)와 같은 적층된 기판도 고려될 수도 있다. 이러한 반도체 물질에 있어서도, 기판(10)이 실리콘으로 구성되는 것이 바람직하다. 전술한 바와 같이, 기판은 이후에 형성되는 디바이스의 타입에 따라서 N 타입 기판 또는 P 타입 기판일 수 있다.
이어서, 서브 컬렉터 영역(12)이 위의 구조 내에 서브 컬렉터 영역(12)을 형성할 수 있는 임의의 잘 알려진 기술을 사용하여 기판(10) 내에 (또는 그 위에) 형성된다. 여기서, 서브 컬렉터 영역은 주입 또는 에피텍셜 성장에 의해서 형성될 수 있다. 도면에서, 서브 컬렉터 영역은 이온 주입에 의해서 기판(10) 내부에 형성되었다. 이어서, 분리 영역(20)이 실리콘의 국부적 산화(LOCOS) 프로세스에 의해서 형성될 수 있거나 리소그래피, 에칭, 트렌치 충진을 사용하여 형성될 수도 있다.
분리 영역(20)을 형성한 후에, 깊은 컬렉터(16)을 포함하는 컬렉터 영역(14)을 본 기술 분야에서 잘 알려진 통상적인 이온 주입 및 활성화 어닐링 프로세스를 사용하여 바이폴라 디바이스 영역 내에(도시된 두 개의 분리 영역 사이에) 형성한다. 깊은 컬렉터를 형성하는 데 사용되는 이온 주입은 통상적으로 약 6E12 내지 약 2E13 cm-2 범위의 이온 도즈량 및 약 350 내지 약 650 keV 범위의 에너지에서 수행된다. 한편, 활성화 어닐링은 통상적으로 약 900 ℃ 또는 그 이상의 온도에서 약 15 초 또는 그 이하의 시간 동안 수행된다. 이러한 어닐링 단계는 도펀트 영역(18)이 컬렉터 영역 내부에 형성된 후까지 연장될 수도 있다. 통상적으로 컬렉터 영역(14)의 깊은 컬렉터를 제조하는데 이온 주입 마스크(도시 생략)가 사용된다.
구조로부터 마스크를 제거하기 이전에, 깊은 컬렉터(16)와 접촉하도록 n 타입 도펀트 영역(18)이 컬렉터 영역(14) 내에 형성된다. n 타입 도펀트 영역을 포함하여 생성된 구조가 가령 도 2b에 도시된다. 바람직한 실시예에 따라, n 타입 도펀트 영역(18)은 약 2000 Å 보다 좁은 종형 폭을 가지며 그 피크 농도는 컬렉터 영역의 피크 농도보다 높다. 보다 바람직하게는, n 타입 도펀트 영역(18)은 약 800 내지 약 1200 Å의 종형 폭을 갖는다. 이 도펀트 영역의 다른 특성은 베이스 영역보다 낮은 도핑 레벨, 즉 도핑 농도를 갖는다는 것이다.
n 타입 도펀트 영역(18)은 As, Sb, P와 같은 n 타입 도펀트가 사용되는 통상적인 이온 주입 프로세스에 의해서 형성된다. 본 발명의 한 바람직한 실시예에서, n 타입 도펀트 영역(18)은 바람직하게는 Sb로 구성되는데, 그 이유는 Sb는 가장 좁은 도핑 프로파일을 생성할 수 있을 뿐만 아니라 As와 P보다 다소 쉽게 확산될 수 있기 때문이다. 도펀트 영역(18)의 이온 주입은 약 2E11 내지 약 1E13 cm-2 범위의 이온 도즈량 및 약 20 내지 약 150 keV 범위의 에너지에서 수행된다. 보다 바람직하게는, 이온 주입은 약 5E11 내지 약 5E12 cm-2 범위의 Sb 이온 도즈량 및 약 30 내지 약 50 keV 범위의 에너지에서 수행된다.
여기에서 언급된 주입 에너지는 이온이 관통해야 하는 다양한 막의 두께에 따라서 변할 수 있다. 박막의 경우, 전술한 에너지가 사용될 수 있다. 한편, 두꺼운 막의 경우에는, 위에서 보고된 에너지보다 높은 에너지가 사용되어야 한다. 일반적으로, 가장 좁은 도펀트 영역의 형성을 보장하기 위해서는 가능한 가장 낮은 에너지가 사용되어야 한다.
이러한 이온 주입 단계 후에, 어닐링 단계가 앞에서 언급한 바와 동일한 조건 또는 상이한 조건을 사용하여 수행될 수 있다. 이 어닐링 단계는 오직 n 타입 도펀트 영역만을 활성화시킬 수 있거나 혹은 이전의 활성화 어닐링 단계가 수행되지 않았다면 깊은 컬렉터 영역과 n 타입 도펀트 영역 모두를 활성화시킨다.
프로세스의 이 시점에서, 도면에 도시된 바이폴라 디바이스 영역은 그 위에 Si3N4와 같은 보호층을 형성함으로써 보호될 수 있으며 이후에 인접하는 디바이스 영역을 형성할 수 있는 통상적인 프로세스 단계가 수행될 수 있다. 인접하는 디바이스 영역 및 이후의 보호층의 형성을 완료한 후에, 프로세스가 계속 진행된다. 본 발명의 바람직한 실시예에서, 인접하는 디바이스 영역은 바이폴라 디바이스의 형성을 완료한 후에 형성될 수 있다.
도 2c는 SiGe 함유 층(22)이 분리 영역(20)과 컬렉터 영역(14)을 포함하는 기판 상에 형성된 후의 구조를 도시한다. SiGe 함유 층은 SiGe 또는 SiGeC로 구성된다. 본 발명의 특히 바람직한 실시예에서, SiGe 함유 층(22)은 SiGe로 구성된다. 이 SiGe 함유 층은 저온(약 550 ℃ 또는 그 이하의 온도) 증착 프로세스를 사용하여 형성된다. 여기에서 사용될 수 있는 저온 증착 프로세스는 CVD, 플라즈마 보조 CVD, 원자층 증착(ALD), 화학 용액 증착, 초 고진공 CVD 및 다른 증착 프로세스를 포함하지만 여기에만 한정되는 것은 아니다.
SiGe 함유 층(22)을 형성하는데 사용되는 증착 프로세스는 단결정 SiGe 함유 영역과 이에 인접하는 다결정 SiGe 함유 영역을 동시에 증착할 수 있다. 바람직한 실시예에서, 다결정 영역은 주로 분리 영역 위에 형성되는 반면, 단결정 영역은 주로 컬렉터 영역 위에 형성된다. 단결정 영역과 다결정 영역 사이의 경계는 도 2c에서 실선(25)으로 표시된다. 이 경계(25)는 본 명세서에서 SiGe 함유 베이스 영역의 패시트 영역으로 지칭된다. 이 패시트 영역의 배향은 그 하부 토폴러지(underlying topology)의 함수이며 이로써 그의 배향은 도면에서 도시된 것과 다소 다를 수 있다.
SiGe 함유 영역을 형성한 후에, 단결정 영역(26)의 일부가 이온 주입 또는 도핑된 폴리실리콘 또는 유리로부터의 외부 확산에 의해서 도핑되어 이 도핑된 부분은 외인성 베이스 영역을 형성하고 단결정 영역의 나머지 부분은 진성 베이스 영역을 형성한다. 설명의 명료성을 위해서, 외인성 베이스 영역 및 진성 베이스 영역은 도면에서 구별되게 표시되지 않았지만 영역(26) 내부에 포함된 것이다.
본 발명의 프로세스의 이 시점에서, SiGe 영역(26) 내부로 추가적인 n 타입 주입이 수행되어, 고속으로 동작하는 디바이스를 제공하는 얕은 컬렉터 영역(도시되지 않음)을 형성할 수 있다. 이러한 주입은 가령 이온 주입과 활성화 어닐링을 포함하는 본 기술 분야에서 잘 알려진 통상적인 프로세스 기술을 사용하여 수행될 수 있다. 본 발명의 바람직한 실시예의 이 시점에서, 또한 선택적인 에칭 프로세스에 의해서 SiGe 함유 층의 일부를 선택적으로 제거하여 도면에 도시된 바이폴라 디바이스를 다른 디바이스 영역과 분리시킬 수도 있다. 이러한 SiGe 함유 층의 일부의 선택적인 제거는 이후에 즉 에미터 영역의 페터닝 동안 수행될 수도 있다는 점에 주의한다.
다음으로, 도 2d에 도시된 바와 같이, 절연층(30)이 CVD, 플라즈마 보조 CVD, 화학 용액 증착 및 다른 증착 프로세스 등의 통상적인 증착 프로세스를 사용하여 SiGe 함유 베이스 층 상에 형성된다. 이 절연체는 도 2d에 도시된 바와 같이 단일층이여도 되고, 혹은 이와 달리 다수의 절연체 층을 포함할 수도 있다. 절연체 층(30)은 산화물, 질화물, 산질화물로 이루어진 그룹으로부터 선택된 동일한 절연체 물질 또는 상이한 절연체 물질로 구성될 수 있다.
이어서, 절연체(30) 내에 에미터 개구(32)를 형성하여 단결정 베이스 영역(26)의 일부를 노출시킨다. 에미터 개구(32)는 리소그래피 및 에칭을 통해서 형성된다. 리소그래피 단계는 포토레지스트(도시되지 않음)를 도포하는 단계, 노광 패턴에 맞게 포토레지스트를 노출시키는 단계, 패턴을 현상하는 단계를 포함한다. 바람직한 실시예에서 사용된 에칭 단계는 SiGe 함유 베이스 영역에 비해서 절연체 물질을 선택적으로 제거한다.
에미터 개구를 형성한 후에, CVD와 같은 통상적인 증착 프로세스를 사용하여 절연체 층 상에 그리고 에미터 개구부 내에 에미터 폴리실리콘(34)을 형성한다. 이어서, 에미터 폴리실리콘과 절연체 층을 선택적으로 제거하여 SiGe 베이스 영역 상에 에미터 영역(28)을 형성하고 이로써 도 1에 도시된 구조가 형성된다. 구체적으로, 절연층 및 에미터 폴리실리콘을 패터닝하는 데 있어서 리소그래피 및 에칭이 사용된다. 여기서, 단일 에칭 단계가 사용될 수 있거나 다수의 개별 에칭 단계가 사용될 수도 있다.
이어서, 통상적인 BiCMOS 프로세스 단계들을 도 1에 도시된 구조 상에서 수행한다. 추가적인 BiCMOS 프로세스 단계 중 어느 한 단계에서, 에미터 폴리실리콘으로부터의 도펀트가 에미터 개구를 통해서 그 하위의 단결정 SiGe 함유 베이스 영역 내부로 확산되어 에미터 확산 영역(36)을 형성한다.
Claims (26)
- 바이폴라 디바이스 제조 방법에 있어서,(a) 서브 컬렉터 영역(12), 컬렉터 영역(14) 및 분리 영역(20)을 포함하는 구조를 제공하는 단계 - 상기 컬렉터 영역(14) 내에는 깊은 컬렉터(16)가 위치하고 있음 - 와,(b) 상기 컬렉터 영역 내에 상기 깊은 컬렉터 영역과 접촉하도록 n 타입 도펀트 영역(18)을 형성하는 단계 - 상기 n 타입 도펀트 영역(18)은 컬렉터-베이스 항복 전압이 감소되는 것을 방지하기에 충분하게 좁은 종형 폭 및 베이스-에미터 접합부가 순방향으로 바이어싱될 때 베이스의 폭이 확장되는 것을 제한하기에 충분하게 높은 도핑 농도를 가짐 - 와,(c) 베이스(22)를 형성하는 단계와,(d) 에미터(28)를 형성하는 단계를 포함하는바이폴라 디바이스 제조 방법.
- 제 1 항에 있어서,상기 n 타입 도펀트 영역(18) 형성 단계 (b)에서, 상기 n 타입 도펀트 영역(18)의 종형 폭은 약 800 내지 약 1200 Å 범위인바이폴라 디바이스 제조 방법.
- 제 1 항에 있어서,상기 n 타입 도펀트 영역(18) 형성 단계 (b)에서, 상기 n 타입 도펀트 영역(18)은 피크 도핑 농도를 가지며 상기 컬렉터 영역(14)도 피크 도핑 농도를 갖는데, 상기 n 타입 도펀트 영역(18)의 피크 도핑 농도가 상기 컬렉터 영역(14)의 피크 도핑 농도보다 높은바이폴라 디바이스 제조 방법.
- 제 1 항에 있어서,상기 베이스(22) 형성 단계 (c)에서, 상기 베이스(22)는 피크 도핑 농도를 갖는데, 상기 n 타입 도펀트 영역(18)은 상기 베이스(22)의 피크 도핑 농도보다 낮은 피크 도핑 농도를 갖는바이폴라 디바이스 제조 방법.
- 제 1 항에 있어서,상기 n 타입 도펀트 영역(18) 형성 단계 (b)에서, 상기 n 타입 도펀트 영역(18)은 As, Sb, P로 이루어진 그룹으로부터 선택된 도펀트를 포함하는바이폴라 디바이스 제조 방법.
- 제 5 항에 있어서,상기 n 타입 도펀트 영역(18) 형성 단계 (b)에서, 상기 n 타입 도펀트 영역(18)은 이온 주입과 활성화 어닐링에 의해서 형성되며, 상기 이온 주입은 약 5E11 내지 약 5E12 cm-2 범위의 이온 도즈량 및 약 30 내지 약 50 keV 범위의 에너지로 수행되는바이폴라 디바이스 제조 방법.
- 제 1 항에 있어서,상기 베이스(22) 형성 단계 (c)에서, 상기 n 타입 도펀트 영역(18)은 상기 베이스-컬렉터 접합부에 인접하여 위치하는바이폴라 디바이스 제조 방법.
- 제 1 항에 있어서,상기 베이스(22) 형성 단계 (c)는 상기 n 타입 도펀트 영역(18)을 상기 베이스(22)로부터 분리시키는 저농도 도핑된 컬렉터 영역(14)을 제공하는 단계를 더 포함하는바이폴라 디바이스 제조 방법.
- 제 1 항에 있어서,상기 베이스(22) 형성 단계 (c)는 헤테로접합부를 형성하는 단계를 포함하는바이폴라 디바이스 제조 방법.
- 제 9 항에 있어서,상기 헤테로접합부 형성 단계는 상기 컬렉터 영역(14) 상에 SiGe 함유 층(22)을 증착하는 단계를 포함하며, 상기 SiGe 함유 층(22)은 단결정 영역(26)과 이에 인접하는 다결정 영역(24)을 포함하는바이폴라 디바이스 제조 방법.
- 제 10 항에 있어서,상기 에미터(28) 형성 단계 (d)는 상기 SiGe 함유 층(22) 상에 패터닝된 절연체(30)를 형성하는 단계━상기 패터닝된 절연체(30)는 상기 단결정 영역(26)의 일부를 노출시키는 개구를 포함함━와, 상기 패터닝된 절연체(30) 상에 그리고 상기 개구 내에 에미터 폴리실리콘을 형성하는 단계를 포함하는바이폴라 디바이스 제조 방법.
- 제 10 항에 있어서,상기 단결정 영역(26)의 일부는 그 내부에 외인성 베이스 영역(extrinsic base region)이 형성되도록 도핑되는바이폴라 디바이스 제조 방법.
- 제 1 항에 있어서,상기 컬렉터 영역(14) 제공 단계 (a)에서, 상기 서브 컬렉터 영역(12)은 기판으로 이온 주입함으로써 또는 기판 상에서 상기 서브 컬렉터 영역(12)을 에피텍셜 성장시킴으로써 형성되는바이폴라 디바이스 제조 방법.
- 바이폴라 트랜지스터에 있어서,에미터(28), 베이스(22), 컬렉터(14), 베이스-에미터 접합부, 베이스-컬렉터 접합부를 포함하되,상기 컬렉터(14)는 서브 컬렉터 영역(12) 및 상기 서브 컬렉터 영역(12)과 상기 베이스-컬렉터 접합부 사이의 n 타입 도펀트 영역(18)을 포함하며,상기 n 타입 도펀트 영역(18)은 컬렉터-베이스 항복 전압이 감소되는 것을 방지하기에 충분하게 좁은 종형 폭 및 베이스-에미터 접합부가 순방향으로 바이어싱될 때 베이스의 폭이 확장되는 것을 제한하기에 충분하게 높은 도핑 농도를 가지는바이폴라 트랜지스터.
- 제 14 항에 있어서,상기 n 타입 도펀트 영역(18)은 상기 베이스(22)의 폭이 확장되는 것을 제한함으로써 트랜지스터를 고속으로 하는바이폴라 트랜지스터.
- 제 14 항에 있어서,상기 서브 컬렉터 영역(12)은 반도체 기판(10) 상에 존재하는바이폴라 트랜지스터.
- 제 14 항에 있어서,상기 n 타입 도펀트 영역(18)은 약 8E16 내지 약 2E17 cm-3 의 도펀트 농도를 갖는바이폴라 트랜지스터.
- 제 14 항에 있어서,상기 트랜지스터는 헤테로접합부를 포함하며,상기 헤테로접합부는 실리콘 기판 상의 SiGe 함유 베이스 층을 포함하는바이폴라 트랜지스터.
- 제 18 항에 있어서,상기 SiGe 함유 베이스 층은 단결정 영역(26)과 이에 인접하는 다결정 영역(24)을 포함하는바이폴라 트랜지스터.
- 제 19 항에 있어서,상기 에미터(28)는 패터닝된 절연체 내의 개구를 통해서 상기 단결정 영역(26)의 일부와 접촉하는 다결정 실리콘을 포함하는바이폴라 트랜지스터.
- 제 19 항에 있어서,상기 단결정 영역(26)은 진성 베이스 영역과 외인성 베이스 영역을 포함하는바이폴라 트랜지스터.
- 제 11 항에 있어서,상기 SiGe 함유 층(22) 상에 패터닝된 절연체(30)를 형성하는 단계는 리소그래피 및 에칭 단계를 포함하는바이폴라 디바이스 제조 방법.
- 제 10 항에 있어서,상기 SiGe 함유 층(22)은 SiGeC를 포함하는바이폴라 디바이스 제조 방법.
- 제 10 항에 있어서,SiGe 함유 층(22)을 증착하는 단계는 CVD(화학 기상 증착), 플라즈마 보조 CVD, 원자 층 증착(ALD), 화학 용액 증착 및 초 고진공 CVD로 이루어진 그룹으로부터 선택된 저온 증착 프로세스를 사용하여 수행되는바이폴라 디바이스 제조 방법.
- 제 1 항에 있어서,상기 깊은 컬렉터(16)는 이온 주입 및 어닐링에 의해서 형성되는바이폴라 디바이스 제조 방법.
- 제 16 항에 있어서,상기 반도체 기판(10)은 Si, Ge, SiGe, GaAs, InAs, InP, Si/Si, Si/SiGe 및 실리콘-온-절연체로 이루어진 그룹으로부터 선택된 반도체 물질인바이폴라 트랜지스터.
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