JP2004527922A - 改良されたａｃ性能を有する高電圧ｎｐｎバイポーラ・デバイスの製造方法 - Google Patents
改良されたａｃ性能を有する高電圧ｎｐｎバイポーラ・デバイスの製造方法 Download PDFInfo
- Publication number
- JP2004527922A JP2004527922A JP2003500979A JP2003500979A JP2004527922A JP 2004527922 A JP2004527922 A JP 2004527922A JP 2003500979 A JP2003500979 A JP 2003500979A JP 2003500979 A JP2003500979 A JP 2003500979A JP 2004527922 A JP2004527922 A JP 2004527922A
- Authority
- JP
- Japan
- Prior art keywords
- base
- collector
- region
- diffusion
- sige
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000002019 doping agent Substances 0.000 claims abstract description 44
- 238000000034 method Methods 0.000 claims abstract description 37
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 64
- 238000009792 diffusion process Methods 0.000 claims description 44
- 239000013078 crystal Substances 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 26
- 239000012212 insulator Substances 0.000 claims description 25
- 239000004065 semiconductor Substances 0.000 claims description 21
- 238000005468 ion implantation Methods 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 238000000137 annealing Methods 0.000 claims description 12
- 230000015556 catabolic process Effects 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 230000004913 activation Effects 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 229910052785 arsenic Inorganic materials 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 5
- 229910052787 antimony Inorganic materials 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 230000009467 reduction Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 abstract description 4
- 230000002411 adverse Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 41
- 238000002955 isolation Methods 0.000 description 11
- 238000005137 deposition process Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000007943 implant Substances 0.000 description 5
- 238000001459 lithography Methods 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 229910003811 SiGeC Inorganic materials 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000000224 chemical solution deposition Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 229910000673 Indium arsenide Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000000875 corresponding effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
Abstract
【課題】デバイスの堅牢性に悪い影響を与えることなく、ヘテロ接合バイポーラ・デバイスの速度を改良する方法を提供すること。
【解決手段】本方法は、少なくともバイポーラ・デバイス領域を含む構造を設けるステップであって、このバイポーラ・デバイス領域がサブコレクタ領域の上に形成された少なくともコレクタ領域を含むステップと、このコレクタ領域内にｎ型ドーパント領域を形成するステップとを含み、このｎ型ドーパント領域は、約２０００Å未満の垂直幅、およびコレクタ領域のピーク濃度より高いピーク濃度を有する。本発明はまた、ヘテロ接合バイポーラ・トランジスタ・デバイスを製造する方法と、移動電話用の部品、個人用携帯型情報端末、および速度と堅牢性が必要な他の類似用途の部品を含めて、様々な用途に使用できるデバイス自体を提供する。
【選択図】図１
【解決手段】本方法は、少なくともバイポーラ・デバイス領域を含む構造を設けるステップであって、このバイポーラ・デバイス領域がサブコレクタ領域の上に形成された少なくともコレクタ領域を含むステップと、このコレクタ領域内にｎ型ドーパント領域を形成するステップとを含み、このｎ型ドーパント領域は、約２０００Å未満の垂直幅、およびコレクタ領域のピーク濃度より高いピーク濃度を有する。本発明はまた、ヘテロ接合バイポーラ・トランジスタ・デバイスを製造する方法と、移動電話用の部品、個人用携帯型情報端末、および速度と堅牢性が必要な他の類似用途の部品を含めて、様々な用途に使用できるデバイス自体を提供する。
【選択図】図１
Description
【技術分野】
【０００１】
本発明は、半導体バイポーラ・デバイスに関する。その一例としては、改良されたＡＣ性能を有する高電圧シリコン・ゲルマニウム（ＳｉＧｅ）・バイポーラ・トランジスタがある。
【背景技術】
【０００２】
高周波の有線および無線市場がどちらも著しく成長しているため、複合半導体がバルク相補型金属酸化膜半導体（ＣＭＯＳ）技術と比べて独特なメリットを有する新しい機会が導入された。エピタキシャル層スードモルフィック・シリコン・ゲルマニウム（ＳｉＧｅ）付着プロセスの急速な発展により、エピタキシャルベースＳｉＧｅヘテロ接合バイポーラ・トランジスタは、主流の高性能ＣＭＯＳの開発と一体化され、広く市場で受け入れられている。その結果、ディジタル論理回路についての高性能ＣＭＯＳ技術ベースをフルに利用しながら、アナログおよび高周波（ＲＦ）回路についてのＳｉＧｅ技術のメリットが得られている。
【０００３】
ＳｉＧｅヘテロ接合バイポーラ・トランジスタ・デバイスは、多くのＲＦ／アナログ用途の主要要素として、ＳｉおよびＧａＡｓバイポーラ接合デバイスを置き換えているが、これは主として、性能を損なわずにコストおよびチップの大きさを低減させる総合的な解決策を提供する能力によるものである。これは、セルラー式すなわち移動電話などの用途で特にそうである。移動電話用途のＳｉベース技術の主要課題の一つは、高速と堅牢性（すなわち、非常に高電圧のスパイクに耐える高い能力）を兼ね備えたＲＦパワー・トランジスタを提供することである。トランジスタの速度は一般に遮断周波数と関係があり、遮断周波数はエミッタ−コレクタ遅延時間（すなわち、ＮＰＮトランジスタの電子、またはＰＮＰトランジスタの空孔が、エミッタからコレクタへ移動する時間）で決まる。一方堅牢性は、一般に、耐圧ＢＶ、特に（オープン・ベースの）コレクタ−エミッタ耐圧ＢＶｃｅｏと関係がある。
【０００４】
バイポーラ・トランジスタでは、遮断周波数および耐圧は相補的ではない。したがって、速度を高くするには、一般にデバイスの堅牢性を落とさなければならず、逆の場合も同様である。たとえば、ＳｉＧｅヘテロ接合バイポーラ・トランジスタ・デバイスが高い動作電圧に耐えるには、コレクタ領域は軽度にドーピングしなければならない。しかし、軽度にドーピングされたコレクタ領域は、デバイスのＡＣ性能を落とすことになる。何故ならば、所与の電流密度において、カーク効果（すなわち、高電流効果による遮断周波数の低下）の発生が早くなるからである。これは、このデバイスのメリットであるＡＣ値（ｆｔおよびｆｍａｘ）の低下をも意味する。
【０００５】
パレストリ等（Palestri, et al.）「著しく不均一なコレクタ・ドーピング分布を特徴とするシリコンＢＪＴの性能へのより優れた洞察」（"ABetter Insight into the Performance of Silicon BJT's Featuring HighlyNonuniform Collector Doping Profile"）米電気電子技術者協会電子デバイス会報（IEEE Transactionsof Electron Devices）、第４７巻、第５号、１０４４頁、２０００年５月は、モンテカルロおよびドリフト拡散シミュレーションによって、Ｓｉバイポーラ・トランジスタの速度および耐圧に与える、著しく不均一なコレクタ・ドーピング分布の影響を検討している。パレストリ等（Palestri,et al.）の記事にはスパイク状の分布が示されているが、いかにしてこれを得るかについて、何らのプロセスも言及または提案されていない。
【０００６】
ファン・ヌールト等（Van Noort, et al.）「不均一コレクタ・ドーピング分布を用いたＵＨＦパワー・トランジスタ歪みの低減」（"Reductionof UHF Power Transistor Distortions with a Non-Uniform Collector DopingProfile"）米電気電子技術者協会ＢＣＴＭ７．２（IEEE BCTM 7.2）、１２６頁（２０００年）は、（約５０Ｖ以上のオーダーの）非常に高い電圧のパワー・トランジスタにおける歪みを低減するためにスパイク分布を利用することを提案している。具体的には、ファン・ヌールト等（VanNoort, et al.）の記事では、こうしたトランジスタの歪みの低減にエピタキシャル成長したヒ素（すなわち、Ａｓ）が用いられている。ただし、Ａｓのエピタキシャル成長は、現在のＢｉＣＭＯＳ（バイポーラ相補型金属酸化膜半導体）プロセスとは適合しないという点に注意されたい。
【非特許文献１】
パレストリ等（Palestri, et al.）「著しく不均一なコレクタ・ドーピング分布を特徴とするシリコンＢＪＴの性能へのより優れた洞察」（"ABetter Insight into the Performance of Silicon BJT's Featuring HighlyNonuniform Collector Doping Profile"）米電気電子技術者協会電子デバイス会報（IEEE Transactionsof Electron Devices）、第４７巻、第５号、１０４４頁、２０００年５月
【非特許文献２】
ファン・ヌールト等（Van Noort, et al.）「不均一コレクタ・ドーピング分布を用いたＵＨＦパワー・トランジスタ歪みの低減」（"Reductionof UHF Power Transistor Distortions with a Non-Uniform Collector Doping Profile"）米電気電子技術者協会ＢＣＴＭ７．２（IEEEBCTM 7.2）、１２６頁（２０００年）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来技術のＳｉＧｅヘテロ接合バイポーラ・トランジスタ・デバイスでの上記の課題に鑑みて、このデバイスのＡＣ性能をこうしたデバイスのトランジスタ速度および堅牢性の要求性能を低下させずに改良した、ＢｉＣＭＯＳプロセス・フローに集積された新規改良型ＳｉＧｅヘテロ接合バイポーラ・トランジスタ・デバイスを開示することが好ましい。
【課題を解決するための手段】
【０００８】
したがって、本発明は、半導体デバイスを製造する方法であって、（ａ）第１のドーピング型を有するコレクタを設けるステップであって、前記コレクタが、サブコレクタと拡散部（diffusion）を含むステップと、（ｂ）前記拡散部を前記サブコレクタの上方に設けるステップであって、前記拡散部が前記第１のドーピング型を有するステップと、（ｃ）ベースを形成するステップと、（ｄ）エミッタを形成するステップとを含み、ベース−エミッタ接合が順方向バイアスされている場合、前記拡散部が、コレクタ−ベース耐圧を低下させるのを回避するのに十分狭い垂直幅と、ベースの拡大化を制限するのに十分高いドーピングとを有する方法を提供する。
【０００９】
好ましい一実施形態では、移動電話の部品など広範囲の用途で使用できるように、ＳｉＧｅヘテロ接合バイポーラ・トランジスタ・デバイスのＡＣ性能を改良する方法が提供される。
【００１０】
好ましくは、こうしたデバイスのトランジスタ速度および堅牢性への高い要求が維持されている、ヘテロ接合バイポーラ・トランジスタ・デバイスを製造する方法も提供される。
【００１１】
さらに好ましくは、加工ステップが既存のＢｉＣＭＯＳ技術と適合しており、実施が容易である、ヘテロ接合バイポーラ・トランジスタ・デバイスを製造する方法が提供される。
【００１２】
好ましい一実施形態では、高い動作電圧に耐えることができるヘテロ接合バイポーラ・トランジスタ・デバイスを製造する方法が提供される。
【００１３】
好ましくは、このプロセスでは、サブコレクタ領域の形成後、低エネルギー、中ドーズ量のｎ型ドーパント注入を行って、高電圧ヘテロ接合バイポーラ・トランジスタの低ドーピング濃度のコレクタ領域に、非常に狭い、中ドーズ量のスパイクを作り出す。好ましい実施形態で作り出されたこのｎ型ドーパント・スパイクは、カーク効果の開始を著しく遅らせるのに十分な高濃度であり、しかも、デバイス耐圧特性の低下に十分な持続時間の高電界領域を作りだすのを回避するのに十分な狭さである。したがって、本発明は、好ましくは、半導体のキャリア動力学の非定常状態に影響を与えるものである。すなわち、半導体の空孔および電子の両方とも電界の急な変化に瞬間的には応答せず、（「緩和時間」と呼ばれる）応答への固有時間を持って、耐圧と遮断周波数の間のトレードオフを示すタイプのトランジスタに特徴的ないわゆるジョンソン限界（Johnson limit）（遮断周波数と耐圧の関係）の外へ、ヘテロ接合バイポーラ・トランジスタを移動させるものである。
【００１４】
より具体的には、好ましくは、本発明は、ベースとコレクタ領域の間の接合にｎ型ドーパント領域を有するＳｉＧｅバイポーラ・トランジスタを提供する。ここで、このｎ型ドーパント領域は、狭く、コレクタのピーク濃度より高いピーク濃度を有する。
【００１５】
好ましい一実施形態では、得られる構造のＡＣ性能を改良することができる、ヘテロ接合バイポーラ・トランジスタ構造の狭いｎ型ドーパント領域を提供する方法が提供される。
【００１６】
好ましくは、本発明は、サブコレクタの上方にｎ型ドーパント領域を形成するステップを含む。ここで、前記ｎ型ドーパント領域は、約２０００Å未満の垂直幅、および前記コレクタ領域のピーク濃度より高いピーク濃度を有する。
【００１７】
一実施形態では、設けるステップ（ｂ）において、拡散部の垂直幅は約２０００Å未満である。好ましくは、前記拡散部の垂直幅は約８００〜約１２００Åである。
【００１８】
一実施形態では、設けるステップ（ｂ）において、拡散部はピーク・ドーピング濃度を有し、コレクタはピーク・ドーピング濃度を有する。この実施形態では、拡散部のピーク・ドーピング濃度はコレクタのピーク・ドーピング濃度より高い。
【００１９】
一実施形態では、設けるステップ（ｃ）において、ベースはピーク・ドーピング濃度を有し、拡散部は、ベースのピーク・ドーピング濃度より低いピーク・ドーピング濃度を有する。
【００２０】
一実施形態では、設けるステップ（ｂ）において、拡散部は、Ａｓ、ＳｂおよびＰを含む群から選択されるドーパントを含む。好ましくは、このドーパントはＳｂである。
【００２１】
一実施形態では、設けるステップ（ｂ）において、拡散部は、イオン注入および活性化アニーリング（activation annealing）によって形成される。一例として、イオン注入は、イオン・ドーズ量約２Ｅ１１〜約１Ｅ１３ｃｍ−２、およびエネルギー約２０〜約１５０ｋｅＶで行われる。より好ましくは、イオン注入は、イオン・ドーズ量約５Ｅ１１〜約５Ｅ１２ｃｍ−２、およびエネルギー約３０〜約５０ｋｅＶで行われる。
【００２２】
一実施形態では、活性化アニーリングは、温度約９００℃以上で約１５秒以下行われる。
【００２３】
一実施形態では、形成するステップ（ｃ）において、拡散部は、ベース−コレクタ接合に隣接して設置される。
【００２４】
一実施形態では、形成するステップ（ｃ）は、軽度にドーピングされたコレクタを設けて前記拡散部を前記ベースから分離するステップをさらに含む。
【００２５】
一実施形態では、形成するステップ（ｃ）において、軽度にドーピングされたコレクタの垂直幅は約１０００〜約３０００Åである。
【００２６】
一実施形態では、形成するステップ（ｃ）は、ヘテロ接合を形成するステップを含む。この実施形態では、ヘテロ接合を形成するステップは、コレクタ上にＳｉＧｅ含有層を付着するステップであって、このＳｉＧｅ含有層が単結晶領域に当接する多結晶領域を含むステップを含んでもよい。
【００２７】
一実施形態では、形成するステップ（ｄ）は、ＳｉＧｅ含有層上にパターン化インシュレータを形成するステップであって、このパターン化インシュレータが単結晶領域の一部を露出させる開口を含むステップと、エミッタ・ポリシリコンをパターン化インシュレータ上と開口内に形成するステップとを含む。
【００２８】
一実施形態では、ＳｉＧｅ含有層上にパターン化インシュレータを形成するステップは、リソグラフィおよびエッチングを含む。
【００２９】
一実施形態では、単結晶領域の一部にドーピングして、その中に外部ベース領域を形成する。
【００３０】
一実施形態では、ＳｉＧｅ含有層はＳｉＧｅＣを含む。
【００３１】
ＳｉＧｅ含有層を付着するステップは、化学気相成長法（ＣＶＤ）、プラズマアシストＣＶＤ、原子層成長法（ＡＬＤ），化学溶液堆積法、および超高真空ＣＶＤからなる群から選択される低温付着プロセスを用いて行うことができる。
【００３２】
一実施形態では、コレクタは、イオン注入およびアニーリングによって形成される深いコレクタを含む。
【００３３】
一実施形態では、設けるステップ（ａ）において、サブコレクタは、基板内へのイオン注入、または基板上にサブコレクタをエピタキシャル成長させることによって形成される。
【００３４】
一実施形態によれば、本発明は、（ａ）少なくともバイポーラ・デバイス領域を含む構造を設けるステップであって、前記バイポーラ・デバイス領域がサブコレクタ領域の上に形成された少なくともコレクタ領域を含むステップと、（ｂ）前記コレクタ領域内にｎ型ドーパント領域を形成するステップであって、前記ｎ型ドーパント領域が、約２０００Å未満の垂直幅と、前記コレクタ領域のピーク濃度より高いピーク濃度を有するステップと、（ｃ）前記バイポーラ・デバイス領域上にＳｉＧｅ含有層を付着するステップであって、前記ＳｉＧｅ含有層が単結晶領域に当接する多結晶領域を含むステップと、（ｄ）前記ＳｉＧｅ含有層上にパターン化インシュレータを形成するステップであって、前記パターン化インシュレータが前記単結晶領域の一部を露出する開口を含むステップと、（ｅ）エミッタ・ポリシリコンを前記パターン化インシュレータ上と前記開口内に形成するステップとを含むヘテロ接合バイポーラ・トランジスタ構造の製造を含む。
【００３５】
他の態様によれば、本発明は、エミッタ、ベース、コレクタ、ベース−エミッタ接合、およびベース−コレクタ接合を含むバイポーラ・トランジスタであって、前記コレクタが、サブコレクタと、前記サブコレクタと前記ベース−コレクタ接合の間に拡散部を含み、ベース−エミッタ接合が順方向バイアスされている場合、前記拡散部が、コレクタ−ベースの耐圧低下を回避するのに十分な狭い垂直幅と、ベースの拡大化を制限するのに十分な高いドーピングとを有するバイポーラ・トランジスタを提供する。
【００３６】
好ましくは、このバイポーラ・トランジスタは、その上にコレクタ領域が形成されたサブコレクタ領域であって、前記コレクタ領域の中にｎ型ドーパント領域が形成されており、このドーパント領域が、約２０００Å未満の垂直幅と、前記コレクタ領域のピーク濃度より高いピーク濃度とを有するサブコレクタ領域と；前記コレクタ層の上に形成されたＳｉＧｅ含有ベース層であって、前記ＳｉＧｅ含有ベース層が単結晶領域に当接する多結晶領域を含むＳｉＧｅ含有ベース層と；前記単結晶領域の一部の上に形成されたエミッタ領域であって、前記エミッタ領域が、前記単結晶領域の一部を露出させる開口を有するパターン化インシュレータと、前記開口内を含めて前記パターン化インシュレータ上に形成されたエミッタ・ポリシリコンとを含むエミッタ領域とを含む。
【００３７】
本発明の実施形態のバイポーラ・トランジスタが、それだけに限らないが、移動電話用部品、個人用携帯型情報端末（ＰＤＡ）機器用部品、携帯型コンピュータの部品、ページャ用部品、ハードドライブ用部品、ならびに高周波数応答、高速、および堅牢性が必要な（有線および無線を含めた）他の類似用途の部品を含めて、広範囲の用途に使用できることに注目されたい。
【００３８】
一実施形態では、拡散部はベース−コレクタ接合に隣接して設置される。
【００３９】
一実施形態では、拡散部の垂直幅は約２０００Å未満である。好ましくは、垂直幅は約８００〜約１２００Åである。
【００４０】
一実施形態では、拡散部はピーク・ドーピング濃度を有し、コレクタはピーク・ドーピング濃度を有する。この実施形態では、拡散部のピーク・ドーピング濃度はコレクタのピーク・ドーピング濃度より高い。
【００４１】
一実施形態では、ベースはピーク・ドーピング濃度を有し、拡散部は、ベースのピーク・ドーピング濃度より低いピーク・ドーピング濃度を有する。
【００４２】
一実施形態では、拡散部は、Ａｓ、Ｓｂ、およびＰを含む群から選択されるドーパントを含む。好ましくは、ドーパントはＳｂである。
【００４３】
一実施形態では、軽度にドーピングされたコレクタが、拡散部をベースから分離する。
【００４４】
一実施形態では、この軽度にドーピングされたコレクタは、約１０００〜約３０００Åの垂直幅を有する。
【００４５】
一実施形態では、拡散部は、ベースの拡大化を制限することによって、トランジスタをより高速にする。
【００４６】
一実施形態では、サブコレクタは半導体基板上にある。
【００４７】
一実施形態では、半導体基板は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、Ｓｉ／Ｓｉ、Ｓｉ／ＳｉＧｅ、およびシリコンオンインシュレータからなる群から選択される半導体材料である。
【００４８】
一実施形態では、拡散部のドーパント濃度は約５Ｅ１６〜約５Ｅ１７ｃｍ−３である。
【００４９】
一実施形態では、拡散部のドーパント濃度は約８Ｅ１６〜約２Ｅ１７ｃｍ−３である。
【００５０】
一実施形態では、トランジスタはヘテロ接合を含む。
【００５１】
一実施形態では、へテロ接合は、シリコン基板上にＳｉＧｅ含有ベース層を含む。
【００５２】
一実施形態では、ＳｉＧｅ含有ベース層は、単結晶領域に当接する多結晶領域を含む。
【００５３】
一実施形態では、エミッタは、パターン化インシュレータの開口を介して前記単結晶領域の一部と接触している多結晶シリコンを含む。
【００５４】
一実施形態では、単結晶領域は、外部および真性ベース領域を含む。
【００５５】
一実施形態では、ＳｉＧｅ含有ベース層はＳｉＧｅＣを含む。
【００５６】
次に、本発明の好ましい実施形態を、単に一例として、添付の図面を参照して説明する。
【発明を実施するための最良の形態】
【００５７】
添付の図面において、類似または相当する要素あるいはその両方は、類似の参照符号で参照されていることに留意されたい。また、図面は、この構造の１つのバイポーラ・デバイスを図示していることにも留意されたい。ディジタル論理回路およびメモリー領域を含めた他のデバイス領域は、図示されたバイポーラ・デバイスの隣りに当接して形成することができる。
【００５８】
まず図１を参照すると、図１は、好ましい実施形態によるへテロ接合バイポーラ・トランジスタの（横断面図による）図である。具体的には、図１に示した構造は、その中にサブコレクタ領域１２とコレクタ領域１４が形成された第１の導電性型（ＰまたはＮ）の半導体基板１０を含む。図示のように、コレクタ領域は、サブコレクタ領域１２の一部、およびｎ型ドーパント領域１８などの拡散部と接触している深いコレクタ１６を含む。この拡散部は、コレクタ領域内の深いコレクタ１６の上方に形成されている。
【００５９】
好ましい実施形態によれば、このｎ型ドーパント領域は、約２０００Å未満の垂直幅Ｗ、および前記コレクタ領域のピーク濃度より高いピーク濃度を有する。したがって、ｎ型ドーパント領域１８は、高電圧へテロ接合バイポーラ・トランジスタのドーピングされたコレクタ領域内の狭い、中程度にドーピングされたスパイクである。ただし、このｎ型ドーパント領域は、カーク効果の開始を著しく遅らせるのに十分に高い濃度であり、しかも、デバイスの耐圧特性を低下させるのに十分な持続時間の高電界領域を作りだすのを回避するのに十分な狭さである。
【００６０】
好ましい実施形態によれば、ｎ型ドーパント領域１８は、約５Ｅ１６〜約５Ｅ１７ｃｍ−３のドーパント濃度を有するが、約８Ｅ１６〜約２Ｅ１７ｃｍ−３のドーパント濃度が特に好ましい。
【００６１】
この基板はまた、図示のバイポーラ・デバイス領域を、これに隣接して形成される他のデバイス領域から分離する分離領域２０を含む。これらの要素に加えて、この基板は、サブコレクタ領域の一部を基板の表面に接続するリーチスルー・インプラント領域（図面には示さず）、および特定の分離領域の深いトレンチ（図面には示さず）の下に形成されるチャネル・ストップ領域（図面には示さず）をさらに含んでもよい。
【００６２】
図１に示した構造はまた、分離領域の上も含めて基板の表面上に形成されたＳｉＧｅ含有ベース領域２２も含む。このＳｉＧｅ含有層は、主として分離領域２０の上に形成された多結晶領域２４、および主としてコレクタ領域１４の上に形成された単結晶領域２６を含む。ＳｉＧｅ含有ベース層２２内に図示した実線２５は、多結晶から単結晶への切換えが起こる層のファセット領域を表す。図面には具体的に表示していないが、ＳｉＧｅ含有ベース２２の単結晶領域は、このデバイスの外部および真性ベース領域を含む。
【００６３】
ＳｉＧｅ含有ベース領域２２の上には、パターン化インシュレータ３０、エミッタ開口３２、およびエミッタ・ポリシリコン層３４を含むエミッタ領域２８がある。図１に示した構造の製造時に、エミッタ・ポリシリコンからのドーパントは、ＳｉＧｅ含有ベース２２の単結晶領域内へ拡散して、その中にエミッタ拡散領域３６を形成することに留意されたい。好ましい実施形態によれば、エミッタ・ポリシリコンは、基板とは反対のドーパントでドーピングされている。したがって、ＰＮＰまたはＮＰＮ型のトランジスタが予期される。
【００６４】
次に、図１に示した構造を、ヘテロ接合バイポーラ・トランジスタを製造する好ましい実施形態で用いられる様々な加工ステップを示す図２〜図５を参照してより詳細に説明する。
【００６５】
まず図２を参照すると、図２は、好ましい実施形態で用いられる初期構造を示す。具体的には、図２に示した初期構造は、サブコレクタ領域１２と、コレクタ領域１４と、分離領域２０とが内部に形成された基板１０を含む。この好ましい実施形態はまた、サブコレクタ層１２が基板１０の上に形成された初期構造も意図していることに留意されたい。こうした構造では、コレクタおよび分離領域はサブコレクタ層内に形成される。
【００６６】
図２に示した構造は、当技術分野で周知の通常のプロセスを用いて製造され、同じく当技術分野で周知の通常の材料がこれの製造に使用される。たとえば、基板１０は、それだけに限らないが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、および他のＩＩＩ／Ｖ族化合物半導体を含めた任意の半導体材料から構成される。Ｓｉ／Ｓｉ、Ｓｉ／ＳｉＧｅ、およびシリコンインシュレータ（ＳＯＩ）などの層状基板もまた本明細書が意図するものである。これらの半導体材料の内、基板１０がＳｉから構成されることが好ましい。上記のように、基板は、その後形成されるデバイスの型に応じてＮ型基板またはＰ型基板とすることができる。
【００６７】
次いで、サブコレクタ領域１２を、こうした構造にサブコレクタ領域を形成することができる任意の周知の技術を用いて基板１０内（または上）に形成する。したがって、サブコレクタ領域は、注入によって、またはエピタキシャル成長法によって形成することができる。図面では、このサブコレクタ領域がイオン注入によって基板１０内に形成されていることに留意されたい。次いで、シリコンの局所的酸化（ＬＯＣＯＳ）法で、またはリソグラフィ、エッチング、およびトレンチ充填で分離領域２０を形成する。
【００６８】
分離領域２０を形成した後、当分野の技術者に周知の通常のイオン注入法および活性化アニーリング法を利用して、バイポーラ・デバイス領域（図示の２つの分離領域の間）に深いコレクタ１６を含むコレクタ領域１４を形成する。深いコレクタの形成に用いられるイオン注入は、一般に、イオン・ドーズ量約６Ｅ１２〜約２Ｅ１３ｃｍ−２、およびエネルギー約３５０〜約６５０ｋｅＶで行われる。一方、活性化アニーリングは、一般に、温度約９００℃以上で約１５秒以下の時間行われる。このアニーリング・ステップは、コレクタ領域内にドーパント領域１８が形成された後まで遅らせることができる。コレクタ領域１４の深いコレクタの製造には、イオン注入マスク（図示せず）が通常用いられることに留意されたい。
【００６９】
構造からマスクを除去する前に、ｎ型ドーパント領域１８を、深いコレクタ１６と接触するようにコレクタ領域１４内に形成する。得られたｎ型ドーパント領域１８を含む構造を、たとえば、図３に示す。好ましい実施形態によれば、ｎ型ドーパント領域１８は、約２０００Å未満の幅（垂直に測定）と、コレクタ領域のピーク濃度より高いピーク濃度を有する。より好ましくは、ｎ型ドーパント領域１８の垂直幅は、約８００〜約１２００Åである。このドーパント領域の他の特徴は、ベース領域のドーピング・レベルより低いドーピング・レベル（すなわち、濃度）を有することである。
【００７０】
このｎ型ドーパント領域は、Ａｓ、Ｓｂ、またはＰなどのｎ型ドーパントが用いられる通常のイオン注入法を用いて形成される。本発明の１つの好ましい実施形態では、ｎ型ドーパント領域１８はＳｂからなる。Ｓｂが好ましいのは、打込まれた状態での分布が最も狭く、かつＡｓまたはＰよりはるかに拡散しにくいからである。ドーパント領域１８は、イオン打込みドーズ量約２Ｅ１１〜約１Ｅ１３ｃｍ−２、およびエネルギー約２０〜１５０ｋｅＶを用いて形成される。より好ましくは、ｎ型ドーパント領域１８は、Ｓｂイオン・ドーズ量約５Ｅ１１〜約５Ｅ１２ｃｍ−２、およびエネルギー約３０〜約５０ｋｅＶを用いて形成される。
【００７１】
本明細書に記載の打込みエネルギーは、打込み時に通過しなければならない様々な膜の層の厚みに応じて変化させてよいことに注意するべきである。膜の層が薄い場合は、上記のエネルギーが適用できる。一方、厚膜の層を用いる場合は、本明細書に説明したものより高いエネルギーを用いなければならないであろう。一般に、最も狭いドーパント領域が確実に形成されるように、可能な限り低いエネルギーを用いるべきである。
【００７２】
この打込みステップの後、上記のアニーリング条件と同一の、またはそれと異なるアニーリング・ステップを行うことができる。このアニーリング・ステップは、ｎ型ドーパント領域だけを活性化することができる。あるいは、以前の活性化アニーリング・ステップを行わなかった場合は、このアニーリング・ステップは、深いコレクタとｎ型ドーパント領域の両方を活性化する役割を果たす。
【００７３】
本プロセスのこの時点で、その上にＳｉ３Ｎ４などの保護層を形成することによって、図示のバイポーラ・デバイス領域を保護することができる。次いで隣接するデバイス領域を形成することができる通常の加工ステップを行うことができる。隣接するデバイス領域を完成し、引き続いてそれを保護した後、本プロセスを継続する。本発明の一部の実施形態では、バイポーラ・デバイスの完成後に隣接するデバイス領域を形成してもよいことに留意されたい。
【００７４】
図４は、分離領域２０とコレクタ領域１４を含む基板の上にＳｉＧｅ含有層２２を形成した後に形成された構造を示す。このＳｉＧｅ含有層はＳｉＧｅまたはＳｉＧｅＣからなる。本発明の特に好ましい実施形態では、ＳｉＧｅ含有層２２はＳｉＧｅからなる。このＳｉＧｅ含有層は、（約５５０℃以下のオーダーの）低温付着プロセスを利用して形成される。適当な低温付着プロセスとしては、それだけに限らないが、化学気相成長法（ＣＶＤ）、プラズマアシストＣＶＤ、原子層成長法（ＡＬＤ）化学溶液堆積法、超高真空ＣＶＤ、および他の同様な付着プロセスを用いることができる。
【００７５】
ＳｉＧｅ含有層２２の形成に用いられる付着プロセスは、単結晶ＳｉＧｅ含有領域および当接する多結晶ＳｉＧｅ含有領域を同時に付着することができることに留意されたい。好ましい実施形態によれば、多結晶領域は主として分離領域の上に形成され、一方単結晶領域は主としてコレクタ領域の上に形成される。多結晶領域と単結晶領域の境界は、図４に実線として示され、２５と表示されている。境界２５は、本明細書ではＳｉＧｅ含有ベース領域のファセット領域と呼ばれる。ファセットの向きは下層の微細構成と相関関係にある。したがって、図面に示したものとは少し異なる可能性がある。
【００７６】
ＳｉＧｅ含有層の形成後、単結晶領域、すなわち領域２６の一部に、イオン注入、あるいはドーピングされたポリシリコンまたはガラスからの拡散放出によってドーピングして、（このドーパントを含有する）外部ベース領域および真性ベース領域を単結晶領域内に形成する。わかりやすいように、外部および真性ベース領域は図面に明確に表示していないが、領域２６内に含まれていると考えてよい。
【００７７】
本プロセスのこの時点で、ＳｉＧｅ領域２６内に追加のｎ型打込みを行って、高速で動作するデバイスを提供する浅いコレクタ領域（図示せず）を形成することができる。これらの打込みは、たとえばイオン注入および活性化アニーリングを含めて、当分野の技術者に周知の通常の加工技術を利用して行われる。好ましい実施形態のこの時点で、選択的エッチング法によってＳｉＧｅ含有層の一部を選択的に除去して、図示のバイポーラ・デバイスを他のデバイス領域から分離することもできる。ＳｉＧｅ含有層の一部の選択的除去は、この方法の後、すなわちエミッタ領域のパターン化時に行ってもよいことに留意されたい。
【００７８】
次に、図５に示すように、ＣＶＤ、プラズマアシストＣＶＤ、化学溶液堆積法、および他の同様な付着プロセスなどの通常の付着プロセスを利用してインシュレータ層３０をＳｉＧｅ含有ベース層上に形成する。このインシュレータは、図５に示したように、単層でもよく、または別法として、多層のインシュレータ層を含むこともできる。インシュレータ層３０は、酸化物、窒化物、および酸窒化物からなる群から選択される同一または異なる絶縁材料から構成される。
【００７９】
次いで、エミッタ開口３２をインシュレータ３０に形成して、単結晶ベース領域２６の一部を露出させる。エミッタ開口は、リソグラフィとエッチングを利用して形成する。リソグラフィ・ステップは、フォトレジスト（図示せず）の塗布、フォトレジストの照射パターンへの露光、およびパターンの現像を含む。好ましい実施形態で用いられるエッチング・ステップは、ＳｉＧｅ含有ベースと比べて絶縁材料を選択的に除去する。
【００８０】
エミッタ開口を形成した後、ＣＶＤなどの通常の付着プロセスを利用してインシュレータ層上およびエミッタ開口内にエミッタ・ポリシリコン３４を形成する。次いで、エミッタ・ポリシリコンおよびインシュレータ層を選択的に除去して、ＳｉＧｅベース上にエミッタ領域２８を形成し、図１に示した構造を形成する。具体的には、インシュレータ層とエミッタ・ポリシリコンのパターン化にリソグラフィとエッチングを用いる。単一のエッチング・ステップを行うこともでき、または別々のエッチング・ステップを用いることもできることに留意されたい。
【００８１】
次いで、図１に示した構造の上に通常のＢｉＣＭＯＳ加工ステップを行うことができる。いずれかの追加のＢｉＣＭＯＳプロセス・ステップ中に、エミッタ・ポリシリコンからのドーパントが、エミッタ開口を介して下層の単結晶ＳｉＧｅ含有ベース領域内に拡散し、その中にエミッタ拡散領域３６を形成することに留意されたい。
【図面の簡単な説明】
【００８２】
【図１】好ましい実施形態による半導体へテロ接合バイポーラ・トランジスタの（横断面図による）図（pictorial representation）である。
【図２】図１に示した半導体へテロ接合バイポーラ・トランジスタの形成に用いられる、本発明の好ましい実施形態の様々な加工ステップを示す（横断面図による）図である。
【図３】図１に示した半導体へテロ接合バイポーラ・トランジスタの形成に用いられる、本発明の好ましい実施形態の様々な加工ステップを示す（横断面図による）図である。
【図４】図１に示した半導体へテロ接合バイポーラ・トランジスタの形成に用いられる、本発明の好ましい実施形態の様々な加工ステップを示す（横断面図による）図である。
【図５】図１に示した半導体へテロ接合バイポーラ・トランジスタの形成に用いられる、本発明の好ましい実施形態の様々な加工ステップを示す（横断面図による）図である。
【０００１】
本発明は、半導体バイポーラ・デバイスに関する。その一例としては、改良されたＡＣ性能を有する高電圧シリコン・ゲルマニウム（ＳｉＧｅ）・バイポーラ・トランジスタがある。
【背景技術】
【０００２】
高周波の有線および無線市場がどちらも著しく成長しているため、複合半導体がバルク相補型金属酸化膜半導体（ＣＭＯＳ）技術と比べて独特なメリットを有する新しい機会が導入された。エピタキシャル層スードモルフィック・シリコン・ゲルマニウム（ＳｉＧｅ）付着プロセスの急速な発展により、エピタキシャルベースＳｉＧｅヘテロ接合バイポーラ・トランジスタは、主流の高性能ＣＭＯＳの開発と一体化され、広く市場で受け入れられている。その結果、ディジタル論理回路についての高性能ＣＭＯＳ技術ベースをフルに利用しながら、アナログおよび高周波（ＲＦ）回路についてのＳｉＧｅ技術のメリットが得られている。
【０００３】
ＳｉＧｅヘテロ接合バイポーラ・トランジスタ・デバイスは、多くのＲＦ／アナログ用途の主要要素として、ＳｉおよびＧａＡｓバイポーラ接合デバイスを置き換えているが、これは主として、性能を損なわずにコストおよびチップの大きさを低減させる総合的な解決策を提供する能力によるものである。これは、セルラー式すなわち移動電話などの用途で特にそうである。移動電話用途のＳｉベース技術の主要課題の一つは、高速と堅牢性（すなわち、非常に高電圧のスパイクに耐える高い能力）を兼ね備えたＲＦパワー・トランジスタを提供することである。トランジスタの速度は一般に遮断周波数と関係があり、遮断周波数はエミッタ−コレクタ遅延時間（すなわち、ＮＰＮトランジスタの電子、またはＰＮＰトランジスタの空孔が、エミッタからコレクタへ移動する時間）で決まる。一方堅牢性は、一般に、耐圧ＢＶ、特に（オープン・ベースの）コレクタ−エミッタ耐圧ＢＶｃｅｏと関係がある。
【０００４】
バイポーラ・トランジスタでは、遮断周波数および耐圧は相補的ではない。したがって、速度を高くするには、一般にデバイスの堅牢性を落とさなければならず、逆の場合も同様である。たとえば、ＳｉＧｅヘテロ接合バイポーラ・トランジスタ・デバイスが高い動作電圧に耐えるには、コレクタ領域は軽度にドーピングしなければならない。しかし、軽度にドーピングされたコレクタ領域は、デバイスのＡＣ性能を落とすことになる。何故ならば、所与の電流密度において、カーク効果（すなわち、高電流効果による遮断周波数の低下）の発生が早くなるからである。これは、このデバイスのメリットであるＡＣ値（ｆｔおよびｆｍａｘ）の低下をも意味する。
【０００５】
パレストリ等（Palestri, et al.）「著しく不均一なコレクタ・ドーピング分布を特徴とするシリコンＢＪＴの性能へのより優れた洞察」（"ABetter Insight into the Performance of Silicon BJT's Featuring HighlyNonuniform Collector Doping Profile"）米電気電子技術者協会電子デバイス会報（IEEE Transactionsof Electron Devices）、第４７巻、第５号、１０４４頁、２０００年５月は、モンテカルロおよびドリフト拡散シミュレーションによって、Ｓｉバイポーラ・トランジスタの速度および耐圧に与える、著しく不均一なコレクタ・ドーピング分布の影響を検討している。パレストリ等（Palestri,et al.）の記事にはスパイク状の分布が示されているが、いかにしてこれを得るかについて、何らのプロセスも言及または提案されていない。
【０００６】
ファン・ヌールト等（Van Noort, et al.）「不均一コレクタ・ドーピング分布を用いたＵＨＦパワー・トランジスタ歪みの低減」（"Reductionof UHF Power Transistor Distortions with a Non-Uniform Collector DopingProfile"）米電気電子技術者協会ＢＣＴＭ７．２（IEEE BCTM 7.2）、１２６頁（２０００年）は、（約５０Ｖ以上のオーダーの）非常に高い電圧のパワー・トランジスタにおける歪みを低減するためにスパイク分布を利用することを提案している。具体的には、ファン・ヌールト等（VanNoort, et al.）の記事では、こうしたトランジスタの歪みの低減にエピタキシャル成長したヒ素（すなわち、Ａｓ）が用いられている。ただし、Ａｓのエピタキシャル成長は、現在のＢｉＣＭＯＳ（バイポーラ相補型金属酸化膜半導体）プロセスとは適合しないという点に注意されたい。
【非特許文献１】
パレストリ等（Palestri, et al.）「著しく不均一なコレクタ・ドーピング分布を特徴とするシリコンＢＪＴの性能へのより優れた洞察」（"ABetter Insight into the Performance of Silicon BJT's Featuring HighlyNonuniform Collector Doping Profile"）米電気電子技術者協会電子デバイス会報（IEEE Transactionsof Electron Devices）、第４７巻、第５号、１０４４頁、２０００年５月
【非特許文献２】
ファン・ヌールト等（Van Noort, et al.）「不均一コレクタ・ドーピング分布を用いたＵＨＦパワー・トランジスタ歪みの低減」（"Reductionof UHF Power Transistor Distortions with a Non-Uniform Collector Doping Profile"）米電気電子技術者協会ＢＣＴＭ７．２（IEEEBCTM 7.2）、１２６頁（２０００年）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来技術のＳｉＧｅヘテロ接合バイポーラ・トランジスタ・デバイスでの上記の課題に鑑みて、このデバイスのＡＣ性能をこうしたデバイスのトランジスタ速度および堅牢性の要求性能を低下させずに改良した、ＢｉＣＭＯＳプロセス・フローに集積された新規改良型ＳｉＧｅヘテロ接合バイポーラ・トランジスタ・デバイスを開示することが好ましい。
【課題を解決するための手段】
【０００８】
したがって、本発明は、半導体デバイスを製造する方法であって、（ａ）第１のドーピング型を有するコレクタを設けるステップであって、前記コレクタが、サブコレクタと拡散部（diffusion）を含むステップと、（ｂ）前記拡散部を前記サブコレクタの上方に設けるステップであって、前記拡散部が前記第１のドーピング型を有するステップと、（ｃ）ベースを形成するステップと、（ｄ）エミッタを形成するステップとを含み、ベース−エミッタ接合が順方向バイアスされている場合、前記拡散部が、コレクタ−ベース耐圧を低下させるのを回避するのに十分狭い垂直幅と、ベースの拡大化を制限するのに十分高いドーピングとを有する方法を提供する。
【０００９】
好ましい一実施形態では、移動電話の部品など広範囲の用途で使用できるように、ＳｉＧｅヘテロ接合バイポーラ・トランジスタ・デバイスのＡＣ性能を改良する方法が提供される。
【００１０】
好ましくは、こうしたデバイスのトランジスタ速度および堅牢性への高い要求が維持されている、ヘテロ接合バイポーラ・トランジスタ・デバイスを製造する方法も提供される。
【００１１】
さらに好ましくは、加工ステップが既存のＢｉＣＭＯＳ技術と適合しており、実施が容易である、ヘテロ接合バイポーラ・トランジスタ・デバイスを製造する方法が提供される。
【００１２】
好ましい一実施形態では、高い動作電圧に耐えることができるヘテロ接合バイポーラ・トランジスタ・デバイスを製造する方法が提供される。
【００１３】
好ましくは、このプロセスでは、サブコレクタ領域の形成後、低エネルギー、中ドーズ量のｎ型ドーパント注入を行って、高電圧ヘテロ接合バイポーラ・トランジスタの低ドーピング濃度のコレクタ領域に、非常に狭い、中ドーズ量のスパイクを作り出す。好ましい実施形態で作り出されたこのｎ型ドーパント・スパイクは、カーク効果の開始を著しく遅らせるのに十分な高濃度であり、しかも、デバイス耐圧特性の低下に十分な持続時間の高電界領域を作りだすのを回避するのに十分な狭さである。したがって、本発明は、好ましくは、半導体のキャリア動力学の非定常状態に影響を与えるものである。すなわち、半導体の空孔および電子の両方とも電界の急な変化に瞬間的には応答せず、（「緩和時間」と呼ばれる）応答への固有時間を持って、耐圧と遮断周波数の間のトレードオフを示すタイプのトランジスタに特徴的ないわゆるジョンソン限界（Johnson limit）（遮断周波数と耐圧の関係）の外へ、ヘテロ接合バイポーラ・トランジスタを移動させるものである。
【００１４】
より具体的には、好ましくは、本発明は、ベースとコレクタ領域の間の接合にｎ型ドーパント領域を有するＳｉＧｅバイポーラ・トランジスタを提供する。ここで、このｎ型ドーパント領域は、狭く、コレクタのピーク濃度より高いピーク濃度を有する。
【００１５】
好ましい一実施形態では、得られる構造のＡＣ性能を改良することができる、ヘテロ接合バイポーラ・トランジスタ構造の狭いｎ型ドーパント領域を提供する方法が提供される。
【００１６】
好ましくは、本発明は、サブコレクタの上方にｎ型ドーパント領域を形成するステップを含む。ここで、前記ｎ型ドーパント領域は、約２０００Å未満の垂直幅、および前記コレクタ領域のピーク濃度より高いピーク濃度を有する。
【００１７】
一実施形態では、設けるステップ（ｂ）において、拡散部の垂直幅は約２０００Å未満である。好ましくは、前記拡散部の垂直幅は約８００〜約１２００Åである。
【００１８】
一実施形態では、設けるステップ（ｂ）において、拡散部はピーク・ドーピング濃度を有し、コレクタはピーク・ドーピング濃度を有する。この実施形態では、拡散部のピーク・ドーピング濃度はコレクタのピーク・ドーピング濃度より高い。
【００１９】
一実施形態では、設けるステップ（ｃ）において、ベースはピーク・ドーピング濃度を有し、拡散部は、ベースのピーク・ドーピング濃度より低いピーク・ドーピング濃度を有する。
【００２０】
一実施形態では、設けるステップ（ｂ）において、拡散部は、Ａｓ、ＳｂおよびＰを含む群から選択されるドーパントを含む。好ましくは、このドーパントはＳｂである。
【００２１】
一実施形態では、設けるステップ（ｂ）において、拡散部は、イオン注入および活性化アニーリング（activation annealing）によって形成される。一例として、イオン注入は、イオン・ドーズ量約２Ｅ１１〜約１Ｅ１３ｃｍ−２、およびエネルギー約２０〜約１５０ｋｅＶで行われる。より好ましくは、イオン注入は、イオン・ドーズ量約５Ｅ１１〜約５Ｅ１２ｃｍ−２、およびエネルギー約３０〜約５０ｋｅＶで行われる。
【００２２】
一実施形態では、活性化アニーリングは、温度約９００℃以上で約１５秒以下行われる。
【００２３】
一実施形態では、形成するステップ（ｃ）において、拡散部は、ベース−コレクタ接合に隣接して設置される。
【００２４】
一実施形態では、形成するステップ（ｃ）は、軽度にドーピングされたコレクタを設けて前記拡散部を前記ベースから分離するステップをさらに含む。
【００２５】
一実施形態では、形成するステップ（ｃ）において、軽度にドーピングされたコレクタの垂直幅は約１０００〜約３０００Åである。
【００２６】
一実施形態では、形成するステップ（ｃ）は、ヘテロ接合を形成するステップを含む。この実施形態では、ヘテロ接合を形成するステップは、コレクタ上にＳｉＧｅ含有層を付着するステップであって、このＳｉＧｅ含有層が単結晶領域に当接する多結晶領域を含むステップを含んでもよい。
【００２７】
一実施形態では、形成するステップ（ｄ）は、ＳｉＧｅ含有層上にパターン化インシュレータを形成するステップであって、このパターン化インシュレータが単結晶領域の一部を露出させる開口を含むステップと、エミッタ・ポリシリコンをパターン化インシュレータ上と開口内に形成するステップとを含む。
【００２８】
一実施形態では、ＳｉＧｅ含有層上にパターン化インシュレータを形成するステップは、リソグラフィおよびエッチングを含む。
【００２９】
一実施形態では、単結晶領域の一部にドーピングして、その中に外部ベース領域を形成する。
【００３０】
一実施形態では、ＳｉＧｅ含有層はＳｉＧｅＣを含む。
【００３１】
ＳｉＧｅ含有層を付着するステップは、化学気相成長法（ＣＶＤ）、プラズマアシストＣＶＤ、原子層成長法（ＡＬＤ），化学溶液堆積法、および超高真空ＣＶＤからなる群から選択される低温付着プロセスを用いて行うことができる。
【００３２】
一実施形態では、コレクタは、イオン注入およびアニーリングによって形成される深いコレクタを含む。
【００３３】
一実施形態では、設けるステップ（ａ）において、サブコレクタは、基板内へのイオン注入、または基板上にサブコレクタをエピタキシャル成長させることによって形成される。
【００３４】
一実施形態によれば、本発明は、（ａ）少なくともバイポーラ・デバイス領域を含む構造を設けるステップであって、前記バイポーラ・デバイス領域がサブコレクタ領域の上に形成された少なくともコレクタ領域を含むステップと、（ｂ）前記コレクタ領域内にｎ型ドーパント領域を形成するステップであって、前記ｎ型ドーパント領域が、約２０００Å未満の垂直幅と、前記コレクタ領域のピーク濃度より高いピーク濃度を有するステップと、（ｃ）前記バイポーラ・デバイス領域上にＳｉＧｅ含有層を付着するステップであって、前記ＳｉＧｅ含有層が単結晶領域に当接する多結晶領域を含むステップと、（ｄ）前記ＳｉＧｅ含有層上にパターン化インシュレータを形成するステップであって、前記パターン化インシュレータが前記単結晶領域の一部を露出する開口を含むステップと、（ｅ）エミッタ・ポリシリコンを前記パターン化インシュレータ上と前記開口内に形成するステップとを含むヘテロ接合バイポーラ・トランジスタ構造の製造を含む。
【００３５】
他の態様によれば、本発明は、エミッタ、ベース、コレクタ、ベース−エミッタ接合、およびベース−コレクタ接合を含むバイポーラ・トランジスタであって、前記コレクタが、サブコレクタと、前記サブコレクタと前記ベース−コレクタ接合の間に拡散部を含み、ベース−エミッタ接合が順方向バイアスされている場合、前記拡散部が、コレクタ−ベースの耐圧低下を回避するのに十分な狭い垂直幅と、ベースの拡大化を制限するのに十分な高いドーピングとを有するバイポーラ・トランジスタを提供する。
【００３６】
好ましくは、このバイポーラ・トランジスタは、その上にコレクタ領域が形成されたサブコレクタ領域であって、前記コレクタ領域の中にｎ型ドーパント領域が形成されており、このドーパント領域が、約２０００Å未満の垂直幅と、前記コレクタ領域のピーク濃度より高いピーク濃度とを有するサブコレクタ領域と；前記コレクタ層の上に形成されたＳｉＧｅ含有ベース層であって、前記ＳｉＧｅ含有ベース層が単結晶領域に当接する多結晶領域を含むＳｉＧｅ含有ベース層と；前記単結晶領域の一部の上に形成されたエミッタ領域であって、前記エミッタ領域が、前記単結晶領域の一部を露出させる開口を有するパターン化インシュレータと、前記開口内を含めて前記パターン化インシュレータ上に形成されたエミッタ・ポリシリコンとを含むエミッタ領域とを含む。
【００３７】
本発明の実施形態のバイポーラ・トランジスタが、それだけに限らないが、移動電話用部品、個人用携帯型情報端末（ＰＤＡ）機器用部品、携帯型コンピュータの部品、ページャ用部品、ハードドライブ用部品、ならびに高周波数応答、高速、および堅牢性が必要な（有線および無線を含めた）他の類似用途の部品を含めて、広範囲の用途に使用できることに注目されたい。
【００３８】
一実施形態では、拡散部はベース−コレクタ接合に隣接して設置される。
【００３９】
一実施形態では、拡散部の垂直幅は約２０００Å未満である。好ましくは、垂直幅は約８００〜約１２００Åである。
【００４０】
一実施形態では、拡散部はピーク・ドーピング濃度を有し、コレクタはピーク・ドーピング濃度を有する。この実施形態では、拡散部のピーク・ドーピング濃度はコレクタのピーク・ドーピング濃度より高い。
【００４１】
一実施形態では、ベースはピーク・ドーピング濃度を有し、拡散部は、ベースのピーク・ドーピング濃度より低いピーク・ドーピング濃度を有する。
【００４２】
一実施形態では、拡散部は、Ａｓ、Ｓｂ、およびＰを含む群から選択されるドーパントを含む。好ましくは、ドーパントはＳｂである。
【００４３】
一実施形態では、軽度にドーピングされたコレクタが、拡散部をベースから分離する。
【００４４】
一実施形態では、この軽度にドーピングされたコレクタは、約１０００〜約３０００Åの垂直幅を有する。
【００４５】
一実施形態では、拡散部は、ベースの拡大化を制限することによって、トランジスタをより高速にする。
【００４６】
一実施形態では、サブコレクタは半導体基板上にある。
【００４７】
一実施形態では、半導体基板は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、Ｓｉ／Ｓｉ、Ｓｉ／ＳｉＧｅ、およびシリコンオンインシュレータからなる群から選択される半導体材料である。
【００４８】
一実施形態では、拡散部のドーパント濃度は約５Ｅ１６〜約５Ｅ１７ｃｍ−３である。
【００４９】
一実施形態では、拡散部のドーパント濃度は約８Ｅ１６〜約２Ｅ１７ｃｍ−３である。
【００５０】
一実施形態では、トランジスタはヘテロ接合を含む。
【００５１】
一実施形態では、へテロ接合は、シリコン基板上にＳｉＧｅ含有ベース層を含む。
【００５２】
一実施形態では、ＳｉＧｅ含有ベース層は、単結晶領域に当接する多結晶領域を含む。
【００５３】
一実施形態では、エミッタは、パターン化インシュレータの開口を介して前記単結晶領域の一部と接触している多結晶シリコンを含む。
【００５４】
一実施形態では、単結晶領域は、外部および真性ベース領域を含む。
【００５５】
一実施形態では、ＳｉＧｅ含有ベース層はＳｉＧｅＣを含む。
【００５６】
次に、本発明の好ましい実施形態を、単に一例として、添付の図面を参照して説明する。
【発明を実施するための最良の形態】
【００５７】
添付の図面において、類似または相当する要素あるいはその両方は、類似の参照符号で参照されていることに留意されたい。また、図面は、この構造の１つのバイポーラ・デバイスを図示していることにも留意されたい。ディジタル論理回路およびメモリー領域を含めた他のデバイス領域は、図示されたバイポーラ・デバイスの隣りに当接して形成することができる。
【００５８】
まず図１を参照すると、図１は、好ましい実施形態によるへテロ接合バイポーラ・トランジスタの（横断面図による）図である。具体的には、図１に示した構造は、その中にサブコレクタ領域１２とコレクタ領域１４が形成された第１の導電性型（ＰまたはＮ）の半導体基板１０を含む。図示のように、コレクタ領域は、サブコレクタ領域１２の一部、およびｎ型ドーパント領域１８などの拡散部と接触している深いコレクタ１６を含む。この拡散部は、コレクタ領域内の深いコレクタ１６の上方に形成されている。
【００５９】
好ましい実施形態によれば、このｎ型ドーパント領域は、約２０００Å未満の垂直幅Ｗ、および前記コレクタ領域のピーク濃度より高いピーク濃度を有する。したがって、ｎ型ドーパント領域１８は、高電圧へテロ接合バイポーラ・トランジスタのドーピングされたコレクタ領域内の狭い、中程度にドーピングされたスパイクである。ただし、このｎ型ドーパント領域は、カーク効果の開始を著しく遅らせるのに十分に高い濃度であり、しかも、デバイスの耐圧特性を低下させるのに十分な持続時間の高電界領域を作りだすのを回避するのに十分な狭さである。
【００６０】
好ましい実施形態によれば、ｎ型ドーパント領域１８は、約５Ｅ１６〜約５Ｅ１７ｃｍ−３のドーパント濃度を有するが、約８Ｅ１６〜約２Ｅ１７ｃｍ−３のドーパント濃度が特に好ましい。
【００６１】
この基板はまた、図示のバイポーラ・デバイス領域を、これに隣接して形成される他のデバイス領域から分離する分離領域２０を含む。これらの要素に加えて、この基板は、サブコレクタ領域の一部を基板の表面に接続するリーチスルー・インプラント領域（図面には示さず）、および特定の分離領域の深いトレンチ（図面には示さず）の下に形成されるチャネル・ストップ領域（図面には示さず）をさらに含んでもよい。
【００６２】
図１に示した構造はまた、分離領域の上も含めて基板の表面上に形成されたＳｉＧｅ含有ベース領域２２も含む。このＳｉＧｅ含有層は、主として分離領域２０の上に形成された多結晶領域２４、および主としてコレクタ領域１４の上に形成された単結晶領域２６を含む。ＳｉＧｅ含有ベース層２２内に図示した実線２５は、多結晶から単結晶への切換えが起こる層のファセット領域を表す。図面には具体的に表示していないが、ＳｉＧｅ含有ベース２２の単結晶領域は、このデバイスの外部および真性ベース領域を含む。
【００６３】
ＳｉＧｅ含有ベース領域２２の上には、パターン化インシュレータ３０、エミッタ開口３２、およびエミッタ・ポリシリコン層３４を含むエミッタ領域２８がある。図１に示した構造の製造時に、エミッタ・ポリシリコンからのドーパントは、ＳｉＧｅ含有ベース２２の単結晶領域内へ拡散して、その中にエミッタ拡散領域３６を形成することに留意されたい。好ましい実施形態によれば、エミッタ・ポリシリコンは、基板とは反対のドーパントでドーピングされている。したがって、ＰＮＰまたはＮＰＮ型のトランジスタが予期される。
【００６４】
次に、図１に示した構造を、ヘテロ接合バイポーラ・トランジスタを製造する好ましい実施形態で用いられる様々な加工ステップを示す図２〜図５を参照してより詳細に説明する。
【００６５】
まず図２を参照すると、図２は、好ましい実施形態で用いられる初期構造を示す。具体的には、図２に示した初期構造は、サブコレクタ領域１２と、コレクタ領域１４と、分離領域２０とが内部に形成された基板１０を含む。この好ましい実施形態はまた、サブコレクタ層１２が基板１０の上に形成された初期構造も意図していることに留意されたい。こうした構造では、コレクタおよび分離領域はサブコレクタ層内に形成される。
【００６６】
図２に示した構造は、当技術分野で周知の通常のプロセスを用いて製造され、同じく当技術分野で周知の通常の材料がこれの製造に使用される。たとえば、基板１０は、それだけに限らないが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、および他のＩＩＩ／Ｖ族化合物半導体を含めた任意の半導体材料から構成される。Ｓｉ／Ｓｉ、Ｓｉ／ＳｉＧｅ、およびシリコンインシュレータ（ＳＯＩ）などの層状基板もまた本明細書が意図するものである。これらの半導体材料の内、基板１０がＳｉから構成されることが好ましい。上記のように、基板は、その後形成されるデバイスの型に応じてＮ型基板またはＰ型基板とすることができる。
【００６７】
次いで、サブコレクタ領域１２を、こうした構造にサブコレクタ領域を形成することができる任意の周知の技術を用いて基板１０内（または上）に形成する。したがって、サブコレクタ領域は、注入によって、またはエピタキシャル成長法によって形成することができる。図面では、このサブコレクタ領域がイオン注入によって基板１０内に形成されていることに留意されたい。次いで、シリコンの局所的酸化（ＬＯＣＯＳ）法で、またはリソグラフィ、エッチング、およびトレンチ充填で分離領域２０を形成する。
【００６８】
分離領域２０を形成した後、当分野の技術者に周知の通常のイオン注入法および活性化アニーリング法を利用して、バイポーラ・デバイス領域（図示の２つの分離領域の間）に深いコレクタ１６を含むコレクタ領域１４を形成する。深いコレクタの形成に用いられるイオン注入は、一般に、イオン・ドーズ量約６Ｅ１２〜約２Ｅ１３ｃｍ−２、およびエネルギー約３５０〜約６５０ｋｅＶで行われる。一方、活性化アニーリングは、一般に、温度約９００℃以上で約１５秒以下の時間行われる。このアニーリング・ステップは、コレクタ領域内にドーパント領域１８が形成された後まで遅らせることができる。コレクタ領域１４の深いコレクタの製造には、イオン注入マスク（図示せず）が通常用いられることに留意されたい。
【００６９】
構造からマスクを除去する前に、ｎ型ドーパント領域１８を、深いコレクタ１６と接触するようにコレクタ領域１４内に形成する。得られたｎ型ドーパント領域１８を含む構造を、たとえば、図３に示す。好ましい実施形態によれば、ｎ型ドーパント領域１８は、約２０００Å未満の幅（垂直に測定）と、コレクタ領域のピーク濃度より高いピーク濃度を有する。より好ましくは、ｎ型ドーパント領域１８の垂直幅は、約８００〜約１２００Åである。このドーパント領域の他の特徴は、ベース領域のドーピング・レベルより低いドーピング・レベル（すなわち、濃度）を有することである。
【００７０】
このｎ型ドーパント領域は、Ａｓ、Ｓｂ、またはＰなどのｎ型ドーパントが用いられる通常のイオン注入法を用いて形成される。本発明の１つの好ましい実施形態では、ｎ型ドーパント領域１８はＳｂからなる。Ｓｂが好ましいのは、打込まれた状態での分布が最も狭く、かつＡｓまたはＰよりはるかに拡散しにくいからである。ドーパント領域１８は、イオン打込みドーズ量約２Ｅ１１〜約１Ｅ１３ｃｍ−２、およびエネルギー約２０〜１５０ｋｅＶを用いて形成される。より好ましくは、ｎ型ドーパント領域１８は、Ｓｂイオン・ドーズ量約５Ｅ１１〜約５Ｅ１２ｃｍ−２、およびエネルギー約３０〜約５０ｋｅＶを用いて形成される。
【００７１】
本明細書に記載の打込みエネルギーは、打込み時に通過しなければならない様々な膜の層の厚みに応じて変化させてよいことに注意するべきである。膜の層が薄い場合は、上記のエネルギーが適用できる。一方、厚膜の層を用いる場合は、本明細書に説明したものより高いエネルギーを用いなければならないであろう。一般に、最も狭いドーパント領域が確実に形成されるように、可能な限り低いエネルギーを用いるべきである。
【００７２】
この打込みステップの後、上記のアニーリング条件と同一の、またはそれと異なるアニーリング・ステップを行うことができる。このアニーリング・ステップは、ｎ型ドーパント領域だけを活性化することができる。あるいは、以前の活性化アニーリング・ステップを行わなかった場合は、このアニーリング・ステップは、深いコレクタとｎ型ドーパント領域の両方を活性化する役割を果たす。
【００７３】
本プロセスのこの時点で、その上にＳｉ３Ｎ４などの保護層を形成することによって、図示のバイポーラ・デバイス領域を保護することができる。次いで隣接するデバイス領域を形成することができる通常の加工ステップを行うことができる。隣接するデバイス領域を完成し、引き続いてそれを保護した後、本プロセスを継続する。本発明の一部の実施形態では、バイポーラ・デバイスの完成後に隣接するデバイス領域を形成してもよいことに留意されたい。
【００７４】
図４は、分離領域２０とコレクタ領域１４を含む基板の上にＳｉＧｅ含有層２２を形成した後に形成された構造を示す。このＳｉＧｅ含有層はＳｉＧｅまたはＳｉＧｅＣからなる。本発明の特に好ましい実施形態では、ＳｉＧｅ含有層２２はＳｉＧｅからなる。このＳｉＧｅ含有層は、（約５５０℃以下のオーダーの）低温付着プロセスを利用して形成される。適当な低温付着プロセスとしては、それだけに限らないが、化学気相成長法（ＣＶＤ）、プラズマアシストＣＶＤ、原子層成長法（ＡＬＤ）化学溶液堆積法、超高真空ＣＶＤ、および他の同様な付着プロセスを用いることができる。
【００７５】
ＳｉＧｅ含有層２２の形成に用いられる付着プロセスは、単結晶ＳｉＧｅ含有領域および当接する多結晶ＳｉＧｅ含有領域を同時に付着することができることに留意されたい。好ましい実施形態によれば、多結晶領域は主として分離領域の上に形成され、一方単結晶領域は主としてコレクタ領域の上に形成される。多結晶領域と単結晶領域の境界は、図４に実線として示され、２５と表示されている。境界２５は、本明細書ではＳｉＧｅ含有ベース領域のファセット領域と呼ばれる。ファセットの向きは下層の微細構成と相関関係にある。したがって、図面に示したものとは少し異なる可能性がある。
【００７６】
ＳｉＧｅ含有層の形成後、単結晶領域、すなわち領域２６の一部に、イオン注入、あるいはドーピングされたポリシリコンまたはガラスからの拡散放出によってドーピングして、（このドーパントを含有する）外部ベース領域および真性ベース領域を単結晶領域内に形成する。わかりやすいように、外部および真性ベース領域は図面に明確に表示していないが、領域２６内に含まれていると考えてよい。
【００７７】
本プロセスのこの時点で、ＳｉＧｅ領域２６内に追加のｎ型打込みを行って、高速で動作するデバイスを提供する浅いコレクタ領域（図示せず）を形成することができる。これらの打込みは、たとえばイオン注入および活性化アニーリングを含めて、当分野の技術者に周知の通常の加工技術を利用して行われる。好ましい実施形態のこの時点で、選択的エッチング法によってＳｉＧｅ含有層の一部を選択的に除去して、図示のバイポーラ・デバイスを他のデバイス領域から分離することもできる。ＳｉＧｅ含有層の一部の選択的除去は、この方法の後、すなわちエミッタ領域のパターン化時に行ってもよいことに留意されたい。
【００７８】
次に、図５に示すように、ＣＶＤ、プラズマアシストＣＶＤ、化学溶液堆積法、および他の同様な付着プロセスなどの通常の付着プロセスを利用してインシュレータ層３０をＳｉＧｅ含有ベース層上に形成する。このインシュレータは、図５に示したように、単層でもよく、または別法として、多層のインシュレータ層を含むこともできる。インシュレータ層３０は、酸化物、窒化物、および酸窒化物からなる群から選択される同一または異なる絶縁材料から構成される。
【００７９】
次いで、エミッタ開口３２をインシュレータ３０に形成して、単結晶ベース領域２６の一部を露出させる。エミッタ開口は、リソグラフィとエッチングを利用して形成する。リソグラフィ・ステップは、フォトレジスト（図示せず）の塗布、フォトレジストの照射パターンへの露光、およびパターンの現像を含む。好ましい実施形態で用いられるエッチング・ステップは、ＳｉＧｅ含有ベースと比べて絶縁材料を選択的に除去する。
【００８０】
エミッタ開口を形成した後、ＣＶＤなどの通常の付着プロセスを利用してインシュレータ層上およびエミッタ開口内にエミッタ・ポリシリコン３４を形成する。次いで、エミッタ・ポリシリコンおよびインシュレータ層を選択的に除去して、ＳｉＧｅベース上にエミッタ領域２８を形成し、図１に示した構造を形成する。具体的には、インシュレータ層とエミッタ・ポリシリコンのパターン化にリソグラフィとエッチングを用いる。単一のエッチング・ステップを行うこともでき、または別々のエッチング・ステップを用いることもできることに留意されたい。
【００８１】
次いで、図１に示した構造の上に通常のＢｉＣＭＯＳ加工ステップを行うことができる。いずれかの追加のＢｉＣＭＯＳプロセス・ステップ中に、エミッタ・ポリシリコンからのドーパントが、エミッタ開口を介して下層の単結晶ＳｉＧｅ含有ベース領域内に拡散し、その中にエミッタ拡散領域３６を形成することに留意されたい。
【図面の簡単な説明】
【００８２】
【図１】好ましい実施形態による半導体へテロ接合バイポーラ・トランジスタの（横断面図による）図（pictorial representation）である。
【図２】図１に示した半導体へテロ接合バイポーラ・トランジスタの形成に用いられる、本発明の好ましい実施形態の様々な加工ステップを示す（横断面図による）図である。
【図３】図１に示した半導体へテロ接合バイポーラ・トランジスタの形成に用いられる、本発明の好ましい実施形態の様々な加工ステップを示す（横断面図による）図である。
【図４】図１に示した半導体へテロ接合バイポーラ・トランジスタの形成に用いられる、本発明の好ましい実施形態の様々な加工ステップを示す（横断面図による）図である。
【図５】図１に示した半導体へテロ接合バイポーラ・トランジスタの形成に用いられる、本発明の好ましい実施形態の様々な加工ステップを示す（横断面図による）図である。
Claims (21)
- 半導体デバイスを製造する方法であって、
（ａ）第１のドーピング型を有するコレクタを設けるステップであって、前記コレクタがサブコレクタと拡散部を含むステップと、
（ｂ）前記拡散部を前記サブコレクタの上に設けるステップであって、前記拡散部が前記第１のドーピング型を有するステップと、
（ｃ）ベースを形成するステップと、
（ｄ）エミッタを形成するステップとを含み、
ベース−エミッタ接合が順方向バイアスされている場合、前記拡散部が、コレクタ−ベースの耐圧低下を回避するのに十分な狭い垂直幅と、ベースの拡大化を制限するのに十分な高いドーピングとを有する方法。 - 前記設けるステップ（ｂ）において、前記拡散部の前記垂直幅が、約８００〜約１２００Åである、請求項１に記載の方法。
- 前記設けるステップ（ｂ）において、前記拡散部がピーク・ドーピング濃度を有し、前記コレクタがピーク・ドーピング濃度を有し、前記拡散部の前記ピーク・ドーピング濃度が前記コレクタの前記ピーク・ドーピング濃度より高い、請求項１に記載の方法。
- 前記設けるステップ（ｃ）において、前記ベースがピーク・ドーピング濃度を有し、前記拡散部が、前記ベースの前記ピーク・ドーピング濃度より低いピーク・ドーピング濃度を有する、請求項１に記載の方法。
- 前記設けるステップ（ｂ）において、前記拡散部が、Ａｓ、ＳｂおよびＰを含む群から選択されるドーパントを含む、請求項１に記載の方法。
- 前記設けるステップ（ｂ）において、前記拡散部がイオン注入および活性化アニーリングによって形成され、前記イオン注入が、イオン・ドーズ量約５Ｅ１１〜約５Ｅ１２ｃｍ−２、およびエネルギー約３０〜約５０ｋｅＶで行われる、請求項５に記載の方法。
- 前記形成するステップ（ｃ）において、前記拡散部が、ベース−コレクタ接合に隣接して設置される、請求項１に記載の方法。
- 前記形成するステップ（ｃ）が、軽度にドーピングされたコレクタを設けて前記拡散部を前記ベースから分離するステップをさらに含む、請求項１に記載の方法。
- 前記形成するステップ（ｃ）が、ヘテロ接合を形成するステップを含む、請求項１に記載の方法。
- ヘテロ接合を形成する前記ステップが、前記コレクタ上にＳｉＧｅ含有層を付着するステップであって、前記ＳｉＧｅ含有層が単結晶領域に当接する多結晶領域を含むステップを含む、請求項９に記載の方法。
- 前記形成するステップ（ｄ）が、前記ＳｉＧｅ含有層上にパターン化インシュレータを形成するステップであって、前記パターン化インシュレータが前記単結晶領域の一部を露出させる開口を含むステップと、エミッタ・ポリシリコンを前記パターン化インシュレータ上と前記開口内に形成するステップとを含む、請求項１０に記載の方法。
- 前記単結晶領域の一部にドーピングして、その中に外部ベース領域を形成する、請求項１０に記載の方法。
- 前記設けるステップ（ａ）において、前記サブコレクタが、基板内へのイオン注入、または基板上に前記サブコレクタをエピタキシャル成長させることによって形成される、請求項１に記載の方法。
- エミッタ、ベース、コレクタ、ベース−エミッタ接合、およびベース−コレクタ接合を含むバイポーラ・トランジスタであって、前記コレクタが、サブコレクタと、前記サブコレクタと前記ベース−コレクタ接合の間の拡散部とを含んでおり、ベース−エミッタ接合が順方向バイアスされている場合、前記拡散部が、コレクタ−ベースの耐圧低下を回避するのに十分な狭い垂直幅と、ベースの拡大化を制限するのに十分な高いドーピングとを有するバイポーラ・トランジスタ。
- 前記拡散部が、ベースの拡大化を制限することによってトランジスタをより高速にする、請求項１４に記載のバイポーラ・トランジスタ。
- 前記サブコレクタが半導体基板上にある、請求項１４に記載のバイポーラ・トランジスタ。
- 前記拡散部のドーパント濃度が約８Ｅ１６〜約２Ｅ１７ｃｍ−３である、請求項１４に記載のバイポーラ・トランジスタ。
- トランジスタがヘテロ接合を含み、前記へテロ接合がシリコン基板上のＳｉＧｅ含有ベース層を含む、請求項１４に記載のバイポーラ・トランジスタ。
- 前記ＳｉＧｅ含有ベース層が、単結晶領域に当接する多結晶領域を含む、請求項１８に記載のバイポーラ・トランジスタ。
- 前記エミッタが、パターン化インシュレータの開口を介して前記単結晶領域の一部と接触している多結晶シリコンを含む、請求項１９に記載のバイポーラ・トランジスタ。
- 前記単結晶領域が、外部および真性ベース領域を含む、請求項１９に記載のバイポーラ・トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/866,319 US20020177253A1 (en) | 2001-05-25 | 2001-05-25 | Process for making a high voltage NPN Bipolar device with improved AC performance |
| PCT/GB2002/002350 WO2002097896A1 (en) | 2001-05-25 | 2002-05-20 | Process for making a high voltage npn bipolar device with improved ac performance |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004527922A true JP2004527922A (ja) | 2004-09-09 |
Family
ID=25347353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003500979A Withdrawn JP2004527922A (ja) | 2001-05-25 | 2002-05-20 | 改良されたａｃ性能を有する高電圧ｎｐｎバイポーラ・デバイスの製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US20020177253A1 (ja) |
| EP (1) | EP1393376A1 (ja) |
| JP (1) | JP2004527922A (ja) |
| KR (1) | KR100603120B1 (ja) |
| CN (1) | CN1303696C (ja) |
| TW (1) | TW548844B (ja) |
| WO (1) | WO2002097896A1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050250289A1 (en) * | 2002-10-30 | 2005-11-10 | Babcock Jeffrey A | Control of dopant diffusion from buried layers in bipolar integrated circuits |
| US20030082882A1 (en) * | 2001-10-31 | 2003-05-01 | Babcock Jeffrey A. | Control of dopant diffusion from buried layers in bipolar integrated circuits |
| US6900091B2 (en) * | 2002-08-14 | 2005-05-31 | Advanced Analogic Technologies, Inc. | Isolated complementary MOS devices in epi-less substrate |
| DE10316531A1 (de) * | 2003-04-10 | 2004-07-08 | Infineon Technologies Ag | Bipolar-Transistor |
| JP2005217237A (ja) * | 2004-01-30 | 2005-08-11 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US6888221B1 (en) | 2004-04-14 | 2005-05-03 | International Business Machines Corporation | BICMOS technology on SIMOX wafers |
| US7144787B2 (en) * | 2005-05-09 | 2006-12-05 | International Business Machines Corporation | Methods to improve the SiGe heterojunction bipolar device performance |
| CN102543725A (zh) * | 2010-12-20 | 2012-07-04 | 上海华虹Nec电子有限公司 | 高速锗硅异质结双极晶体管的制造方法 |
| CN102543726B (zh) * | 2010-12-20 | 2015-02-04 | 上海华虹宏力半导体制造有限公司 | 高压锗硅异质结双极晶体管的制造方法 |
| US9755018B2 (en) * | 2011-12-12 | 2017-09-05 | Cree, Inc. | Bipolar junction transistor structure for reduced current crowding |
| US8648391B2 (en) * | 2012-03-23 | 2014-02-11 | Texas Instruments Incorporated | SiGe heterojunction bipolar transistor with an improved breakdown voltage-cutoff frequency product |
| US9070732B2 (en) * | 2012-04-27 | 2015-06-30 | Skyworks Solutions, Inc. | Bipolar transistor having collector with doping spike |
| US9064796B2 (en) | 2012-08-13 | 2015-06-23 | Infineon Technologies Ag | Semiconductor device and method of making the same |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940704062A (ko) * | 1992-02-25 | 1994-12-12 | 존 무소리스 | 억제된 커크효과를 나타내는 바이포울러 접합 트랜지스터(bipolar junction transistor exhibiting suppressed kirk effect) |
| JP2582519B2 (ja) * | 1992-07-13 | 1997-02-19 | インターナショナル・ビジネス・マシーンズ・コーポレイション | バイポーラ・トランジスタおよびその製造方法 |
| US5581115A (en) * | 1994-10-07 | 1996-12-03 | National Semiconductor Corporation | Bipolar transistors using isolated selective doping to improve performance characteristics |
| JP2748898B2 (ja) * | 1995-08-31 | 1998-05-13 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| DE19609933A1 (de) * | 1996-03-14 | 1997-09-18 | Daimler Benz Ag | Verfahren zur Herstellung eines Heterobipolartransistors |
| JP3186691B2 (ja) * | 1998-04-07 | 2001-07-11 | 日本電気株式会社 | 半導体装置及びその形成方法 |
| FR2779571B1 (fr) * | 1998-06-05 | 2003-01-24 | St Microelectronics Sa | Procede de dopage selectif du collecteur intrinseque d'un transistor bipolaire vertical a base epitaxiee |
| SE518710C2 (sv) * | 2000-06-26 | 2002-11-12 | Ericsson Telefon Ab L M | Förfarande för att förbättra transistorprestanda samt transistoranordning och integrerad krets |
-
2001
- 2001-05-25 US US09/866,319 patent/US20020177253A1/en not_active Abandoned
-
2002
- 2002-05-20 WO PCT/GB2002/002350 patent/WO2002097896A1/en not_active Application Discontinuation
- 2002-05-20 CN CNB028105591A patent/CN1303696C/zh not_active Expired - Fee Related
- 2002-05-20 KR KR1020037013913A patent/KR100603120B1/ko not_active IP Right Cessation
- 2002-05-20 JP JP2003500979A patent/JP2004527922A/ja not_active Withdrawn
- 2002-05-20 EP EP02773989A patent/EP1393376A1/en not_active Withdrawn
- 2002-05-22 TW TW091110738A patent/TW548844B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1303696C (zh) | 2007-03-07 |
| US20020177253A1 (en) | 2002-11-28 |
| EP1393376A1 (en) | 2004-03-03 |
| KR100603120B1 (ko) | 2006-07-20 |
| TW548844B (en) | 2003-08-21 |
| CN1535481A (zh) | 2004-10-06 |
| KR20040000442A (ko) | 2004-01-03 |
| WO2002097896A1 (en) | 2002-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6656809B2 (en) | Method to fabricate SiGe HBTs with controlled current gain and improved breakdown voltage characteristics | |
| US7763518B2 (en) | Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof | |
| US7776704B2 (en) | Method to build self-aligned NPN in advanced BiCMOS technology | |
| US5930635A (en) | Complementary Si/SiGe heterojunction bipolar technology | |
| US8492237B2 (en) | Methods of fabricating a bipolar junction transistor with a self-aligned emitter and base | |
| US9159801B2 (en) | Bipolar junction transistor with multiple emitter fingers | |
| US7786510B2 (en) | Transistor structure and manufacturing method thereof | |
| JP2004527922A (ja) | 改良されたａｃ性能を有する高電圧ｎｐｎバイポーラ・デバイスの製造方法 | |
| EP2600403A1 (en) | A bipolar junction transistor having a high germanium concentration in a silicon-germanium layer and a method for forming the bipolar junction transistor | |
| US6777302B1 (en) | Nitride pedestal for raised extrinsic base HBT process | |
| US6909164B2 (en) | High performance vertical PNP transistor and method | |
| US8227319B2 (en) | Bipolar junction transistor having a high germanium concentration in a silicon-germanium layer and a method for forming the bipolar junction transistor | |
| JP2002329725A (ja) | ヘテロ接合バイポーラ・トランジスタおよびその製造方法 | |
| Joodaki et al. | A collector-up SiGe-HBT for high frequency applications | |
| Lee et al. | Characterization of silicon–germanium heterojunction bipolar transistors degradation in silicon–germanium BiCMOS technologies | |
| JP2009212362A (ja) | 半導体装置の製造方法 | |
| JP2004356254A (ja) | 半導体装置、及び同半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060911 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070730 |