JP2002539613A - 電界効果デバイス用高速Ｇｅチャネル・ヘテロ構造 - Google Patents
電界効果デバイス用高速Ｇｅチャネル・ヘテロ構造Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
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- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
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Abstract
(57)【要約】
半導体基板上に複数の半導体層と、より高いバリアまたはより深い閉じ込め量子井戸を有し、相補型ＭＯＤＦＥＴおよびＭＯＳＦＥＴのための非常に高い正孔移動度を有する圧縮ひずみエピタキシャルＧｅ層のチャネル構造とを取り込む、高移動度Ｇｅチャネル電界効果トランジスタを形成するための方法および層状ヘテロ構造を説明する。本発明は、室温より上（４２５Ｋ）から極低温（０．４Ｋ）までの広範な温度動作状況を有し、低温であっても高いデバイス性能が達成可能であることに加えて、ディープ・サブミクロンの現況技術のＳｉ ｐＭＯＳＦＥＴに勝る、移動度および相互コンダクタンスの向上をさらに提供する。
Description
【０００１】
本発明は、シリコンおよびシリコン・ゲルマニウム・ベースの材料系に関し、
より詳細には、高速低ノイズ、マイクロ波、準ミリ波、およびミリメートル波の
用途に関して有用な、新規なエピタキシャル電界効果トランジスタ構造に関する
。好ましくは、このエピタキシャル電界効果トランジスタ構造は、シリコンおよ
びシリコン・ゲルマニウム層を組み込んで、ＣＭＯＳデバイスまたは回路、高電
子移動度トランジスタ（ＨＥＭＴ）、および変調ドープ・ヘテロ構造電界効果ト
ランジスタを形成する、高性能Ｇｅチャネルを構造中に含む。本発明は、室温以
上（３７３Ｋ）から極低温（０．４Ｋ）までの広範な温度領域で有利に動作させ
ることができる超高移動度Ｇｅチャネル・デバイスを使用することによって、デ
ィープ・サブミクロン（０．１μｍチャネル長）の現況技術のＳｉ ｐＭＯＳＦ
ＥＴに勝る、移動度および相互コンダクタンスの向上を提供する。極低温（０．
４Ｋ）では、より高いデバイス性能さえ達成可能である。
より詳細には、高速低ノイズ、マイクロ波、準ミリ波、およびミリメートル波の
用途に関して有用な、新規なエピタキシャル電界効果トランジスタ構造に関する
。好ましくは、このエピタキシャル電界効果トランジスタ構造は、シリコンおよ
びシリコン・ゲルマニウム層を組み込んで、ＣＭＯＳデバイスまたは回路、高電
子移動度トランジスタ（ＨＥＭＴ）、および変調ドープ・ヘテロ構造電界効果ト
ランジスタを形成する、高性能Ｇｅチャネルを構造中に含む。本発明は、室温以
上（３７３Ｋ）から極低温（０．４Ｋ）までの広範な温度領域で有利に動作させ
ることができる超高移動度Ｇｅチャネル・デバイスを使用することによって、デ
ィープ・サブミクロン（０．１μｍチャネル長）の現況技術のＳｉ ｐＭＯＳＦ
ＥＴに勝る、移動度および相互コンダクタンスの向上を提供する。極低温（０．
４Ｋ）では、より高いデバイス性能さえ達成可能である。
【０００２】 （関連出願の相互参照） 本出願は、ジャック・オー・チュー（Jack O Chu）他の「High Speed Composi
te P-Channel Si/SiGe Heterostructure for Field Effect Devices」と題する
、米国特許出願第０９／２６７，３２３号、対応日本特許出願２０００年第６５
２６２号と相互参照される。この特許出願は、どちらも圧縮下にあるＧｅ層およ
びＳｉＧｅ層の複合層を有し、より高い移動度を得るチャネルを備える電界効果
トランジスタについて記載する。この特許出願を参照により本明細書に組み込む
。
te P-Channel Si/SiGe Heterostructure for Field Effect Devices」と題する
、米国特許出願第０９／２６７，３２３号、対応日本特許出願２０００年第６５
２６２号と相互参照される。この特許出願は、どちらも圧縮下にあるＧｅ層およ
びＳｉＧｅ層の複合層を有し、より高い移動度を得るチャネルを備える電界効果
トランジスタについて記載する。この特許出願を参照により本明細書に組み込む
。
【０００３】
高速かつ低ノイズのデバイスの用途では、キャリア移動度が不純物散乱によっ
て制限されず、高キャリア移動度が達成されるように、キャリア（例えば電子、
正孔）伝導がアンドープ・チャネル層中で行われる高電子移動度トランジスタ（
ＨＥＭＴ）または変調ドープ（modulation-doped）電界効果トランジスタ（ＭＯ
ＤＦＥＴ）を設計し、製造することに焦点が当てられてきた。一般には、これら
の高速電子デバイスは、低ノイズ増幅器、電力増幅器、ならびにマイクロ波およ
びｒｆ領域で動作するサテライト受信機および送信機としてしばしば使用され、
材料の選択は、通常、ＧａＡｓおよびＩｎＰなどの、高速ではあるが高価なＩＩ
Ｉ−Ｖ材料系および技術である。複雑で高価なＩＩＩ−Ｖ材料技術は、あまり半
導体産業では望ましいものではない。一方、現在のＳｉ技術に完全に適合し、よ
り安価なＳｉＧｅ材料系の方がより望ましいものであり、既存のＳｉ−ＣＭＯＳ
デバイス技術と組み合わせることがはるかに容易である。
て制限されず、高キャリア移動度が達成されるように、キャリア（例えば電子、
正孔）伝導がアンドープ・チャネル層中で行われる高電子移動度トランジスタ（
ＨＥＭＴ）または変調ドープ（modulation-doped）電界効果トランジスタ（ＭＯ
ＤＦＥＴ）を設計し、製造することに焦点が当てられてきた。一般には、これら
の高速電子デバイスは、低ノイズ増幅器、電力増幅器、ならびにマイクロ波およ
びｒｆ領域で動作するサテライト受信機および送信機としてしばしば使用され、
材料の選択は、通常、ＧａＡｓおよびＩｎＰなどの、高速ではあるが高価なＩＩ
Ｉ−Ｖ材料系および技術である。複雑で高価なＩＩＩ−Ｖ材料技術は、あまり半
導体産業では望ましいものではない。一方、現在のＳｉ技術に完全に適合し、よ
り安価なＳｉＧｅ材料系の方がより望ましいものであり、既存のＳｉ−ＣＭＯＳ
デバイス技術と組み合わせることがはるかに容易である。
【０００４】 Ｓｉ技術と互換の材料系の一例が、本明細書の譲受人に譲渡された、P.M.ソロ
モン（Solomon）の「Germanium Channel Silicon MOSFET」と題する米国特許第
５０１９８８２号（１９９１年５月２８日発行）に記載されている。米国特許第
５０１９８８２号では、向上したキャリア移動度を有するチャネルは、シリコン
基板の上に成長させたシリコンおよびゲルマニウムの合金層を備える。合金層は
、適切なスードモルフィック（pseudomorphic）無転位成長が行われるのに十分
な薄さに保たれる。シリコン層は、合金層の上に形成され、部分的に酸化された
後に誘電体層を形成する。ゲート領域は、二酸化シリコンの上に形成される。
モン（Solomon）の「Germanium Channel Silicon MOSFET」と題する米国特許第
５０１９８８２号（１９９１年５月２８日発行）に記載されている。米国特許第
５０１９８８２号では、向上したキャリア移動度を有するチャネルは、シリコン
基板の上に成長させたシリコンおよびゲルマニウムの合金層を備える。合金層は
、適切なスードモルフィック（pseudomorphic）無転位成長が行われるのに十分
な薄さに保たれる。シリコン層は、合金層の上に形成され、部分的に酸化された
後に誘電体層を形成する。ゲート領域は、二酸化シリコンの上に形成される。
【０００５】 Ｓｉ技術と互換の高性能ＳｉＧｅデバイス構造の２番目の例が、本明細書の譲
受人に譲渡された、K.E.イズメイル（Ismail）の「Complementary Metal-Oxide
Semiconductor Transistor Logic Using Strained Si/SiGe Heterostructure La
yers」と題する米国特許第５５３４７１３号（１９９６年７月９日発行）に記載
されている。米国特許第５５３４７１３号では、ひずんだＳｉ／ＳｉＧｅヘテロ
構造設計上に製造された、ｐチャネルデバイスに、圧縮ひずみの下で正孔移動度
が向上する埋込みＳｉＧｅチャネルを使用し、ｎチャネル・デバイスに、引張ひ
ずみの下で電子移動度が向上する埋込みＳｉチャネルを使用する、シリコンＣＭ
ＯＳトランジスタ構造が記載されている。米国特許第５５３４７１３号ではさら
に、提案されたｐチャネル電界効果トランジスタにおけるｐチャネルとして働く
圧縮ひずみＳｉＧｅ層が、５０〜１００％の範囲のゲルマニウムの組成を有し、
好ましくは８０％の組成を有するものとして記載されている。今までのところは
、ＩＢＭコーポレイションのThomas Jリサーチ・センタでの、このチャネル設計
および組成を使用するプロトタイプＳｉＧｅ ｐチャネルＭＯＤＦＥＴは、室温
で最大１０００ｃｍ2／Ｖｓの正孔移動度しかもたらしていない。
受人に譲渡された、K.E.イズメイル（Ismail）の「Complementary Metal-Oxide
Semiconductor Transistor Logic Using Strained Si/SiGe Heterostructure La
yers」と題する米国特許第５５３４７１３号（１９９６年７月９日発行）に記載
されている。米国特許第５５３４７１３号では、ひずんだＳｉ／ＳｉＧｅヘテロ
構造設計上に製造された、ｐチャネルデバイスに、圧縮ひずみの下で正孔移動度
が向上する埋込みＳｉＧｅチャネルを使用し、ｎチャネル・デバイスに、引張ひ
ずみの下で電子移動度が向上する埋込みＳｉチャネルを使用する、シリコンＣＭ
ＯＳトランジスタ構造が記載されている。米国特許第５５３４７１３号ではさら
に、提案されたｐチャネル電界効果トランジスタにおけるｐチャネルとして働く
圧縮ひずみＳｉＧｅ層が、５０〜１００％の範囲のゲルマニウムの組成を有し、
好ましくは８０％の組成を有するものとして記載されている。今までのところは
、ＩＢＭコーポレイションのThomas Jリサーチ・センタでの、このチャネル設計
および組成を使用するプロトタイプＳｉＧｅ ｐチャネルＭＯＤＦＥＴは、室温
で最大１０００ｃｍ2／Ｖｓの正孔移動度しかもたらしていない。
【０００６】 既存のＳｉ技術を使用するＧｅチャネルＭＯＤＦＥＴの互換性および製造は、
純粋Ｇｅ層からなる正孔チャネルを有する変調ドープＦＥＴ構造を分子線エピタ
キシによってＳｉ基板上に成長させる分子線エピタキシ（ＭＢＥ）技法によって
実証されてきた。具体的には、変調ドープされたひずみＧｅ層（ＭＢＥによって
成長）中の２次元正孔ガス（２ＤＨＧ）についての室温正孔移動度は、G.Hock、
T.Hackbarth、U.Erben、E.Kohn、およびU.Konigによる「High performance 0.25
μm p-type Ge/SiGe MODFETs」と題するElectron.Lett.34(19)、１９９８年９月
１７日、１８８８〜１８８９ページの論文では、高々１８７０ｃｍ2／Ｖｓであ
ると報告された。G.Hockらの論文では、０．２５μｍゲート長デバイスに対して
は、ｐ形ＧｅチャネルＭＯＤＦＥＴは、最大ＤＣ外部相互コンダクタンス１６０
ｍＳ／ｍｍを示し、最大ドレイン飽和電流は、３００ｍＡ／ｍｍもの高い値に達
した。ＲＦ性能については、単一電流利得遮断周波数ｆT３２ＧＨｚおよび最大
周波数振動ｆmax８５ＧＨｚが得られた。
純粋Ｇｅ層からなる正孔チャネルを有する変調ドープＦＥＴ構造を分子線エピタ
キシによってＳｉ基板上に成長させる分子線エピタキシ（ＭＢＥ）技法によって
実証されてきた。具体的には、変調ドープされたひずみＧｅ層（ＭＢＥによって
成長）中の２次元正孔ガス（２ＤＨＧ）についての室温正孔移動度は、G.Hock、
T.Hackbarth、U.Erben、E.Kohn、およびU.Konigによる「High performance 0.25
μm p-type Ge/SiGe MODFETs」と題するElectron.Lett.34(19)、１９９８年９月
１７日、１８８８〜１８８９ページの論文では、高々１８７０ｃｍ2／Ｖｓであ
ると報告された。G.Hockらの論文では、０．２５μｍゲート長デバイスに対して
は、ｐ形ＧｅチャネルＭＯＤＦＥＴは、最大ＤＣ外部相互コンダクタンス１６０
ｍＳ／ｍｍを示し、最大ドレイン飽和電流は、３００ｍＡ／ｍｍもの高い値に達
した。ＲＦ性能については、単一電流利得遮断周波数ｆT３２ＧＨｚおよび最大
周波数振動ｆmax８５ＧＨｚが得られた。
【０００７】 冷却型赤外線検出器用読み出しエレクトロニクス、高速プロセッサ、および低
ノイズ増幅器などの高速極低温の用途向けの高速低温ＭＯＳＦＥＴおよびバイポ
ーラ・トランジスタを設計し、製造することについての関心が高まっている。こ
の目的のために、室温（３００Ｋ）から極低温（＜Ｔ＝７７Ｋ）までの範囲の温
度で動作することができ、しかもより高い輸送特性を有するＧｅチャネル・デバ
イス構造が理想的な解決法である。室温および７７Ｋの両方で動作可能な純粋Ｇ
ｅからなる２次元正孔チャネルを有する変調ドープＳｉＧｅ／Ｇｅヘテロ構造の
例が、U.KonigおよびF.Schafflerによる「p-Type Ge-Channel MODFET's with Hi
gh Transconductance Grown on Si Substrates」と題するElectron.Dev.Lett.14
(4)、１９９３年４月４日、２０５〜２０７ページの論文で報告されている。こ
の論文を参照により本明細書に組み込む。
ノイズ増幅器などの高速極低温の用途向けの高速低温ＭＯＳＦＥＴおよびバイポ
ーラ・トランジスタを設計し、製造することについての関心が高まっている。こ
の目的のために、室温（３００Ｋ）から極低温（＜Ｔ＝７７Ｋ）までの範囲の温
度で動作することができ、しかもより高い輸送特性を有するＧｅチャネル・デバ
イス構造が理想的な解決法である。室温および７７Ｋの両方で動作可能な純粋Ｇ
ｅからなる２次元正孔チャネルを有する変調ドープＳｉＧｅ／Ｇｅヘテロ構造の
例が、U.KonigおよびF.Schafflerによる「p-Type Ge-Channel MODFET's with Hi
gh Transconductance Grown on Si Substrates」と題するElectron.Dev.Lett.14
(4)、１９９３年４月４日、２０５〜２０７ページの論文で報告されている。こ
の論文を参照により本明細書に組み込む。
【０００８】 高速および低温動作に適した高キャリア移動度を有する電界効果トランジスタ
の別の例が、E.ムラカミ他の「Transistor Provided with Strained Germanium
Layer」と題する米国特許第５２４１１９７号（１９９３年８月３１日発行）に
記載されている。米国特許第５２４１１９７号では、分子線エピタキシによって
成長したひずみ制御層が、ゲルマニウム層の下に提供され、ゲルマニウム層上に
圧縮ひずみが課される。ひずみ制御層の組成は、圧縮ひずみを生成するために使
用される。ひずみゲルマニウム層中のキャリア移動度は、３０００ｃｍ2／Ｖｓ
であると報告されている。しかし、室温で２０００ｃｍ2／Ｖｓを超える移動度
を有するＧｅ特性またはＧｅ層状構造の測定またはデータは、その後発表されて
いない。室温でのＧｅ層状構造の正孔移動度の報告値として１９００ｃｍ2／Ｖ
ｓが、D.W.Greve、Field Effect Devices and Applications、Prentice-Hall, I
nc.Upper Saddle River, NJ.により１９９８年発行、の３１５ページに、具体的
には表８．１に見出される。
の別の例が、E.ムラカミ他の「Transistor Provided with Strained Germanium
Layer」と題する米国特許第５２４１１９７号（１９９３年８月３１日発行）に
記載されている。米国特許第５２４１１９７号では、分子線エピタキシによって
成長したひずみ制御層が、ゲルマニウム層の下に提供され、ゲルマニウム層上に
圧縮ひずみが課される。ひずみ制御層の組成は、圧縮ひずみを生成するために使
用される。ひずみゲルマニウム層中のキャリア移動度は、３０００ｃｍ2／Ｖｓ
であると報告されている。しかし、室温で２０００ｃｍ2／Ｖｓを超える移動度
を有するＧｅ特性またはＧｅ層状構造の測定またはデータは、その後発表されて
いない。室温でのＧｅ層状構造の正孔移動度の報告値として１９００ｃｍ2／Ｖ
ｓが、D.W.Greve、Field Effect Devices and Applications、Prentice-Hall, I
nc.Upper Saddle River, NJ.により１９９８年発行、の３１５ページに、具体的
には表８．１に見出される。
【０００９】
本発明に従って、以下のようなｐチャネル・デバイスを形成するために、ｐチ
ャネル領域中のＧｅの単一層を使用するｐ形電界効果トランジスタ用のシリコン
およびシリコン・ゲルマニウム・ベースのエピタキシャル構造を説明する。その
ｐチャネル・デバイスは、半導体基板と、Ｇｅ比ｘが０．５〜０．８にある、基
板上にエピタキシャルに形成される緩和Ｓｉ1-xＧｅxの第１層と、第１層上にエ
ピタキシャルに形成されるｐドープＳｉ1-xＧｅxの第２層と、第２層上にエピタ
キシャルに形成されるアンドープ（undoped）のＳｉ1-xＧｅxの第３層と、第３
層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第４層と、第４
層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第５層とを備え
、第３層〜第５層は、ｘの値と、ｐドーパントの残留バックグラウンド濃度の値
とが漸進的に低くなり、第５層上にエピタキシャルに形成されるアンドープのＧ
ｅの第６層を備え、それによってＧｅ層は圧縮ひずみの下にあり、第１緩和Ｓｉ 1-x Ｇｅx層に対してつり合ったものとなり、第６層上にエピタキシャルに形成さ
れるアンドープのＳｉ1-xＧｅx層の第７層を備えるものである。第７層の上に金
属層を形成してパターン化し、ｐチャネル電界効果トランジスタのゲートを形成
することができ、一方ドレインおよびソース領域は、層状構造中のゲートのいず
れかの側にｐ領域を形成することによって形成することができる。この層状構造
設計は、変調ドープ・ヘテロ構造を形成し、それによってサプライ層または第２
ｐドープＳｉ1-xＧｅx層が、活性Ｇｅチャネル、第６層の下に位置する。さらに
、この層状デバイス構造では、活性チャネルをサプライ層から分離するスペーサ
層は、ｘの値と、ｐタイプ・ドーパントの残留バックグラウンド濃度の値とが漸
進的に低くなる、アンドープのＳｉ1-xＧｅxの第３層、アンドープのＳｉ1-xＧ
ｅxの第４層、およびアンドープのＳｉ1-xＧｅxの第５層を備える３重層設計を
利用する。漸進的に低くなるバックグラウンド・ドーパントは、漸進的に低い温
度でアンドープのＳｉ1-xＧｅxを形成することによって得ることができる。
ャネル領域中のＧｅの単一層を使用するｐ形電界効果トランジスタ用のシリコン
およびシリコン・ゲルマニウム・ベースのエピタキシャル構造を説明する。その
ｐチャネル・デバイスは、半導体基板と、Ｇｅ比ｘが０．５〜０．８にある、基
板上にエピタキシャルに形成される緩和Ｓｉ1-xＧｅxの第１層と、第１層上にエ
ピタキシャルに形成されるｐドープＳｉ1-xＧｅxの第２層と、第２層上にエピタ
キシャルに形成されるアンドープ（undoped）のＳｉ1-xＧｅxの第３層と、第３
層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第４層と、第４
層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第５層とを備え
、第３層〜第５層は、ｘの値と、ｐドーパントの残留バックグラウンド濃度の値
とが漸進的に低くなり、第５層上にエピタキシャルに形成されるアンドープのＧ
ｅの第６層を備え、それによってＧｅ層は圧縮ひずみの下にあり、第１緩和Ｓｉ 1-x Ｇｅx層に対してつり合ったものとなり、第６層上にエピタキシャルに形成さ
れるアンドープのＳｉ1-xＧｅx層の第７層を備えるものである。第７層の上に金
属層を形成してパターン化し、ｐチャネル電界効果トランジスタのゲートを形成
することができ、一方ドレインおよびソース領域は、層状構造中のゲートのいず
れかの側にｐ領域を形成することによって形成することができる。この層状構造
設計は、変調ドープ・ヘテロ構造を形成し、それによってサプライ層または第２
ｐドープＳｉ1-xＧｅx層が、活性Ｇｅチャネル、第６層の下に位置する。さらに
、この層状デバイス構造では、活性チャネルをサプライ層から分離するスペーサ
層は、ｘの値と、ｐタイプ・ドーパントの残留バックグラウンド濃度の値とが漸
進的に低くなる、アンドープのＳｉ1-xＧｅxの第３層、アンドープのＳｉ1-xＧ
ｅxの第４層、およびアンドープのＳｉ1-xＧｅxの第５層を備える３重層設計を
利用する。漸進的に低くなるバックグラウンド・ドーパントは、漸進的に低い温
度でアンドープのＳｉ1-xＧｅxを形成することによって得ることができる。
【００１０】 本発明は、以下のような、そのチャネル中で非常に高い正孔移動度を有するｐ
チャネル電界効果トランジスタおよび方法をさらに提供する。そのｐチャネル電
界効果トランジスタは、半導体基板と、Ｇｅ比ｘが０．５〜０．８にある、基板
上にエピタキシャルに形成される緩和Ｓｉ1-xＧｅxの第１層と、第１層上にエピ
タキシャルに形成されるｐドープＳｉ1-xＧｅxの第２層と、第２層上にエピタキ
シャルに形成されるアンドープのＳｉ1-xＧｅxの第３層と、第３層上にエピタキ
シャルに形成されるアンドープのＳｉ1-xＧｅxの第４層とを備え、第３層および
第４層は、ｘの値と、ｐタイプ・ドーパントの残留バックグラウンド濃度の値と
が漸進的に低くなり、第４層上にエピタキシャルに形成されるアンドープのＧｅ
の第５層を備え、それによってＧｅ層は、第１緩和Ｓｉ1-xＧｅx層に対してつり
合ったものとなり、第５層上にエピタキシャルに形成されるアンドープのＳｉ1- x Ｇｅx層の第６層を備えるものである。この層状構造設計は、変調ドープ・ヘテ
ロ構造を記述し、それによってサプライ層または層２のｐドープＳｉ1-xＧｅx層
は、第３Ｓｉ1-xＧｅx層および第４Ｓｉ1-xＧｅx層の２重層スペーサ設計によっ
て、第５層の活性ｐチャネルから分離される。
チャネル電界効果トランジスタおよび方法をさらに提供する。そのｐチャネル電
界効果トランジスタは、半導体基板と、Ｇｅ比ｘが０．５〜０．８にある、基板
上にエピタキシャルに形成される緩和Ｓｉ1-xＧｅxの第１層と、第１層上にエピ
タキシャルに形成されるｐドープＳｉ1-xＧｅxの第２層と、第２層上にエピタキ
シャルに形成されるアンドープのＳｉ1-xＧｅxの第３層と、第３層上にエピタキ
シャルに形成されるアンドープのＳｉ1-xＧｅxの第４層とを備え、第３層および
第４層は、ｘの値と、ｐタイプ・ドーパントの残留バックグラウンド濃度の値と
が漸進的に低くなり、第４層上にエピタキシャルに形成されるアンドープのＧｅ
の第５層を備え、それによってＧｅ層は、第１緩和Ｓｉ1-xＧｅx層に対してつり
合ったものとなり、第５層上にエピタキシャルに形成されるアンドープのＳｉ1- x Ｇｅx層の第６層を備えるものである。この層状構造設計は、変調ドープ・ヘテ
ロ構造を記述し、それによってサプライ層または層２のｐドープＳｉ1-xＧｅx層
は、第３Ｓｉ1-xＧｅx層および第４Ｓｉ1-xＧｅx層の２重層スペーサ設計によっ
て、第５層の活性ｐチャネルから分離される。
【００１１】 本発明は、以下のような、そのチャネル中で非常に高い正孔移動度を有するｐ
チャネル電界効果トランジスタおよび方法をさらに提供する。そのｐチャネル電
界効果トランジスタは、半導体基板と、Ｇｅ比ｘが０．５〜０．８にある、基板
上にエピタキシャルに形成される緩和Ｓｉ1-xＧｅxの第１層と、第１層上にエピ
タキシャルに形成されるアンドープのＧｅの第２層とを備え、それによってＧｅ
層は、第１緩和Ｓｉ1-xＧｅx層に対してつり合い、第２層上にエピタキシャルに
形成されるアンドープのＳｉ1-xＧｅxの第３層と、第３層上にエピタキシャルに
形成されるアンドープのＳｉ1-xＧｅxの第４層と、第４層上にエピタキシャルに
形成されるアンドープのＳｉ1-xＧｅxの第５層と、第５層上にエピタキシャルに
形成されるｐドープＳｉ1-xＧｅx層の第６層とを備えるものである。この層状構
造設計は、変調ドープ・ヘテロ構造を記述し、それによってサプライ層またはｐ
ドープＳｉ1-xＧｅx層の第６層は、層２の活性Ｇｅチャネルの上に位置する。同
様に、第５層と第６層との間、あるいは第４層と第５層との間にひずみＳｉスペ
ーサ層を追加することで、サプライ層または層６のｐドープＳｉ1-xＧｅx層を、
第２層の活性Ｇｅチャネルの上でさらに分離することができる。
チャネル電界効果トランジスタおよび方法をさらに提供する。そのｐチャネル電
界効果トランジスタは、半導体基板と、Ｇｅ比ｘが０．５〜０．８にある、基板
上にエピタキシャルに形成される緩和Ｓｉ1-xＧｅxの第１層と、第１層上にエピ
タキシャルに形成されるアンドープのＧｅの第２層とを備え、それによってＧｅ
層は、第１緩和Ｓｉ1-xＧｅx層に対してつり合い、第２層上にエピタキシャルに
形成されるアンドープのＳｉ1-xＧｅxの第３層と、第３層上にエピタキシャルに
形成されるアンドープのＳｉ1-xＧｅxの第４層と、第４層上にエピタキシャルに
形成されるアンドープのＳｉ1-xＧｅxの第５層と、第５層上にエピタキシャルに
形成されるｐドープＳｉ1-xＧｅx層の第６層とを備えるものである。この層状構
造設計は、変調ドープ・ヘテロ構造を記述し、それによってサプライ層またはｐ
ドープＳｉ1-xＧｅx層の第６層は、層２の活性Ｇｅチャネルの上に位置する。同
様に、第５層と第６層との間、あるいは第４層と第５層との間にひずみＳｉスペ
ーサ層を追加することで、サプライ層または層６のｐドープＳｉ1-xＧｅx層を、
第２層の活性Ｇｅチャネルの上でさらに分離することができる。
【００１２】 本発明は、以下のような、そのチャネル中で非常に高い正孔移動度を有するｐ
チャネル電界効果トランジスタおよび方法をさらに提供する。そのｐチャネル電
界効果トランジスタは、半導体基板と、Ｇｅ比ｘが０．５〜０．８にある、基板
上にエピタキシャルに形成される緩和Ｓｉ1-xＧｅxの上面を有する第１層と、第
１層上にエピタキシャルに形成されるｐドープされたＳｉ1-xＧｅxの第２層と、
第２層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第３層と、
第３層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第４層と、
第４層上にエピタキシャルに形成されるアンドープのＧｅの第５層とを備え、そ
れによってＧｅ層は、第１緩和Ｓｉ1-xＧｅx層の上面に対してつり合い、第５層
上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅx層の第６層と、第６
層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅx層の第７層と、第
７層上にエピタキシャルに形成されるｐドープＳｉ1-xＧｅx層の第８層とを備え
るものである。この層状構造設計は、変調ドープ・ヘテロ構造を記述し、それに
よって活性チャネルが、第５チャネル層の上および下に位置する第２層および第
８層の２つのサプライ層によって対称的にドープされ、チャネルの上の第６層お
よび第７層と、チャネルの下の第３層および第４層の２重層スペーサ設計とによ
ってそれぞれ等しく分離される。
チャネル電界効果トランジスタおよび方法をさらに提供する。そのｐチャネル電
界効果トランジスタは、半導体基板と、Ｇｅ比ｘが０．５〜０．８にある、基板
上にエピタキシャルに形成される緩和Ｓｉ1-xＧｅxの上面を有する第１層と、第
１層上にエピタキシャルに形成されるｐドープされたＳｉ1-xＧｅxの第２層と、
第２層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第３層と、
第３層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第４層と、
第４層上にエピタキシャルに形成されるアンドープのＧｅの第５層とを備え、そ
れによってＧｅ層は、第１緩和Ｓｉ1-xＧｅx層の上面に対してつり合い、第５層
上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅx層の第６層と、第６
層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅx層の第７層と、第
７層上にエピタキシャルに形成されるｐドープＳｉ1-xＧｅx層の第８層とを備え
るものである。この層状構造設計は、変調ドープ・ヘテロ構造を記述し、それに
よって活性チャネルが、第５チャネル層の上および下に位置する第２層および第
８層の２つのサプライ層によって対称的にドープされ、チャネルの上の第６層お
よび第７層と、チャネルの下の第３層および第４層の２重層スペーサ設計とによ
ってそれぞれ等しく分離される。
【００１３】 本発明は、以下のような、そのチャネル中で非常に高い正孔移動度を有するｐ
チャネル電界効果トランジスタおよび方法をさらに提供する。そのｐチャネル電
界効果トランジスタは、半導体基板と、Ｇｅ比ｘが０．５〜０．８にある、基板
上にエピタキシャルに形成される緩和Ｓｉ1-xＧｅxの上面を有する第１層と、第
１層上にエピタキシャルに形成されるｐドープＳｉ1-xＧｅxの第２層と、第２層
上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第３層と、第３層
上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第４層と、第４層
上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第５層と、第５層
上にエピタキシャルに形成されるアンドープのＧｅの第６層とを備え、それによ
ってＧｅ層は、第１緩和Ｓｉ1-xＧｅx層の上面に対してつり合い、第６層上にエ
ピタキシャルに形成されるアンドープのＳｉ1-xＧｅx層の第７層と、第７層上に
エピタキシャルに形成されるアンドープのＳｉ1-xＧｅx層の第８層と、第８層上
にエピタキシャルに形成されるｐドープＳｉ1-xＧｅx層の第９層とを備えるもの
である。この層状構造設計は、変調ドープ・ヘテロ構造を記述し、それによって
活性チャネルが、チャネル層５の上および下に位置する２つのサプライ層２およ
び９によって非対称にドープされ、チャネルの上の第７層および第８層の２重層
スペーサ設計と、チャネルの下の第５層、第４層、および第３層の３重層スペー
サ設計によってそれぞれ異なって分離される。同様に、この非対称的ドーピング
は、逆のスペーサ層設計によって実施することができ、それによって上部サプラ
イ層を、チャネルの上で３重層設計によって分離し、下部サプライ層を、チャネ
ルの下の２重層スペーサ設計によって分離する。
チャネル電界効果トランジスタおよび方法をさらに提供する。そのｐチャネル電
界効果トランジスタは、半導体基板と、Ｇｅ比ｘが０．５〜０．８にある、基板
上にエピタキシャルに形成される緩和Ｓｉ1-xＧｅxの上面を有する第１層と、第
１層上にエピタキシャルに形成されるｐドープＳｉ1-xＧｅxの第２層と、第２層
上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第３層と、第３層
上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第４層と、第４層
上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第５層と、第５層
上にエピタキシャルに形成されるアンドープのＧｅの第６層とを備え、それによ
ってＧｅ層は、第１緩和Ｓｉ1-xＧｅx層の上面に対してつり合い、第６層上にエ
ピタキシャルに形成されるアンドープのＳｉ1-xＧｅx層の第７層と、第７層上に
エピタキシャルに形成されるアンドープのＳｉ1-xＧｅx層の第８層と、第８層上
にエピタキシャルに形成されるｐドープＳｉ1-xＧｅx層の第９層とを備えるもの
である。この層状構造設計は、変調ドープ・ヘテロ構造を記述し、それによって
活性チャネルが、チャネル層５の上および下に位置する２つのサプライ層２およ
び９によって非対称にドープされ、チャネルの上の第７層および第８層の２重層
スペーサ設計と、チャネルの下の第５層、第４層、および第３層の３重層スペー
サ設計によってそれぞれ異なって分離される。同様に、この非対称的ドーピング
は、逆のスペーサ層設計によって実施することができ、それによって上部サプラ
イ層を、チャネルの上で３重層設計によって分離し、下部サプライ層を、チャネ
ルの下の２重層スペーサ設計によって分離する。
【００１４】 本発明は、以下のような、そのチャネル中で非常に高い正孔移動度を有する相
補型電界効果トランジスタおよび方法をさらに提供する。その相補型電界効果ト
ランジスタは、半導体基板と、Ｇｅ比ｘが０．５〜０．８にある、基板上にエピ
タキシャルに形成される緩和Ｓｉ1-xＧｅxの上面を有する第１層と、第１層上に
エピタキシャルに形成されるアンドープのＧｅの第２層とを備え、それによって
Ｇｅ層は、第１緩和Ｓｉ1-xＧｅx層の上面に対してつり合い、第２層上にエピタ
キシャルに形成されるアンドープのＳｉ1-xＧｅxの第３層と、第３層の上に形成
されるゲート誘電体の第４層とを備えるものである。第４層の上にドープ・ポリ
シリコン層を形成してパターン化し、電界効果トランジスタのゲート電極を形成
することができ、一方ドレインおよびソース領域は、層状構造中のゲート電極の
いずれかの側に、自己整合されたｐタイプまたはｎタイプ領域のいずれかを注入
することによって形成することができる。この層状構造設計は、エンハンスメン
ト・モードでの動作向けの相補型（ＣＭＯＳ）電界効果トランジスタに適した高
移動度を有する表面近傍（near surface）Ｇｅチャネルの形成を記述する。
補型電界効果トランジスタおよび方法をさらに提供する。その相補型電界効果ト
ランジスタは、半導体基板と、Ｇｅ比ｘが０．５〜０．８にある、基板上にエピ
タキシャルに形成される緩和Ｓｉ1-xＧｅxの上面を有する第１層と、第１層上に
エピタキシャルに形成されるアンドープのＧｅの第２層とを備え、それによって
Ｇｅ層は、第１緩和Ｓｉ1-xＧｅx層の上面に対してつり合い、第２層上にエピタ
キシャルに形成されるアンドープのＳｉ1-xＧｅxの第３層と、第３層の上に形成
されるゲート誘電体の第４層とを備えるものである。第４層の上にドープ・ポリ
シリコン層を形成してパターン化し、電界効果トランジスタのゲート電極を形成
することができ、一方ドレインおよびソース領域は、層状構造中のゲート電極の
いずれかの側に、自己整合されたｐタイプまたはｎタイプ領域のいずれかを注入
することによって形成することができる。この層状構造設計は、エンハンスメン
ト・モードでの動作向けの相補型（ＣＭＯＳ）電界効果トランジスタに適した高
移動度を有する表面近傍（near surface）Ｇｅチャネルの形成を記述する。
【００１５】 本発明は、以下のような緩和（＞９０％）Ｓｉ1-xＧｅxバッファ層のための方
法および構造をさらに提供する。そのバッファ層は、半導体基板と、基板上で層
のＧｅ含有量が段階的な方式（または線型な方式）で増加し、かつｘが約０．１
〜約０．９の範囲にある段階的な濃度勾配（または線型な濃度勾配）をつけるこ
とによって、エピタキシャルに形成された、部分的に緩和した（＜５０％）Ｓｉ 1-x Ｇｅxの第１層と、ｙ＝ｘ＋ｚかつｚが０．０１〜０．１の範囲にある（これ
は、層をｘよりも大きく「オーバ・リラックス（over relax）」させる働きをす
る）、第１層上にエピタキシャルに形成されるＳｉ1-yＧｅyの第２層と、第２層
上にエピタキシャルに形成されるＳｉ1-xＧｅx'の第３層とを備え、次いでそれ
によってＳｉ1-xＧｅx'層が元の部分的に緩和したＳｉ1-xＧｅx層１と比較して
より緩和するものである。このＳｉ1-yＧｅyの「オーバシュート」層による追加
の緩和の拡張は、この層の厚さに依存し、初期の部分的に緩和したＳｉ1-xＧｅx 層におけるその臨界厚によって制限されることになる。ｘが０．５よりも大きい
場合、２重の「オーバシュート」効果が好ましく、それによって、第１「オーバ
シュート」は、ｍ＝０．５ｘであるＳｉ1-mＧｅm層であり、第２「オーバシュー
ト」は、ｎ＝ｘ＋ｚかつｚが０．０１〜０．１の範囲にあるＳｉ1-nＧｅn層であ
る。
法および構造をさらに提供する。そのバッファ層は、半導体基板と、基板上で層
のＧｅ含有量が段階的な方式（または線型な方式）で増加し、かつｘが約０．１
〜約０．９の範囲にある段階的な濃度勾配（または線型な濃度勾配）をつけるこ
とによって、エピタキシャルに形成された、部分的に緩和した（＜５０％）Ｓｉ 1-x Ｇｅxの第１層と、ｙ＝ｘ＋ｚかつｚが０．０１〜０．１の範囲にある（これ
は、層をｘよりも大きく「オーバ・リラックス（over relax）」させる働きをす
る）、第１層上にエピタキシャルに形成されるＳｉ1-yＧｅyの第２層と、第２層
上にエピタキシャルに形成されるＳｉ1-xＧｅx'の第３層とを備え、次いでそれ
によってＳｉ1-xＧｅx'層が元の部分的に緩和したＳｉ1-xＧｅx層１と比較して
より緩和するものである。このＳｉ1-yＧｅyの「オーバシュート」層による追加
の緩和の拡張は、この層の厚さに依存し、初期の部分的に緩和したＳｉ1-xＧｅx 層におけるその臨界厚によって制限されることになる。ｘが０．５よりも大きい
場合、２重の「オーバシュート」効果が好ましく、それによって、第１「オーバ
シュート」は、ｍ＝０．５ｘであるＳｉ1-mＧｅm層であり、第２「オーバシュー
ト」は、ｎ＝ｘ＋ｚかつｚが０．０１〜０．１の範囲にあるＳｉ1-nＧｅn層であ
る。
【００１６】 本発明の目的は、非常に高い正孔移動度を伴うチャネルを有するｐチャネル電
界効果トランジスタを形成することを可能とする層状構造を提供することである
。
界効果トランジスタを形成することを可能とする層状構造を提供することである
。
【００１７】 本発明の別の目的は、活性チャネルがひずみＧｅ層であるｐチャネル・デバイ
スを提供することである。
スを提供することである。
【００１８】 本発明の別の目的は、チャネル構造が、単一ＳｉＧｅ層を使用する置換チャネ
ルと比較して、正孔キャリアに関してより高いバリアまたはより深い拘束チャネ
ルの利点を有する、より高い圧縮ひずみを利用するｐチャネル・デバイスを提供
することである。
ルと比較して、正孔キャリアに関してより高いバリアまたはより深い拘束チャネ
ルの利点を有する、より高い圧縮ひずみを利用するｐチャネル・デバイスを提供
することである。
【００１９】 本発明の別の目的は、ｐチャネル・デバイスに対する圧縮ひずみの下でＧｅ層
の埋込みチャネルを提供することである。
の埋込みチャネルを提供することである。
【００２０】 本発明の別の目的は、厚さ１００〜２００ÅのひずみＧｅ層から構成される最
適なｐチャネル構造中で１０００ｃｍ2／Ｖｓよりも大きい正孔移動度を提供し
、ＳｉＧｅ材料系中で最高の正孔移動度を生成することである。
適なｐチャネル構造中で１０００ｃｍ2／Ｖｓよりも大きい正孔移動度を提供し
、ＳｉＧｅ材料系中で最高の正孔移動度を生成することである。
【００２１】 本発明の別の目的は、スペーサ層がそれぞれ、３つまたは２つのＳｉＧｅ層の
いずれかから構成される３重または２重設計であるｐチャネル・デバイスを提供
することである。
いずれかから構成される３重または２重設計であるｐチャネル・デバイスを提供
することである。
【００２２】 本発明の別の目的は、活性チャネルが、対称な２重スペーサ層設計でチャネル
の上および下に位置する２つのサプライ層によって対称にドープされるｐチャネ
ル・デバイスを提供することである。
の上および下に位置する２つのサプライ層によって対称にドープされるｐチャネ
ル・デバイスを提供することである。
【００２３】 本発明の別の目的は、活性チャネルが、非対称なスペーサ層設計でチャネルの
上および下に位置する２つのサプライ層によって非対称にドープされるｐチャネ
ル・デバイスを提供することである。
上および下に位置する２つのサプライ層によって非対称にドープされるｐチャネ
ル・デバイスを提供することである。
【００２４】 本発明の別の目的は、活性Ｇｅチャネルが高い電子および正孔移動度を有し、
エンハンスメント・モードで動作することができる表面近傍チャネル・デバイス
（near surface channel device）を提供することである。
エンハンスメント・モードで動作することができる表面近傍チャネル・デバイス
（near surface channel device）を提供することである。
【００２５】 本発明の別の目的は、活性Ｇｅチャネルが高移動度を有する相補型ＭＯＳＦＥ
Ｔデバイスを作成するのに適した表面近傍チャネル・デバイスを提供することで
ある。
Ｔデバイスを作成するのに適した表面近傍チャネル・デバイスを提供することで
ある。
【００２６】 本発明の別の目的は、ＳｉＧｅバッファ構造のグレードアップ（grade-up）組
成中で、単一オーバシュート層（ｘ≦０．５のとき）または２重オーバシュート
層（ｘ＞０．５のとき）の追加によって、所望の緩和Ｓｉ1-xＧｅx層をより良好
に達成することができる層状構造および方式を提供することである。
成中で、単一オーバシュート層（ｘ≦０．５のとき）または２重オーバシュート
層（ｘ＞０．５のとき）の追加によって、所望の緩和Ｓｉ1-xＧｅx層をより良好
に達成することができる層状構造および方式を提供することである。
【００２７】
図面を、具体的には図１を参照すると、本発明の実施形態を示すために、Ｇｅ
ｐチャネル変調ドープＳｉＧｅヘテロ構造についての層状構造１０の断面図が
示されている。層１２〜１８は、超高真空化学的気相付着（ＵＨＶ−ＣＶＤ）、
分子線エピタキシ（ＭＢＥ）、または急速熱処理化学的気相付着（ＲＴＣＶＤ）
などのエピタキシャル成長技法を使用して単結晶半導体基板１１上にエピタキシ
ャルに成長させる。単結晶半導体基板１１は、Ｓｉ、ＳｉＧｅ、Ｇｅ、ＳｉＣ、
ＧａＡｓ、ＳＯＳ（silicon-on-sapphire）、ＳＯＩ（silicon-on-insulator）
、ＢＥＳＯＩ（Bond and Etch back Silicon On Insulator）などでよい。シリ
コン基板上にエピタキシャルＳｉおよびＳｉ1-xＧｅx膜を成長させるためのＵＨ
Ｖ−ＣＶＤ法の説明のために、B.S.マイヤーソン（Meyerson）の「Method and A
pparatus for Low Temperature, Low Pressure Chemical Vapor Deposition of
Epitaxial Silicon Layers」と題する米国特許第５２９８４５２号（１９９４年
３月２９日発行）を参照し、参照により本明細書に組み込む。
ｐチャネル変調ドープＳｉＧｅヘテロ構造についての層状構造１０の断面図が
示されている。層１２〜１８は、超高真空化学的気相付着（ＵＨＶ−ＣＶＤ）、
分子線エピタキシ（ＭＢＥ）、または急速熱処理化学的気相付着（ＲＴＣＶＤ）
などのエピタキシャル成長技法を使用して単結晶半導体基板１１上にエピタキシ
ャルに成長させる。単結晶半導体基板１１は、Ｓｉ、ＳｉＧｅ、Ｇｅ、ＳｉＣ、
ＧａＡｓ、ＳＯＳ（silicon-on-sapphire）、ＳＯＩ（silicon-on-insulator）
、ＢＥＳＯＩ（Bond and Etch back Silicon On Insulator）などでよい。シリ
コン基板上にエピタキシャルＳｉおよびＳｉ1-xＧｅx膜を成長させるためのＵＨ
Ｖ−ＣＶＤ法の説明のために、B.S.マイヤーソン（Meyerson）の「Method and A
pparatus for Low Temperature, Low Pressure Chemical Vapor Deposition of
Epitaxial Silicon Layers」と題する米国特許第５２９８４５２号（１９９４年
３月２９日発行）を参照し、参照により本明細書に組み込む。
【００２８】 層状構造１０の下部の、層１２Ｃ'、１２Ｂ'、および１２Ａ'についての好ま
しい層状構造１２'の図を図２に示す。図２は、２次イオン質量分析法（ＳＩＭ
Ｓ）によって測定した、図１のＳｉＧｅ層状構造１０の層１２Ｃ、１２Ｂ、およ
び１２Ａの対応するＧｅ組成プロフィールを示す。図２では、縦座標は原子百分
率でのＧｅ濃度を表し、横座標はミクロンでの近似深さを表す。図２では、曲線
部分２１'〜３１'を含む曲線部分１２Ａ'と、１２Ｂ'と、１２Ｃ'とは、図１に
示す層１２Ａ、１２Ｂ、および１２ＣでのＧｅ濃度に対応する。
しい層状構造１２'の図を図２に示す。図２は、２次イオン質量分析法（ＳＩＭ
Ｓ）によって測定した、図１のＳｉＧｅ層状構造１０の層１２Ｃ、１２Ｂ、およ
び１２Ａの対応するＧｅ組成プロフィールを示す。図２では、縦座標は原子百分
率でのＧｅ濃度を表し、横座標はミクロンでの近似深さを表す。図２では、曲線
部分２１'〜３１'を含む曲線部分１２Ａ'と、１２Ｂ'と、１２Ｃ'とは、図１に
示す層１２Ａ、１２Ｂ、および１２ＣでのＧｅ濃度に対応する。
【００２９】 図３は、デバイス領域のみを示す、図２の上部だけの拡大図である。図３では
、左側の縦座標は、原子百分率でのＧｅ濃度を表し、横座標はオングストローム
での近似深さを表す。曲線３２は、Ｇｅ濃度を近似深さの関数として示す。図３
では、右側の縦座標は、ホウ素濃度を原子／ｃｃで表し、曲線３３は、ホウ素濃
度を近似深さの関数として示す。
、左側の縦座標は、原子百分率でのＧｅ濃度を表し、横座標はオングストローム
での近似深さを表す。曲線３２は、Ｇｅ濃度を近似深さの関数として示す。図３
では、右側の縦座標は、ホウ素濃度を原子／ｃｃで表し、曲線３３は、ホウ素濃
度を近似深さの関数として示す。
【００３０】 基板１１の上面上に形成される緩和Ｓｉ1-xＧｅx合金の、図１および２の層１
２Ａとして説明した第１エピタキシャル層は、層２１〜３１を備える階段状に濃
度勾配のあるＧｅ組成層構造から構成される。層２１〜３１は、新しい転位を生
成するための機構として修正フランク・リード転位源を介してバッファ層２１〜
３１中または下の基板１１中でひずみが緩和される図２に示す好ましいプロフィ
ールを有する。修正フランク・リード転位源を介して緩和を得るためのＧｅ合金
ドーピング・プロフィールは、F.K.リガウス（Legoues）およびB.S.マイヤーソ
ンの米国特許第５６５９１８７号（１９９７年８月１９日発行）に記載されてお
り、これを参照により本明細書に組み込む。
２Ａとして説明した第１エピタキシャル層は、層２１〜３１を備える階段状に濃
度勾配のあるＧｅ組成層構造から構成される。層２１〜３１は、新しい転位を生
成するための機構として修正フランク・リード転位源を介してバッファ層２１〜
３１中または下の基板１１中でひずみが緩和される図２に示す好ましいプロフィ
ールを有する。修正フランク・リード転位源を介して緩和を得るためのＧｅ合金
ドーピング・プロフィールは、F.K.リガウス（Legoues）およびB.S.マイヤーソ
ンの米国特許第５６５９１８７号（１９９７年８月１９日発行）に記載されてお
り、これを参照により本明細書に組み込む。
【００３１】 バッファ層１２は、層１２Ａ、１２Ｂ、および１２Ｃを備え、当初はアンドー
プで、かつ緩和させることができ、層１２および１３の間の界面１９で約５０％
〜約８０％の範囲で、好ましくは約６５％の値のＧｅ組成を有することができる
。
プで、かつ緩和させることができ、層１２および１３の間の界面１９で約５０％
〜約８０％の範囲で、好ましくは約６５％の値のＧｅ組成を有することができる
。
【００３２】 層１２の設計は、実際にはＳｉ基板１１の上に形成される濃度勾配のあるＧｅ
組成のＳｉ1-xＧｅx層１２Ａから始まり、層１２Ａの上に形成されるＳｉ1-yＧ
ｅy層１２Ｂのオーバシュート層が続き、ここで、ｙ＝ｘ＋ｚで、ｚが０．０１
〜０．１の範囲にあり、好ましくは０．０５の値であり、最後に層１２Ｂ上に形
成されるより緩和したＳｉ1-xＧｅx'層１２Ｃが続く。オーバシュート層１２Ｂ
は、Ｇｅ濃度のオーバシュートを有し、追加のストレスを層中に提供し、格子間
隔の緩和を誘発する。基本的には、オーバシュート層１２Ｂは、界面１９で上端
のＳｉ1-xＧｅx'表面層１２Ｃに対して高程度の緩和、すなわち＞９０％を保証
する働きをする。完全に緩和したＳｉ1-xＧｅx'層１２Ｃを達成する好ましい場
合では、図２の曲線部分２１'〜３１'に対する曲線部分１２Ｂ'によって示され
るように、Ｓｉ0.30Ｇｅ0.70のオーバシュート層１２Ｂを使用することが望まし
い。緩和Ｓｉ1-xＧｅx'層１２Ｃでは、面内格子パラメータａSiGe（ｘ）は、式
（１）によって与えられる。 ａSiGe（ｘ）＝ａSi＋（ａGe−ａSi）ｘ （１） ただし、ｘはＧｅ含有量、１−ｘはＳｉ含有量であり、ａSiおよびａGeは、それ
ぞれＳｉおよびＧｅについての格子定数であり、したがって上端のＳｉ0.35Ｇｅ 0.65 表面層が＞９０％緩和される好ましい場合では、層１２Ｃは、５．０２Åよ
りも大きい格子定数を有することになる。
組成のＳｉ1-xＧｅx層１２Ａから始まり、層１２Ａの上に形成されるＳｉ1-yＧ
ｅy層１２Ｂのオーバシュート層が続き、ここで、ｙ＝ｘ＋ｚで、ｚが０．０１
〜０．１の範囲にあり、好ましくは０．０５の値であり、最後に層１２Ｂ上に形
成されるより緩和したＳｉ1-xＧｅx'層１２Ｃが続く。オーバシュート層１２Ｂ
は、Ｇｅ濃度のオーバシュートを有し、追加のストレスを層中に提供し、格子間
隔の緩和を誘発する。基本的には、オーバシュート層１２Ｂは、界面１９で上端
のＳｉ1-xＧｅx'表面層１２Ｃに対して高程度の緩和、すなわち＞９０％を保証
する働きをする。完全に緩和したＳｉ1-xＧｅx'層１２Ｃを達成する好ましい場
合では、図２の曲線部分２１'〜３１'に対する曲線部分１２Ｂ'によって示され
るように、Ｓｉ0.30Ｇｅ0.70のオーバシュート層１２Ｂを使用することが望まし
い。緩和Ｓｉ1-xＧｅx'層１２Ｃでは、面内格子パラメータａSiGe（ｘ）は、式
（１）によって与えられる。 ａSiGe（ｘ）＝ａSi＋（ａGe−ａSi）ｘ （１） ただし、ｘはＧｅ含有量、１−ｘはＳｉ含有量であり、ａSiおよびａGeは、それ
ぞれＳｉおよびＧｅについての格子定数であり、したがって上端のＳｉ0.35Ｇｅ 0.65 表面層が＞９０％緩和される好ましい場合では、層１２Ｃは、５．０２Åよ
りも大きい格子定数を有することになる。
【００３３】 Ｓｉ1-xＧｅx'層１２Ｃが０．５０より大きいＧｅ組成値ｘを有する場合、２
重の「オーバシュート」層状構造が好ましく、それによって第１「オーバシュー
ト」は、ｍ＝０．５ｘであるＳｉ1-mＧｅm層であり、第２「オーバシュート」は
、ｎ＝ｘ＋ｚかつｚが０．０１〜０．１の範囲にあるＳｉ1-nＧｅn層である。し
たがって、前述の完全に緩和したＳｉ0.35Ｇｅ0.65を達成する好ましい場合では
、図２で曲線部分２１'〜３１'に対する曲線部分２８'によって示されるように
、Ｓｉ0.65Ｇｅ0.35の第１オーバシュートＳｉ1-mＧｅm層を使用し、図２で曲線
部分２１'〜３１'に対する曲線部分１２Ｂ'によって示されるように、Ｓｉ0.30
Ｇｅ0.70の第２オーバシュートＳｉ1-nＧｅn層を使用することが望ましい。
重の「オーバシュート」層状構造が好ましく、それによって第１「オーバシュー
ト」は、ｍ＝０．５ｘであるＳｉ1-mＧｅm層であり、第２「オーバシュート」は
、ｎ＝ｘ＋ｚかつｚが０．０１〜０．１の範囲にあるＳｉ1-nＧｅn層である。し
たがって、前述の完全に緩和したＳｉ0.35Ｇｅ0.65を達成する好ましい場合では
、図２で曲線部分２１'〜３１'に対する曲線部分２８'によって示されるように
、Ｓｉ0.65Ｇｅ0.35の第１オーバシュートＳｉ1-mＧｅm層を使用し、図２で曲線
部分２１'〜３１'に対する曲線部分１２Ｂ'によって示されるように、Ｓｉ0.30
Ｇｅ0.70の第２オーバシュートＳｉ1-nＧｅn層を使用することが望ましい。
【００３４】 構造的には、Ｇｅの格子間隔層が単結晶Ｓｉの格子間隔よりも１．０４倍大き
いために４．２％の格子間ミスフィットがある、緩和層１２Ｃの上面すなわち界
面１９と、下にあるＳｉ基板１１、３１との間の格子間不整合によって引き起こ
されるひずみを、層１２は緩和する働きをする。層１２のバッファ厚は、２．５
〜６μｍの範囲にすることができるが、好ましい厚さは、約４．５μｍであり、
Ｇｅ組成プロフィールは、図２の、２つのオーバシュート層２８'および１２Ｂ'
を有する層２１'〜３１'によって示されるように、増分層あたりの段階的増加０
．０５Ｇｅを用いて、好ましい段階的な方式（連続的、線型的濃度勾配方式と比
較して）でｘ＝０からｘ＝０．１０〜１．０の範囲、好ましくは値ｘ＝０．６５
まで増加する。
いために４．２％の格子間ミスフィットがある、緩和層１２Ｃの上面すなわち界
面１９と、下にあるＳｉ基板１１、３１との間の格子間不整合によって引き起こ
されるひずみを、層１２は緩和する働きをする。層１２のバッファ厚は、２．５
〜６μｍの範囲にすることができるが、好ましい厚さは、約４．５μｍであり、
Ｇｅ組成プロフィールは、図２の、２つのオーバシュート層２８'および１２Ｂ'
を有する層２１'〜３１'によって示されるように、増分層あたりの段階的増加０
．０５Ｇｅを用いて、好ましい段階的な方式（連続的、線型的濃度勾配方式と比
較して）でｘ＝０からｘ＝０．１０〜１．０の範囲、好ましくは値ｘ＝０．６５
まで増加する。
【００３５】 シリコンおよびシリコン含有膜すなわちＳｉ：Ｂ、Ｓｉ：Ｐ、ＳｉＧｅ、Ｓｉ
Ｇｅ：Ｂ、ＳｉＧｅ：Ｐ、ＳｉＧｅＣ、ＳｉＧｅＣ：Ｂ、ＳｉＧｅＣ：Ｐを成長
させる好ましい方法は、B.S.マイヤーソンの米国特許第５２９８４５２号（１９
９４年３月２９日発行）に記載されているＵＨＶ−ＣＶＤプロセスである。上述
のシリコンおよびシリコン含有膜を成長させるのに適したＵＨＶ−ＣＶＤ反応器
は、スイスのBlazers and Leybold Holding AG、スウェーデンのEpigress、およ
び米国ニューヨークRonkonkomaのCVD Equipment Corp.より入手可能である。界
面、合金プロフィール、およびドーパント・プロフィールが向上した、エピタキ
シャルＳｉ、Ｓｉ1-xＧｅx、および誘電体を成長させる追加のＵＨＶ−ＣＶＤお
よび低圧（ＬＰ）−ＣＶＤ方法の説明のために、本明細書の譲受人に譲渡される
、J.O.チュー（Chu）他の「Advanced Integrated Chemical Vacuum Deposition
(AICVD) For Semiconductor」と題する米国特許第６０１３１３４号（２０００
年１月１１日発行）が参照され、これは参照により本明細書に組み込まれる。
Ｇｅ：Ｂ、ＳｉＧｅ：Ｐ、ＳｉＧｅＣ、ＳｉＧｅＣ：Ｂ、ＳｉＧｅＣ：Ｐを成長
させる好ましい方法は、B.S.マイヤーソンの米国特許第５２９８４５２号（１９
９４年３月２９日発行）に記載されているＵＨＶ−ＣＶＤプロセスである。上述
のシリコンおよびシリコン含有膜を成長させるのに適したＵＨＶ−ＣＶＤ反応器
は、スイスのBlazers and Leybold Holding AG、スウェーデンのEpigress、およ
び米国ニューヨークRonkonkomaのCVD Equipment Corp.より入手可能である。界
面、合金プロフィール、およびドーパント・プロフィールが向上した、エピタキ
シャルＳｉ、Ｓｉ1-xＧｅx、および誘電体を成長させる追加のＵＨＶ−ＣＶＤお
よび低圧（ＬＰ）−ＣＶＤ方法の説明のために、本明細書の譲受人に譲渡される
、J.O.チュー（Chu）他の「Advanced Integrated Chemical Vacuum Deposition
(AICVD) For Semiconductor」と題する米国特許第６０１３１３４号（２０００
年１月１１日発行）が参照され、これは参照により本明細書に組み込まれる。
【００３６】 Ｇｅ ｐチャネル変調ドープＳｉＧｅヘテロ構造における層状構造１０では、
図１に示すｐドープされたひずみまたは緩和ＳｉＧｅ層１３が、層１２Ｃの上に
まず形成され、活性チャネルの下のドナーまたはサプライ層として働く。層１３
は、１〜２０ｎｍの範囲の厚さを有することができ、電気的に活性なドナー・ド
ーズを１〜５×１０12ｃｍ-2の範囲で有するべきである。ｐドープ層１３は、２
０％から＜７０％の範囲、好ましくは３０％〜４０％の範囲のＧｅ組成と、好ま
しくは２〜４ｎｍの範囲の厚さを有して、ひずませるか、または緩和させること
ができる。層１３のｐ形ドーパントは、層１３のエピタキシャル成長の間、Ｂ2
Ｈ6の異なるフローでドーピングすることによって、ＳｉＧｅ層１３中に取り込
むことができる。好ましいホウ素ドーパント・プロフィール層１３の例が、図２
の曲線部分３３によって積算ドーズ約２．０×１０12ホウ素／ｃｍ2で示される
。隣接する層に対する層１３などの階段ドープ層を形成するために、F.カードン
（Cardone）他の「Abrupt 'Delta-Like' Doping In Si And SiGe Films by UHV-
CVD」と題する、米国特許出願番号第０８／８８５６１１号（１９９７年６月３
０日出願）への参照を行い、これを参照により本明細書に組み込む。ひずませる
、または緩和させることができるアンドープのＳｉＧｅ層１４（ＣＶＤまたは他
の成長システムからの望ましくないバックグラウンド・ドーピングを除く）は、
スペーサ層としてｐドープ層１３の上にエピタキシャルに形成される。層１４は
、層１３中のドーパントを、その上に形成すべき活性チャネル層１７から分離す
る働きをする。層１４の厚さは、緩和層１２の界面１９での格子間隔に対するＳ
ｉＧｅ層の臨界厚より下にとどまるべきである。層１４の好ましい厚さは、界面
１９での層１２が緩和Ｓｉ0.35Ｇｅ0.65層である場合に、２５％〜３０％の範囲
のＧｅ組成では２〜４ｎｍの範囲にある。第２アンドープＳｉＧｅ層１５（ＣＶ
Ｄシステムからの望ましくないバックグラウンド・ドーピングを除く）は、層１
４の上にエピタキシャルに形成され、層１３と同様に、スペーサ層としてさらに
層１３中のドーパントを上のＧｅチャネル層１７から分離する働きをする。同様
に、層１５の厚さは、緩和層１２の界面１９での格子間隔に対するＳｉＧｅ層の
臨界厚より下にとどまるべきであり、好ましい厚さは、層１２が緩和Ｓｉ0.35Ｇ
ｅ0.65層である場合に、２０％〜２５％の範囲の好ましいＧｅ組成では１〜３ｎ
ｍの範囲にある。
図１に示すｐドープされたひずみまたは緩和ＳｉＧｅ層１３が、層１２Ｃの上に
まず形成され、活性チャネルの下のドナーまたはサプライ層として働く。層１３
は、１〜２０ｎｍの範囲の厚さを有することができ、電気的に活性なドナー・ド
ーズを１〜５×１０12ｃｍ-2の範囲で有するべきである。ｐドープ層１３は、２
０％から＜７０％の範囲、好ましくは３０％〜４０％の範囲のＧｅ組成と、好ま
しくは２〜４ｎｍの範囲の厚さを有して、ひずませるか、または緩和させること
ができる。層１３のｐ形ドーパントは、層１３のエピタキシャル成長の間、Ｂ2
Ｈ6の異なるフローでドーピングすることによって、ＳｉＧｅ層１３中に取り込
むことができる。好ましいホウ素ドーパント・プロフィール層１３の例が、図２
の曲線部分３３によって積算ドーズ約２．０×１０12ホウ素／ｃｍ2で示される
。隣接する層に対する層１３などの階段ドープ層を形成するために、F.カードン
（Cardone）他の「Abrupt 'Delta-Like' Doping In Si And SiGe Films by UHV-
CVD」と題する、米国特許出願番号第０８／８８５６１１号（１９９７年６月３
０日出願）への参照を行い、これを参照により本明細書に組み込む。ひずませる
、または緩和させることができるアンドープのＳｉＧｅ層１４（ＣＶＤまたは他
の成長システムからの望ましくないバックグラウンド・ドーピングを除く）は、
スペーサ層としてｐドープ層１３の上にエピタキシャルに形成される。層１４は
、層１３中のドーパントを、その上に形成すべき活性チャネル層１７から分離す
る働きをする。層１４の厚さは、緩和層１２の界面１９での格子間隔に対するＳ
ｉＧｅ層の臨界厚より下にとどまるべきである。層１４の好ましい厚さは、界面
１９での層１２が緩和Ｓｉ0.35Ｇｅ0.65層である場合に、２５％〜３０％の範囲
のＧｅ組成では２〜４ｎｍの範囲にある。第２アンドープＳｉＧｅ層１５（ＣＶ
Ｄシステムからの望ましくないバックグラウンド・ドーピングを除く）は、層１
４の上にエピタキシャルに形成され、層１３と同様に、スペーサ層としてさらに
層１３中のドーパントを上のＧｅチャネル層１７から分離する働きをする。同様
に、層１５の厚さは、緩和層１２の界面１９での格子間隔に対するＳｉＧｅ層の
臨界厚より下にとどまるべきであり、好ましい厚さは、層１２が緩和Ｓｉ0.35Ｇ
ｅ0.65層である場合に、２０％〜２５％の範囲の好ましいＧｅ組成では１〜３ｎ
ｍの範囲にある。
【００３７】 次に、第３アンドープＳｉＧｅ層１６（ＣＶＤシステムからの望ましくないバ
ックグラウンド・ドーピングを除く）は、層１５の上にエピタキシャルに形成さ
れ、層１４〜１５と類似して、層１７中の高い正孔移動度を維持するために、ス
ペーサ層としてさらに層１３中のドーパントを上のＧｅチャネル層１７から分離
する働きをする。やはり層１４〜１５に類似して、層１６の厚さは、緩和層１２
の界面１９での格子間隔に対するＳｉＧｅ層の臨界厚より下にとどまるべきであ
る。層１６の好ましい厚さは、層１２が緩和Ｓｉ0.35Ｇｅ0.65層である場合に、
４０％〜５０％の範囲の好ましいＧｅ組成では１〜４ｎｍの範囲にある。室温で
高相互コンダクタンスを有するデバイス性能を達成するためには、スペーサ層１
４〜１６の層厚を最小にすることが好ましい。
ックグラウンド・ドーピングを除く）は、層１５の上にエピタキシャルに形成さ
れ、層１４〜１５と類似して、層１７中の高い正孔移動度を維持するために、ス
ペーサ層としてさらに層１３中のドーパントを上のＧｅチャネル層１７から分離
する働きをする。やはり層１４〜１５に類似して、層１６の厚さは、緩和層１２
の界面１９での格子間隔に対するＳｉＧｅ層の臨界厚より下にとどまるべきであ
る。層１６の好ましい厚さは、層１２が緩和Ｓｉ0.35Ｇｅ0.65層である場合に、
４０％〜５０％の範囲の好ましいＧｅ組成では１〜４ｎｍの範囲にある。室温で
高相互コンダクタンスを有するデバイス性能を達成するためには、スペーサ層１
４〜１６の層厚を最小にすることが好ましい。
【００３８】 圧縮ひずみＧｅ層１７は、ｐチャネル電界効果トランジスタにおける活性高移
動度ｐチャネル３３として働く層１６の上にエピタキシャルに成長する。シリコ
ン基板上にエピタキシャルＧｅ被膜を成長させるためのＵＨＶ−ＣＶＤ方法の詳
細な説明のために、S.Akbar, J.O.ChuおよびB Cunninghamの「Heteroepitaxial
Growth of Germanium on Silicon by UHV/CVD」と題する米国特許第５２５９９
１８号（１９９３年１１月９日発行）への参照を行い、これを参照により本明細
書に組み込む。層１７が効果的な高移動度ｐチャネル３９となるために、エピタ
キシャルＧｅは、構造的欠陥、すなわち積層欠陥（stacking fault）や、層１６
と１７との間の界面粗さの問題もないデバイス品質の層でなければならない。例
えば、層１２Ｃが界面１９で緩和Ｓｉ0.35Ｇｅ0.65層である好ましい場合では、
Ｇｅ層１７の厚さは、２〜２５０オングストロームの範囲、好ましくは図５に示
すように１４０〜１５０オングストロームの範囲にすることができる。
動度ｐチャネル３３として働く層１６の上にエピタキシャルに成長する。シリコ
ン基板上にエピタキシャルＧｅ被膜を成長させるためのＵＨＶ−ＣＶＤ方法の詳
細な説明のために、S.Akbar, J.O.ChuおよびB Cunninghamの「Heteroepitaxial
Growth of Germanium on Silicon by UHV/CVD」と題する米国特許第５２５９９
１８号（１９９３年１１月９日発行）への参照を行い、これを参照により本明細
書に組み込む。層１７が効果的な高移動度ｐチャネル３９となるために、エピタ
キシャルＧｅは、構造的欠陥、すなわち積層欠陥（stacking fault）や、層１６
と１７との間の界面粗さの問題もないデバイス品質の層でなければならない。例
えば、層１２Ｃが界面１９で緩和Ｓｉ0.35Ｇｅ0.65層である好ましい場合では、
Ｇｅ層１７の厚さは、２〜２５０オングストロームの範囲、好ましくは図５に示
すように１４０〜１５０オングストロームの範囲にすることができる。
【００３９】 層１２Ｃが緩和Ｓｉ0.35Ｇｅ0.65層である場合のＧｅチャネル厚について好ま
しい実施形態は、データを図４に再プロットした公表された結果と一致すること
に留意されたい。この公表されたデータは、Y.H.Xie、D.Monroe、E.A.Fitzgeral
d、P.J.Silverman、F.A.Thiel、およびG.P.Watsonによる「Very high mobility
two-dimensional hole gas in Si/GexSi1-x/Ge structures grown by molecular
beam epitaxy」と題するAppl.Phys.Lett.64(16)、１９９３年１０月１８日、２
２６３〜２２６４ページの論文からのものであり、これを参照により本明細書に
組み込む。図４では、縦座標は正孔移動度μhをｃｍ2／Ｖｓで表し、横座標は、
Ｇｅチャネル幅または厚さをオングストロームで表す。４．２Ｋでの２次元正孔
ガス（２ＤＨＧ）の測定される移動度と、変調ドープ・ヘテロ構造（ＭＢＥによ
って成長）中のＧｅチャネル厚さとの関係を図４に示す。ただし曲線部分３４は
、完全に緩和したＳｉ0.40Ｇｅ0.60バッファ上に製造されたＧｅチャネル層を表
し、曲線部分３５は、Ｓｉ基板上に成長した、緩和Ｓｉ0.30Ｇｅ0.70バッファ層
上に製造されたＧｅチャネル層に対応する。Ｓｉ0.40Ｇｅ0.60バッファ上に製造
されたＧｅチャネルについての最高の正孔移動度を示す図４の曲線３４のピーク
部分は、前述の好ましい実施形態とよく一致する、１４０〜１５０オングストロ
ームの範囲にある最適なＧｅチャネル幅に対応している。曲線３４のＳｉ0.40Ｇ
ｅ0.60層とは反対に、好ましいバッファ層１２が緩和Ｓｉ0.65Ｇｅ0.35層である
ので、実際の最適なＧｅチャネル幅または厚さは、１５０オングストロームより
も大きくなることになり、１５０〜２００オングストロームの範囲にすることが
できる。
しい実施形態は、データを図４に再プロットした公表された結果と一致すること
に留意されたい。この公表されたデータは、Y.H.Xie、D.Monroe、E.A.Fitzgeral
d、P.J.Silverman、F.A.Thiel、およびG.P.Watsonによる「Very high mobility
two-dimensional hole gas in Si/GexSi1-x/Ge structures grown by molecular
beam epitaxy」と題するAppl.Phys.Lett.64(16)、１９９３年１０月１８日、２
２６３〜２２６４ページの論文からのものであり、これを参照により本明細書に
組み込む。図４では、縦座標は正孔移動度μhをｃｍ2／Ｖｓで表し、横座標は、
Ｇｅチャネル幅または厚さをオングストロームで表す。４．２Ｋでの２次元正孔
ガス（２ＤＨＧ）の測定される移動度と、変調ドープ・ヘテロ構造（ＭＢＥによ
って成長）中のＧｅチャネル厚さとの関係を図４に示す。ただし曲線部分３４は
、完全に緩和したＳｉ0.40Ｇｅ0.60バッファ上に製造されたＧｅチャネル層を表
し、曲線部分３５は、Ｓｉ基板上に成長した、緩和Ｓｉ0.30Ｇｅ0.70バッファ層
上に製造されたＧｅチャネル層に対応する。Ｓｉ0.40Ｇｅ0.60バッファ上に製造
されたＧｅチャネルについての最高の正孔移動度を示す図４の曲線３４のピーク
部分は、前述の好ましい実施形態とよく一致する、１４０〜１５０オングストロ
ームの範囲にある最適なＧｅチャネル幅に対応している。曲線３４のＳｉ0.40Ｇ
ｅ0.60層とは反対に、好ましいバッファ層１２が緩和Ｓｉ0.65Ｇｅ0.35層である
ので、実際の最適なＧｅチャネル幅または厚さは、１５０オングストロームより
も大きくなることになり、１５０〜２００オングストロームの範囲にすることが
できる。
【００４０】 図５は、一般に１０4欠陥／ｃｍ2より小さく、１０3〜１０6欠陥／ｃｍ2の範
囲にある可能性がある積層欠陥（stacking fault）を有する、前述の好ましい実
施形態での高移動度Ｇｅチャネル層１７を示す。図５では、界面３６での層１７
の上面の平滑度を示す。積層欠陥（stacking fault）は、界面１９での層１２の
９０％の緩和によって、１０6欠陥／ｃｍ2未満に減少する。積層欠陥（stacking
fault）は、原子の余分な層の挿入または部分原子層の削除のいずれかによる、
結晶格子中の原子面の通常の積層配列における乱れから生ずる結晶格子中の面欠
陥（planar defect）である。層の緩和の比率は、Ｘ線回折（ＸＲＤ）技法など
によって、格子定数を測定することによって決定することができる。
囲にある可能性がある積層欠陥（stacking fault）を有する、前述の好ましい実
施形態での高移動度Ｇｅチャネル層１７を示す。図５では、界面３６での層１７
の上面の平滑度を示す。積層欠陥（stacking fault）は、界面１９での層１２の
９０％の緩和によって、１０6欠陥／ｃｍ2未満に減少する。積層欠陥（stacking
fault）は、原子の余分な層の挿入または部分原子層の削除のいずれかによる、
結晶格子中の原子面の通常の積層配列における乱れから生ずる結晶格子中の面欠
陥（planar defect）である。層の緩和の比率は、Ｘ線回折（ＸＲＤ）技法など
によって、格子定数を測定することによって決定することができる。
【００４１】 層１７の上に、２０〜５０％の範囲の好ましいＧｅ組成を有するＳｉＧｅキャ
ップ層１８を成長させ、このＳｉＧｅキャップ層１８は、ｐチャネル３９を表面
から分離し、層１７中の正孔キャリアを閉じ込める働きをする。層１７に関する
厚さは、２〜２５ｎｍの範囲、好ましくは１０〜１５ｎｍの範囲にすることがで
きる。層１３、１４、１５、１６、および１８は、シリコンおよびゲルマニウム
の同じ組成を有することができ、同じ格子間隔を提供することができる。その場
合、Ｇｅ含有量は、界面１９の層１２Ｃが緩和Ｓｉ0.35Ｇｅ0.65バッファ層と同
等な格子間隔を有する場合、２０〜７０％の範囲、好ましくは２０〜５０％の範
囲にすることができる。
ップ層１８を成長させ、このＳｉＧｅキャップ層１８は、ｐチャネル３９を表面
から分離し、層１７中の正孔キャリアを閉じ込める働きをする。層１７に関する
厚さは、２〜２５ｎｍの範囲、好ましくは１０〜１５ｎｍの範囲にすることがで
きる。層１３、１４、１５、１６、および１８は、シリコンおよびゲルマニウム
の同じ組成を有することができ、同じ格子間隔を提供することができる。その場
合、Ｇｅ含有量は、界面１９の層１２Ｃが緩和Ｓｉ0.35Ｇｅ0.65バッファ層と同
等な格子間隔を有する場合、２０〜７０％の範囲、好ましくは２０〜５０％の範
囲にすることができる。
【００４２】 正孔のチャネル閉じ込めと、その向上した輸送移動度とは、Ｓｉに対する純粋
Ｇｅについての４．２％大きい格子定数から生ずる、界面１９での層１２の緩和
バッファ層に対して高いＧｅ含有量層を有する複合チャネル構造中のより高い圧
縮ひずみの結果である。層１２の緩和ＳｉＧｅバッファ上に形成されたＧｅチャ
ネル層中で圧縮ひずみを生み出し、向上させる構造的能力は、ｐチャネル層１７
の伝導帯および価電子帯を著しく変更する。さらに、ｐチャネル変調ドープヘテ
ロ構造の設計についての重要なパラメータは、層１２の緩和Ｓｉ1-xＧｅxエピ層
と比べて圧縮ひずみしたＧｅチャネル層の価電子帯オフセット（ΔＥν）であり
、以下の式で与えられる。 ΔＥν＝（０．７４−０．５３ｘ'）ｘ（ｅＶ） 上式でｘ'は層１２の緩和ＳｉＧｅエピ層のＧｅ含有量であり、ｘは正孔チャネ
ル中のＧｅ含有量である。この定式化は、R.PeopleおよびJ.C.Beanによる、「Ba
nd alignments of coherently strained GexSi1-x/Si heterostrucures on <001
> GeySi1-y substrates」、Appl.Phys.Lett.48(8)、１９８６年２月２４日、５
３８〜５４０ページの論文で報告されており、これを参照により本明細書に組み
込む。より具体的には、緩和Ｓｉ0.35Ｇｅ0.65の上に形成された純粋Ｇｅチャネ
ルの層１７に関する価電子帯不連続（ΔＥν）は、３９６ｍｅＶとなることにな
り、これは正孔閉じ込めのための効果的な量子井戸またはポテンシャル・バリア
である。重要なことに、ＳｉＧｅまたはＧｅ層中の圧縮ひずみは、価電子帯を重
い正孔バンドおよび軽い正孔バンドに分割し、それによってひずみチャネルに沿
ったキャリア輸送のための、軽い方の正孔質量を有する上側の価電子帯中の正孔
輸送は、正孔移動度の向上をもたらす。この正孔移動度は、以下で説明するよう
に、Ｓｉ ｐチャネル電界効果トランジスタで見出されるものよりも著しく高く
することができる。Ｓｉ ｐチャネル電界効果トランジスタで見出される正孔移
動度は、M.Rodderらによる「A 1.2V, 0.1μm Gate Length CMOS Technology: De
sign and Process Issues」と題するＩＥＤＭ ９８−６２３の論文で報告され
ているように、一般に移動度約７５ｃｍ2／Ｖｓを有する。したがって、図１に
示す高移動度Ｇｅチャネル３９構造について、占有正孔バンド中で測定される正
孔移動度は、層１７が１０〜１５ｎｍの範囲の厚さを有するＧｅチャネルである
場合、３００Ｋで、１５００ｃｍ2／Ｖｓから、２０００ｃｍ2／Ｖｓよりも大き
い範囲にあり、２０Ｋで、３００００ｃｍ2／Ｖｓから、５００００ｃｍ2／Ｖｓ
よりも大きい範囲にある。
Ｇｅについての４．２％大きい格子定数から生ずる、界面１９での層１２の緩和
バッファ層に対して高いＧｅ含有量層を有する複合チャネル構造中のより高い圧
縮ひずみの結果である。層１２の緩和ＳｉＧｅバッファ上に形成されたＧｅチャ
ネル層中で圧縮ひずみを生み出し、向上させる構造的能力は、ｐチャネル層１７
の伝導帯および価電子帯を著しく変更する。さらに、ｐチャネル変調ドープヘテ
ロ構造の設計についての重要なパラメータは、層１２の緩和Ｓｉ1-xＧｅxエピ層
と比べて圧縮ひずみしたＧｅチャネル層の価電子帯オフセット（ΔＥν）であり
、以下の式で与えられる。 ΔＥν＝（０．７４−０．５３ｘ'）ｘ（ｅＶ） 上式でｘ'は層１２の緩和ＳｉＧｅエピ層のＧｅ含有量であり、ｘは正孔チャネ
ル中のＧｅ含有量である。この定式化は、R.PeopleおよびJ.C.Beanによる、「Ba
nd alignments of coherently strained GexSi1-x/Si heterostrucures on <001
> GeySi1-y substrates」、Appl.Phys.Lett.48(8)、１９８６年２月２４日、５
３８〜５４０ページの論文で報告されており、これを参照により本明細書に組み
込む。より具体的には、緩和Ｓｉ0.35Ｇｅ0.65の上に形成された純粋Ｇｅチャネ
ルの層１７に関する価電子帯不連続（ΔＥν）は、３９６ｍｅＶとなることにな
り、これは正孔閉じ込めのための効果的な量子井戸またはポテンシャル・バリア
である。重要なことに、ＳｉＧｅまたはＧｅ層中の圧縮ひずみは、価電子帯を重
い正孔バンドおよび軽い正孔バンドに分割し、それによってひずみチャネルに沿
ったキャリア輸送のための、軽い方の正孔質量を有する上側の価電子帯中の正孔
輸送は、正孔移動度の向上をもたらす。この正孔移動度は、以下で説明するよう
に、Ｓｉ ｐチャネル電界効果トランジスタで見出されるものよりも著しく高く
することができる。Ｓｉ ｐチャネル電界効果トランジスタで見出される正孔移
動度は、M.Rodderらによる「A 1.2V, 0.1μm Gate Length CMOS Technology: De
sign and Process Issues」と題するＩＥＤＭ ９８−６２３の論文で報告され
ているように、一般に移動度約７５ｃｍ2／Ｖｓを有する。したがって、図１に
示す高移動度Ｇｅチャネル３９構造について、占有正孔バンド中で測定される正
孔移動度は、層１７が１０〜１５ｎｍの範囲の厚さを有するＧｅチャネルである
場合、３００Ｋで、１５００ｃｍ2／Ｖｓから、２０００ｃｍ2／Ｖｓよりも大き
い範囲にあり、２０Ｋで、３００００ｃｍ2／Ｖｓから、５００００ｃｍ2／Ｖｓ
よりも大きい範囲にある。
【００４３】 さらに図６では、曲線３７は、図５で示すような、１３８オングストロームの
厚さを有するＧｅ ｐチャネル３９を緩和Ｓｉ0.35Ｇｅ0.65バッファ層１２上に
適切に成長させるときの、測定した２次元正孔ガス（２ＤＨＧ）正孔移動度の挙
動を、Ｇｅ ｐチャネル３９についての温度の関数として示す。Ｇｅ ｐチャネ
ル層を、Ｓｉ0.35Ｇｅ0.65の層１２からのより低い含有量バッファ上に、または
不適切なＳｉＧｅバッファ層上に成長させるとき、不十分な品質または欠陥のあ
るＧｅチャネル構造と関連する、移動度の挙動低下が観測され、それは、組成プ
ロフィール、緩和の範囲、ならびに残りの積層欠陥（stacking fault）およびミ
スフィット転位などの層１２の適切な設計へのＧｅ ｐチャネル３９の感度を示
すことに留意されたい。図６では、左側の縦座標は、正孔移動度μhをｃｍ2／Ｖ
ｓで表し、横座標は温度をＫ度で表す。Ｇｅ ｐチャネル３９に関する曲線３７
によって示される測定された移動度は、Ｓｉ ｐチャネル電界効果トランジスタ
で見出されるものよりも９〜１０倍高い。Ｇｅ ｐチャネル３９に関する曲線３
７によって示される測定された移動度は、図５に示すのと類似の欠陥密度を有し
、一般に１０3〜１０6欠陥／ｃｍ2の範囲にある。図６では、右側の縦座標は、
シート密度を正孔／ｃｍ2で表し、曲線３８は、曲線３７の測定した移動度に関
する対応するキャリア密度を温度の関数として表す。３００Ｋでは、Ｇｅ ｐチ
ャネル３９の移動度μhは、シート・キャリア密度１．６２×１０12ｃｍ-2で１
７５０ｃｍ2／Ｖｓに等しい。２０Ｋでは、Ｇｅ ｐチャネル３９の移動度μhは
、シート・キャリア密度８．６９×１０11ｃｍ-2での４３９５４ｃｍ2／Ｖｓに
等しい。
厚さを有するＧｅ ｐチャネル３９を緩和Ｓｉ0.35Ｇｅ0.65バッファ層１２上に
適切に成長させるときの、測定した２次元正孔ガス（２ＤＨＧ）正孔移動度の挙
動を、Ｇｅ ｐチャネル３９についての温度の関数として示す。Ｇｅ ｐチャネ
ル層を、Ｓｉ0.35Ｇｅ0.65の層１２からのより低い含有量バッファ上に、または
不適切なＳｉＧｅバッファ層上に成長させるとき、不十分な品質または欠陥のあ
るＧｅチャネル構造と関連する、移動度の挙動低下が観測され、それは、組成プ
ロフィール、緩和の範囲、ならびに残りの積層欠陥（stacking fault）およびミ
スフィット転位などの層１２の適切な設計へのＧｅ ｐチャネル３９の感度を示
すことに留意されたい。図６では、左側の縦座標は、正孔移動度μhをｃｍ2／Ｖ
ｓで表し、横座標は温度をＫ度で表す。Ｇｅ ｐチャネル３９に関する曲線３７
によって示される測定された移動度は、Ｓｉ ｐチャネル電界効果トランジスタ
で見出されるものよりも９〜１０倍高い。Ｇｅ ｐチャネル３９に関する曲線３
７によって示される測定された移動度は、図５に示すのと類似の欠陥密度を有し
、一般に１０3〜１０6欠陥／ｃｍ2の範囲にある。図６では、右側の縦座標は、
シート密度を正孔／ｃｍ2で表し、曲線３８は、曲線３７の測定した移動度に関
する対応するキャリア密度を温度の関数として表す。３００Ｋでは、Ｇｅ ｐチ
ャネル３９の移動度μhは、シート・キャリア密度１．６２×１０12ｃｍ-2で１
７５０ｃｍ2／Ｖｓに等しい。２０Ｋでは、Ｇｅ ｐチャネル３９の移動度μhは
、シート・キャリア密度８．６９×１０11ｃｍ-2での４３９５４ｃｍ2／Ｖｓに
等しい。
【００４４】 図７に示す代替実施形態では、図１に示す３つのスペーサ層１４、１５、およ
び１６のうちのいずれか１つ、例えばＳｉＧｅスペーサ層１４またはＳｉＧｅス
ペーサ層１５またはＳｉＧｅスペーサ層１６は、ｐチャネル３９中の正孔閉じ込
めおよびキャリアの移動度におけるどんな主要な劣化も導入することなく、Ｇｅ
ｐチャネル１７層状構造１０から構造的に省略することができる。図７では、
図１の装置に対応する機能に対しては同様の参照を使用している。
び１６のうちのいずれか１つ、例えばＳｉＧｅスペーサ層１４またはＳｉＧｅス
ペーサ層１５またはＳｉＧｅスペーサ層１６は、ｐチャネル３９中の正孔閉じ込
めおよびキャリアの移動度におけるどんな主要な劣化も導入することなく、Ｇｅ
ｐチャネル１７層状構造１０から構造的に省略することができる。図７では、
図１の装置に対応する機能に対しては同様の参照を使用している。
【００４５】 図１および７に示す変調ドープ・デバイス１０、８０の設計では、スペーサ層
１６、１５、および１４のより厚いスペーサが、ｐチャネル１７中の活性キャリ
アをサプライ層１３中のイオン化正孔ドナーからさらに分離することによって低
温（すなわち＜２０Ｋ未満）でのキャリア移動度輸送を最適化することを試みる
ときに、通常はより望ましく、重要である。それでも、室温輸送については、３
つのスペーサ層のうちの１つだけ、例えばＳｉＧｅスペーサ１４またはＳｉＧｅ
スペーサ層１５またはＳｉＧｅスペーサ層１６が存在して変調ドープ・デバイス
８０のスペースＧｅチャネル８１をサプライ層１３から隔てるとき、（もしあれ
ば）最低限の観測可能な効果がある。同様に、３つのスペーサのうちの２つだけ
、例えば層１４および１５、または層１４および１６、または層１５および１６
のいずれかの２重のスペーサの組み合わせが存在して変調ドープ・デバイス８０
のスペースＧｅチャネル８１を層１３から隔てるとき、（もしあれば）最低限の
観測可能な効果がある。
１６、１５、および１４のより厚いスペーサが、ｐチャネル１７中の活性キャリ
アをサプライ層１３中のイオン化正孔ドナーからさらに分離することによって低
温（すなわち＜２０Ｋ未満）でのキャリア移動度輸送を最適化することを試みる
ときに、通常はより望ましく、重要である。それでも、室温輸送については、３
つのスペーサ層のうちの１つだけ、例えばＳｉＧｅスペーサ１４またはＳｉＧｅ
スペーサ層１５またはＳｉＧｅスペーサ層１６が存在して変調ドープ・デバイス
８０のスペースＧｅチャネル８１をサプライ層１３から隔てるとき、（もしあれ
ば）最低限の観測可能な効果がある。同様に、３つのスペーサのうちの２つだけ
、例えば層１４および１５、または層１４および１６、または層１５および１６
のいずれかの２重のスペーサの組み合わせが存在して変調ドープ・デバイス８０
のスペースＧｅチャネル８１を層１３から隔てるとき、（もしあれば）最低限の
観測可能な効果がある。
【００４６】 図８に示す代替実施形態では、層状構造９０は、バッファ層１２の上に形成さ
れるＧｅ層１７を備えるチャネル４０を有する。ＳｉＧｅ層１６は、チャネル４
０の上に形成され、ＳｉＧｅ層１５は、層１６の上に形成され、ＳｉＧｅ層１４
は、層１５の上に形成され、サプライ層、ｐドープＳｉＧｅ層１３は、ＳｉＧｅ
層１４の上に形成される。例えば二酸化シリコン、シリコン酸窒化物、または酸
化アルミニウムなどの誘電体層４１は、ＳｉＧｅ層１３の上に形成される。図８
では、図１の装置に対応する機能に対しては同様の参照を使用している。
れるＧｅ層１７を備えるチャネル４０を有する。ＳｉＧｅ層１６は、チャネル４
０の上に形成され、ＳｉＧｅ層１５は、層１６の上に形成され、ＳｉＧｅ層１４
は、層１５の上に形成され、サプライ層、ｐドープＳｉＧｅ層１３は、ＳｉＧｅ
層１４の上に形成される。例えば二酸化シリコン、シリコン酸窒化物、または酸
化アルミニウムなどの誘電体層４１は、ＳｉＧｅ層１３の上に形成される。図８
では、図１の装置に対応する機能に対しては同様の参照を使用している。
【００４７】 変調ドープ・デバイスに適した層状構造９０では、図８に示すように活性チャ
ネル４０の上にサプライ層１３が位置し、活性ｐチャネル４０は、界面９１での
格子間隔に対して臨界厚よりも薄いひずみＧｅ層１７からなる。Ｇｅ層１７は、
はじめに層１２Ｃ上に形成され、界面９１を形成する。層１７は、電界効果トラ
ンジスタのチャネル領域４０として働く。次に、ＳｉＧｅスペーサ層１４、Ｓｉ
Ｇｅスペーサ層１５、およびＳｉＧｅスペーサ層１６からなるスペーサ層は、チ
ャネル層１７の上に成長し、上のサプライ層１３中のドーパントを下の活性チャ
ネル層１７、４０から分離する働きをする。スペーサ層１４の上に、活性チャネ
ル層１７、４０の上のドナー層またはサプライ層として働くｐドープＳｉＧｅサ
プライ層１３が形成される。層１７、１６、１５、１４、および１３に関するゲ
ルマニウム組成および厚さは、チャネル１７、８１の下にＳｉＧｅサプライ層１
３を有するＧｅチャネル層状構造１０を示す図１の同じ参照番号のそれらと同じ
または同等にすることができる。この層状構造設計では、層１３のサプライ層ま
たはｐドープＳｉＧｅ層は、層１６と層１５、または層１５と層１４、または層
１４および層１３との間にひずみＳｉスペーサ層を追加して、層１７、４０の活
性Ｇｅチャネルの上でさらに分離することができる。この追加のひずみＳｉスペ
ーサに関する厚さは、緩和層１２の界面９１での格子間隔に対するＳｉ層の臨界
厚未満にとどまるべきであり、層１４と１３との間に追加することが好ましい。
ネル４０の上にサプライ層１３が位置し、活性ｐチャネル４０は、界面９１での
格子間隔に対して臨界厚よりも薄いひずみＧｅ層１７からなる。Ｇｅ層１７は、
はじめに層１２Ｃ上に形成され、界面９１を形成する。層１７は、電界効果トラ
ンジスタのチャネル領域４０として働く。次に、ＳｉＧｅスペーサ層１４、Ｓｉ
Ｇｅスペーサ層１５、およびＳｉＧｅスペーサ層１６からなるスペーサ層は、チ
ャネル層１７の上に成長し、上のサプライ層１３中のドーパントを下の活性チャ
ネル層１７、４０から分離する働きをする。スペーサ層１４の上に、活性チャネ
ル層１７、４０の上のドナー層またはサプライ層として働くｐドープＳｉＧｅサ
プライ層１３が形成される。層１７、１６、１５、１４、および１３に関するゲ
ルマニウム組成および厚さは、チャネル１７、８１の下にＳｉＧｅサプライ層１
３を有するＧｅチャネル層状構造１０を示す図１の同じ参照番号のそれらと同じ
または同等にすることができる。この層状構造設計では、層１３のサプライ層ま
たはｐドープＳｉＧｅ層は、層１６と層１５、または層１５と層１４、または層
１４および層１３との間にひずみＳｉスペーサ層を追加して、層１７、４０の活
性Ｇｅチャネルの上でさらに分離することができる。この追加のひずみＳｉスペ
ーサに関する厚さは、緩和層１２の界面９１での格子間隔に対するＳｉ層の臨界
厚未満にとどまるべきであり、層１４と１３との間に追加することが好ましい。
【００４８】 図９に示す代替実施形態では、層状構造９２は、バッファ層１２の上に形成さ
れるｐドープＳｉＧｅ層１３を含むサプライ層を有する。ＳｉＧｅ層１４は、サ
プライ層１３の上に形成され、ＳｉＧｅ層１５は、層１４の上に形成され、Ｇｅ
層１７を含むチャネル４２は、層１５の上に形成され、ＳｉＧｅ層１５'は、チ
ャネル４２の上に形成され、ＳｉＧｅ層１４'は、層１５'の上に形成され、サプ
ライ層、ｐドープＳｉＧｅ層１３'はＳｉＧｅ層１４'の上に形成される。例えば
二酸化シリコン、シリコン酸窒化物、窒化シリコン、酸化タンタル、チタン酸バ
リウム・ストロンチウム、または酸化アルミニウムなどの誘電体層４１は、Ｓｉ
Ｇｅ層１３'の上に形成される。図９では、図１の装置に対応する機能に対して
は同様の参照を使用している。
れるｐドープＳｉＧｅ層１３を含むサプライ層を有する。ＳｉＧｅ層１４は、サ
プライ層１３の上に形成され、ＳｉＧｅ層１５は、層１４の上に形成され、Ｇｅ
層１７を含むチャネル４２は、層１５の上に形成され、ＳｉＧｅ層１５'は、チ
ャネル４２の上に形成され、ＳｉＧｅ層１４'は、層１５'の上に形成され、サプ
ライ層、ｐドープＳｉＧｅ層１３'はＳｉＧｅ層１４'の上に形成される。例えば
二酸化シリコン、シリコン酸窒化物、窒化シリコン、酸化タンタル、チタン酸バ
リウム・ストロンチウム、または酸化アルミニウムなどの誘電体層４１は、Ｓｉ
Ｇｅ層１３'の上に形成される。図９では、図１の装置に対応する機能に対して
は同様の参照を使用している。
【００４９】 図１０に示す代替実施形態では、層状構造９４は、バッファ層１２の上に形成
されるｐドープＳｉＧｅ層１３を含むサプライ層を有する。ＳｉＧｅ層１４は、
サプライ層１３の上に形成され、ＳｉＧｅ層１５は、層１４の上に形成され、Ｓ
ｉＧｅ層１６は、層１５の上に形成され、Ｇｅ層１７を含むチャネル４３は、層
１６の上に形成され、ＳｉＧｅ層１５'は、チャネル４３の上に形成され、Ｓｉ
Ｇｅ層１４'は、層１５'の上に形成され、サプライ層、ｐドープＳｉＧｅ層１３
'はＳｉＧｅ層１４'の上に形成される。例えば二酸化シリコン、シリコン酸窒化
物、窒化シリコン、酸化タンタル、チタン酸バリウム・ストロンチウム、または
酸化アルミニウムなどの誘電体層４１は、ＳｉＧｅ層１３'の上に形成される。
図１０では、図１の装置に対応する機能に対しては同様の参照を使用している。
されるｐドープＳｉＧｅ層１３を含むサプライ層を有する。ＳｉＧｅ層１４は、
サプライ層１３の上に形成され、ＳｉＧｅ層１５は、層１４の上に形成され、Ｓ
ｉＧｅ層１６は、層１５の上に形成され、Ｇｅ層１７を含むチャネル４３は、層
１６の上に形成され、ＳｉＧｅ層１５'は、チャネル４３の上に形成され、Ｓｉ
Ｇｅ層１４'は、層１５'の上に形成され、サプライ層、ｐドープＳｉＧｅ層１３
'はＳｉＧｅ層１４'の上に形成される。例えば二酸化シリコン、シリコン酸窒化
物、窒化シリコン、酸化タンタル、チタン酸バリウム・ストロンチウム、または
酸化アルミニウムなどの誘電体層４１は、ＳｉＧｅ層１３'の上に形成される。
図１０では、図１の装置に対応する機能に対しては同様の参照を使用している。
【００５０】 自己整合された高移動度ｐ−ＭＯＤＦＥＴデバイス１００の断面図を図１１に
示す。自己整合された高移動度ｐ−ＭＯＤＦＥＴデバイス１００は、図１の層状
構造を組み込む。自己整合されたＭＯＤＦＥＴプロセスは、ショットキー・ゲー
ト・デバイス構造に関連するアクセス抵抗を最小化するために使用することが好
ましく、このプロセスは、ソース／ドレイン・オーミック・メタライゼーション
の前に、ゲート・メタライゼーションのパターニングおよび蒸着を通常必要とす
る。一般には、ゲート・オーバハング９３が、ソース・ドレイン・オーミック接
触９５および９６をショットキー・ゲート９２に短絡することを防止するソース
およびドレイン・オーミック接触蒸着に対するマスクとして働くように、Ｔ形ゲ
ート９２が製造される。ＳｉＧｅ層への低接触抵抗を有するＰｔオーミック接触
プロセスは、M.Arafa, K.Ismail, J.O.Chu, M.S.Meyerson、およびI.Adesidaに
よる「A 70-GHz fT Low Operating Bias Self-Aligned p-Type SiGe MODFET」と
題するIEEE Elec.Dev.Lett, vol.17(12)、１９９６年１２月、５８６〜５８８ペ
ージの論文で報告されており、これを参照により本明細書に組み込む。
示す。自己整合された高移動度ｐ−ＭＯＤＦＥＴデバイス１００は、図１の層状
構造を組み込む。自己整合されたＭＯＤＦＥＴプロセスは、ショットキー・ゲー
ト・デバイス構造に関連するアクセス抵抗を最小化するために使用することが好
ましく、このプロセスは、ソース／ドレイン・オーミック・メタライゼーション
の前に、ゲート・メタライゼーションのパターニングおよび蒸着を通常必要とす
る。一般には、ゲート・オーバハング９３が、ソース・ドレイン・オーミック接
触９５および９６をショットキー・ゲート９２に短絡することを防止するソース
およびドレイン・オーミック接触蒸着に対するマスクとして働くように、Ｔ形ゲ
ート９２が製造される。ＳｉＧｅ層への低接触抵抗を有するＰｔオーミック接触
プロセスは、M.Arafa, K.Ismail, J.O.Chu, M.S.Meyerson、およびI.Adesidaに
よる「A 70-GHz fT Low Operating Bias Self-Aligned p-Type SiGe MODFET」と
題するIEEE Elec.Dev.Lett, vol.17(12)、１９９６年１２月、５８６〜５８８ペ
ージの論文で報告されており、これを参照により本明細書に組み込む。
【００５１】 ｐ−ＭＯＤＦＥＴデバイス１００に関する製造方式は、活性領域を画定するこ
とで開始し、メサ分離エッチングと、その後に続くＳｉＯxの蒸着または付着を
介して活性デバイス域の周りにフィールド領域９８を形成する。ゲート構造およ
びそのパターニングは、電子ビーム・リソグラフィと、その後に続く蒸着および
リフトオフを使用して、ＰＭＭＡ／Ｐ（ＭＭＡ−ＭＭＡ）／ＰＭＭＡ３重層レジ
スト中で実行することができ、Ｔｉ／Ｍｏ／Ｐｔ／Ａｕメタライゼーション・ス
タック９７からなるＴ形ゲート構造を形成する。Ｔｉの層１０１は、ＳｉＧｅ層
１８上に形成される。Ｍｏの層１０２は、Ｔｉの上に形成される。Ｐｔの層１０
３は、層１０２の上に形成され、Ａｕの層１０４は、層１０３の上に形成される
。ソースおよびドレインのオーミック接触９５および９６は、Ｔ形ゲート・スタ
ック９７の上にＰｔを蒸着し、その後に画像反転メサ・パターニング・プロセス
を使用するリフトオフによって形成することができる。０．１μｍにまで至るゲ
ート・フットプリントを有するこの製造方式を使用する小ゲート寸法は、〜０．
１μｍのオーバハング９３によって決定される自己整合されたソース／ドレイン
対ゲート距離と共に実演されてきた。ゲート長０．１μｍを有する自己整合され
たデバイスは、室温で正孔移動度１７５０ｃｍ2／Ｖｓ、Ｔ＝７７Ｋで３０９０
０ｃｍ2／Ｖｓを有する高移動度ひずみＧｅチャネル構造上に製造され、これら
のデバイスは、低バイアス電圧Ｖds＝−０．６Ｖで、３１７ｍＳ／ｍｍ程度の室
温ピーク外部相互コンダクタンスを示し、最大電圧利得１８に対応する。Ｔ＝７
７Ｋでは、さらに高いピーク外部相互コンダクタンス６２２ｍＳ／ｍｍをさらに
低いバイアス電圧Ｖds＝−０．２Ｖで達成し、これまでのところこの７７Ｋ相互
コンダクタンスがｐ形電界効果トランジスタについてこれまで報告された最高値
であると考えられる。
とで開始し、メサ分離エッチングと、その後に続くＳｉＯxの蒸着または付着を
介して活性デバイス域の周りにフィールド領域９８を形成する。ゲート構造およ
びそのパターニングは、電子ビーム・リソグラフィと、その後に続く蒸着および
リフトオフを使用して、ＰＭＭＡ／Ｐ（ＭＭＡ−ＭＭＡ）／ＰＭＭＡ３重層レジ
スト中で実行することができ、Ｔｉ／Ｍｏ／Ｐｔ／Ａｕメタライゼーション・ス
タック９７からなるＴ形ゲート構造を形成する。Ｔｉの層１０１は、ＳｉＧｅ層
１８上に形成される。Ｍｏの層１０２は、Ｔｉの上に形成される。Ｐｔの層１０
３は、層１０２の上に形成され、Ａｕの層１０４は、層１０３の上に形成される
。ソースおよびドレインのオーミック接触９５および９６は、Ｔ形ゲート・スタ
ック９７の上にＰｔを蒸着し、その後に画像反転メサ・パターニング・プロセス
を使用するリフトオフによって形成することができる。０．１μｍにまで至るゲ
ート・フットプリントを有するこの製造方式を使用する小ゲート寸法は、〜０．
１μｍのオーバハング９３によって決定される自己整合されたソース／ドレイン
対ゲート距離と共に実演されてきた。ゲート長０．１μｍを有する自己整合され
たデバイスは、室温で正孔移動度１７５０ｃｍ2／Ｖｓ、Ｔ＝７７Ｋで３０９０
０ｃｍ2／Ｖｓを有する高移動度ひずみＧｅチャネル構造上に製造され、これら
のデバイスは、低バイアス電圧Ｖds＝−０．６Ｖで、３１７ｍＳ／ｍｍ程度の室
温ピーク外部相互コンダクタンスを示し、最大電圧利得１８に対応する。Ｔ＝７
７Ｋでは、さらに高いピーク外部相互コンダクタンス６２２ｍＳ／ｍｍをさらに
低いバイアス電圧Ｖds＝−０．２Ｖで達成し、これまでのところこの７７Ｋ相互
コンダクタンスがｐ形電界効果トランジスタについてこれまで報告された最高値
であると考えられる。
【００５２】 図１の層状構造を取り込むＧｅチャネルｐ形ＭＯＳ−ＭＯＤＦＥＴデバイス１
１０の断面図を図１２に示す。図１２では、図１および１１の装置に対応する機
能に対しては同様の参照を使用している。二酸化シリコン、シリコン酸窒化物、
窒化シリコン、酸化タンタル、チタン酸バリウム・ストロンチウム、または酸化
アルミニウムなどのゲート誘電体１１１を、ＳｉＧｅ層１８の上に形成すること
ができる。ポリシリコン層１１２は、ゲート誘電体１１１の上に形成し、パター
ン化してデバイス構造１１０に対するゲート電極１１３を形成することができる
。ゲート電極１１３、ソース領域１１４、およびドレイン領域１１５は、層状構
造１１０中のゲート電極１１３の両側のイオン注入によって形成することができ
る。ソースおよびドレイン・オーミック接触（図示せず）は、ソース領域１１４
およびドレイン領域１１５の上面上の標準メタライゼーションによって形成する
ことができる。ゲート側壁スペーサ１１６は、オーミック接触を形成する前にゲ
ート電極１１３の両側に形成することができる。
１０の断面図を図１２に示す。図１２では、図１および１１の装置に対応する機
能に対しては同様の参照を使用している。二酸化シリコン、シリコン酸窒化物、
窒化シリコン、酸化タンタル、チタン酸バリウム・ストロンチウム、または酸化
アルミニウムなどのゲート誘電体１１１を、ＳｉＧｅ層１８の上に形成すること
ができる。ポリシリコン層１１２は、ゲート誘電体１１１の上に形成し、パター
ン化してデバイス構造１１０に対するゲート電極１１３を形成することができる
。ゲート電極１１３、ソース領域１１４、およびドレイン領域１１５は、層状構
造１１０中のゲート電極１１３の両側のイオン注入によって形成することができ
る。ソースおよびドレイン・オーミック接触（図示せず）は、ソース領域１１４
およびドレイン領域１１５の上面上の標準メタライゼーションによって形成する
ことができる。ゲート側壁スペーサ１１６は、オーミック接触を形成する前にゲ
ート電極１１３の両側に形成することができる。
【００５３】 Ｇｅ相補型変調ドープ（ＣＭＯＤ）ＦＥＴデバイス１２０の断面図を図１３に
示す。図１３では、図１および１１の装置に対応する機能に対しては同様の参照
を使用している。図１３は、図１１にも示すｐ−ＭＯＤＦＥＴデバイス１００を
示す。ｐ−ＭＯＤＦＥＴデバイス１００に隣接するのは、ｎ−ＭＯＳ−ＭＯＤＦ
ＥＴ１２４である。二酸化シリコン、シリコン酸窒化物、窒化シリコン、酸化タ
ンタル、チタン酸バリウム・ストロンチウム、または酸化アルミニウムなどのゲ
ート誘電体１２１は、ＳｉＧｅ層１８の上に形成することができる。ｎ+ポリシ
リコン層１２２をゲート誘電体１２１の上に形成し、パターン化してＧｅ ｎ−
ＭＯＳ−ＭＯＤＦＥＴデバイス構造１２４に対するゲート電極１２３を形成する
ことができる。ゲート電極１２３を使用して、ｎ+ソース領域１２５およびｎ+ド
レイン領域１２６を、ゲート電極１２３の両側にイオン注入することによって形
成し、Ｇｅ ｎ−ＭＯＳ−ＭＯＤＦＥＴデバイス構造１２４を形成することがで
きる。ゲート側壁スペーサ１２７は、ゲート電極１２３の両側に形成することが
でき、ｎ−ＭＯＳ−ＭＯＤＦＥＴデバイス構造１２４が完成する。ソースおよび
ドレイン・オーミック接触（図示せず）は、ソース領域１２５およびドレイン領
域１２６の上面上の標準メタライゼーションによってパターン化し、形成するこ
とができる。
示す。図１３では、図１および１１の装置に対応する機能に対しては同様の参照
を使用している。図１３は、図１１にも示すｐ−ＭＯＤＦＥＴデバイス１００を
示す。ｐ−ＭＯＤＦＥＴデバイス１００に隣接するのは、ｎ−ＭＯＳ−ＭＯＤＦ
ＥＴ１２４である。二酸化シリコン、シリコン酸窒化物、窒化シリコン、酸化タ
ンタル、チタン酸バリウム・ストロンチウム、または酸化アルミニウムなどのゲ
ート誘電体１２１は、ＳｉＧｅ層１８の上に形成することができる。ｎ+ポリシ
リコン層１２２をゲート誘電体１２１の上に形成し、パターン化してＧｅ ｎ−
ＭＯＳ−ＭＯＤＦＥＴデバイス構造１２４に対するゲート電極１２３を形成する
ことができる。ゲート電極１２３を使用して、ｎ+ソース領域１２５およびｎ+ド
レイン領域１２６を、ゲート電極１２３の両側にイオン注入することによって形
成し、Ｇｅ ｎ−ＭＯＳ−ＭＯＤＦＥＴデバイス構造１２４を形成することがで
きる。ゲート側壁スペーサ１２７は、ゲート電極１２３の両側に形成することが
でき、ｎ−ＭＯＳ−ＭＯＤＦＥＴデバイス構造１２４が完成する。ソースおよび
ドレイン・オーミック接触（図示せず）は、ソース領域１２５およびドレイン領
域１２６の上面上の標準メタライゼーションによってパターン化し、形成するこ
とができる。
【００５４】 代替実施形態では、バッファ層１２の上に形成されるＧｅ層１７と、チャネル
１４１の上に形成されるＳｉＧｅ層１４２と、ＳｉＧｅ層１４２の上に形成され
る、例えば二酸化シリコンの誘電体層４１とを備え、表面近傍Ｇｅチャネル層状
デバイス構造１４０を形成する表面近傍Ｇｅチャネル層状構造１４０を図１４に
示す。図１４では、図１の装置に対応する機能に対しては同様の参照を使用して
いる。ＣＭＯＳデバイスに適した表面近傍Ｇｅチャネル層状構造では、活性Ｇｅ
チャネル１４１がまず層１２Ｃ上に形成され、界面９１を形成し、層１７は、界
面９１での格子間隔に対して臨界厚よりも薄い。層１７は、電界効果トランジス
タのチャネル領域１４１として働く。チャネル層１４１の上では、デバイス構造
１４０中で所望のゲート誘電体層４１を形成するための保護層として働くアンド
ープのＳｉＧｅ層１４２が形成される。アンドープのＳｉＧｅ層１４２が、電子
または正孔などのキャリアに対する寄生チャネルとなることを防止するために、
層１４２についての好ましい厚さは、１ｎｍ未満である。相補型Ｇｅ ＣＭＯＳ
デバイス構造標準プロセス技法を使用して製造することができるＣＭＯＳデバイ
ス構造の例を図１６に示す。
１４１の上に形成されるＳｉＧｅ層１４２と、ＳｉＧｅ層１４２の上に形成され
る、例えば二酸化シリコンの誘電体層４１とを備え、表面近傍Ｇｅチャネル層状
デバイス構造１４０を形成する表面近傍Ｇｅチャネル層状構造１４０を図１４に
示す。図１４では、図１の装置に対応する機能に対しては同様の参照を使用して
いる。ＣＭＯＳデバイスに適した表面近傍Ｇｅチャネル層状構造では、活性Ｇｅ
チャネル１４１がまず層１２Ｃ上に形成され、界面９１を形成し、層１７は、界
面９１での格子間隔に対して臨界厚よりも薄い。層１７は、電界効果トランジス
タのチャネル領域１４１として働く。チャネル層１４１の上では、デバイス構造
１４０中で所望のゲート誘電体層４１を形成するための保護層として働くアンド
ープのＳｉＧｅ層１４２が形成される。アンドープのＳｉＧｅ層１４２が、電子
または正孔などのキャリアに対する寄生チャネルとなることを防止するために、
層１４２についての好ましい厚さは、１ｎｍ未満である。相補型Ｇｅ ＣＭＯＳ
デバイス構造標準プロセス技法を使用して製造することができるＣＭＯＳデバイ
ス構造の例を図１６に示す。
【００５５】 図１５は、図１４に示す実施形態の変形形態を示す層状構造の断面図である。
図１５では、追加のＳｉ層１４２'が、ＳｉＧｅ層１４２の上にエピタキシャル
に形成される。ゲート誘電体層４１は、Ｓｉ層１４２'の上に形成される。
図１５では、追加のＳｉ層１４２'が、ＳｉＧｅ層１４２の上にエピタキシャル
に形成される。ゲート誘電体層４１は、Ｓｉ層１４２'の上に形成される。
【００５６】 エンハンスメント・モード動作のためのＧｅ相補型酸化金属シリコン（ＭＯＳ
）ＦＥＴデバイス１４４の断面図を図１６に示す。図１６では、図１、１３、お
よび１４の装置に対応する機能に対しては同様の参照を使用している。二酸化シ
リコン、シリコン酸窒化物、窒化シリコン、酸化タンタル、チタン酸バリウム・
ストロンチウム（ＢＳＴ）、または酸化アルミニウムなどのゲート誘電体４１は
、ＳｉＧｅ層１４２の上に形成することができる。ｐ+などのドープ・ポリシリ
コン層１２２'をゲート誘電体４１の上に形成し、パターン化してＧｅ ｐ−Ｍ
ＯＳＦＥＴデバイス構造１４６に対するゲート電極１２３'を形成することがで
きる。ゲート電極１２３'を使用して、ｐ+ソース領域１２５'およびｐ+ドレイン
領域１２６'を、ゲート電極１２３'の両側にイオン注入することによって形成し
、Ｇｅ ｐ−ＭＯＳＦＥＴデバイス構造１４６を形成することができる。ゲート
側壁スペーサ１２７は、ゲート電極１２３'の両側に形成することができ、ｐ−
ＭＯＳＦＥＴデバイス構造１４６が完成する。ソースおよびドレイン・オーミッ
ク接触（図示せず）は、ソース領域１２５'およびドレイン領域１２６'の上面上
に標準メタライゼーションによってパターン化し、形成することができる。
）ＦＥＴデバイス１４４の断面図を図１６に示す。図１６では、図１、１３、お
よび１４の装置に対応する機能に対しては同様の参照を使用している。二酸化シ
リコン、シリコン酸窒化物、窒化シリコン、酸化タンタル、チタン酸バリウム・
ストロンチウム（ＢＳＴ）、または酸化アルミニウムなどのゲート誘電体４１は
、ＳｉＧｅ層１４２の上に形成することができる。ｐ+などのドープ・ポリシリ
コン層１２２'をゲート誘電体４１の上に形成し、パターン化してＧｅ ｐ−Ｍ
ＯＳＦＥＴデバイス構造１４６に対するゲート電極１２３'を形成することがで
きる。ゲート電極１２３'を使用して、ｐ+ソース領域１２５'およびｐ+ドレイン
領域１２６'を、ゲート電極１２３'の両側にイオン注入することによって形成し
、Ｇｅ ｐ−ＭＯＳＦＥＴデバイス構造１４６を形成することができる。ゲート
側壁スペーサ１２７は、ゲート電極１２３'の両側に形成することができ、ｐ−
ＭＯＳＦＥＴデバイス構造１４６が完成する。ソースおよびドレイン・オーミッ
ク接触（図示せず）は、ソース領域１２５'およびドレイン領域１２６'の上面上
に標準メタライゼーションによってパターン化し、形成することができる。
【００５７】 ｐ−ＭＯＤＦＥＴデバイス１４６に隣接するのは、ｎ−ＭＯＤＦＥＴ１２４'
である。二酸化シリコン、シリコン酸窒化物、窒化シリコン、酸化タンタル、チ
タン酸バリウム・ストロンチウム、または酸化アルミニウムなどのゲート誘電体
４１は、ＳｉＧｅ層１４２の上に形成することができる。ｎ+などのドープ・ポ
リシリコン層１２２をゲート誘電体４１の上に形成し、パターン化してＧｅ ｎ
−ＭＯＳＦＥＴデバイス構造１２４'に対するゲート電極１２３を形成すること
ができる。ゲート電極１２３を使用して、ｎ+ソース領域１２５およびｎ+ドレイ
ン領域１２６を、ゲート電極１１３の両側にイオン注入することによって形成し
、Ｇｅ ｎ−ＭＯＳＦＥＴデバイス構造１２４'を形成することができる。ゲー
ト側壁スペーサ１２７は、ゲート電極１２３の両側に形成することができ、ｐ−
ＭＯＳＦＥＴデバイス構造１２４'が完成する。ソースおよびドレイン・オーミ
ック接触（図示せず）は、ソース領域１２５およびドレイン領域１２６の上面上
の標準メタライゼーションによってパターン化し、形成することができる。図１
１および１２に示すフィールド領域９８または深いトレンチなどのデバイス分離
領域は、ｐ−ＭＯＳＦＥＴデバイス構造１４６をｎ−ＭＯＳＦＥＴデバイス構造
１２４'から分離するために形成することができる。
である。二酸化シリコン、シリコン酸窒化物、窒化シリコン、酸化タンタル、チ
タン酸バリウム・ストロンチウム、または酸化アルミニウムなどのゲート誘電体
４１は、ＳｉＧｅ層１４２の上に形成することができる。ｎ+などのドープ・ポ
リシリコン層１２２をゲート誘電体４１の上に形成し、パターン化してＧｅ ｎ
−ＭＯＳＦＥＴデバイス構造１２４'に対するゲート電極１２３を形成すること
ができる。ゲート電極１２３を使用して、ｎ+ソース領域１２５およびｎ+ドレイ
ン領域１２６を、ゲート電極１１３の両側にイオン注入することによって形成し
、Ｇｅ ｎ−ＭＯＳＦＥＴデバイス構造１２４'を形成することができる。ゲー
ト側壁スペーサ１２７は、ゲート電極１２３の両側に形成することができ、ｐ−
ＭＯＳＦＥＴデバイス構造１２４'が完成する。ソースおよびドレイン・オーミ
ック接触（図示せず）は、ソース領域１２５およびドレイン領域１２６の上面上
の標準メタライゼーションによってパターン化し、形成することができる。図１
１および１２に示すフィールド領域９８または深いトレンチなどのデバイス分離
領域は、ｐ−ＭＯＳＦＥＴデバイス構造１４６をｎ−ＭＯＳＦＥＴデバイス構造
１２４'から分離するために形成することができる。
【００５８】 図１７は、エンハンスメント・モード動作のためのショットキー・バリア金属
ゲートを有するＧｅ相補型変調ドープ（ＣＭＯＤ）ＦＥＴデバイス１５０の断面
図である。図１７では、図１、１１、および１３−１６の装置に対応する機能に
対しては同様の参照を使用している。図１７では、オーミック接触９５および９
６は、それぞれソース領域１２５およびドレイン領域１２６へのオーミック接触
であり、このオーミック接触９５および９６は、ｐ+領域を形成するためのイオ
ン注入によって形成することができ、ゲート・スタック９７に対して自己整合さ
れる。トランジスタ１００'についての材料は、ｐチャネル・エンハンスメント
・モードＦＥＴとして働くように選択される。オーミック接触９５'および９６'
は、それぞれソース領域１２５およびドレイン領域１２６へのオーミック接触で
あり、このオーミック接触９５'および９６'は、ｎ-領域を形成するためのイオ
ン注入によって形成することができ、ゲート・スタック９７'に対して自己整合
される。トランジスタ１００"についての材料は、ｎチャネル・エンハンスメン
ト・モードＦＥＴとして働くように選択される。図示しないが、図１１に示すよ
うなフィールド領域９８、または浅いトレンチ分離（ＳＴＩ）を使用して、トラ
ンジスタ１００'と１００"との間の分離を提供することができる。
ゲートを有するＧｅ相補型変調ドープ（ＣＭＯＤ）ＦＥＴデバイス１５０の断面
図である。図１７では、図１、１１、および１３−１６の装置に対応する機能に
対しては同様の参照を使用している。図１７では、オーミック接触９５および９
６は、それぞれソース領域１２５およびドレイン領域１２６へのオーミック接触
であり、このオーミック接触９５および９６は、ｐ+領域を形成するためのイオ
ン注入によって形成することができ、ゲート・スタック９７に対して自己整合さ
れる。トランジスタ１００'についての材料は、ｐチャネル・エンハンスメント
・モードＦＥＴとして働くように選択される。オーミック接触９５'および９６'
は、それぞれソース領域１２５およびドレイン領域１２６へのオーミック接触で
あり、このオーミック接触９５'および９６'は、ｎ-領域を形成するためのイオ
ン注入によって形成することができ、ゲート・スタック９７'に対して自己整合
される。トランジスタ１００"についての材料は、ｎチャネル・エンハンスメン
ト・モードＦＥＴとして働くように選択される。図示しないが、図１１に示すよ
うなフィールド領域９８、または浅いトレンチ分離（ＳＴＩ）を使用して、トラ
ンジスタ１００'と１００"との間の分離を提供することができる。
【００５９】 トランジスタ１００'および１００"に対して、ゲート電極およびチャネルの下
に埋込みドープ領域を形成してしきい電圧を調節し、隣接するデバイス、ならび
に埋込みドープ領域の上の本体からのどんな寄生電流も減少させることができる
。
に埋込みドープ領域を形成してしきい電圧を調節し、隣接するデバイス、ならび
に埋込みドープ領域の上の本体からのどんな寄生電流も減少させることができる
。
【００６０】 図面では、同様の要素または構成要素は同様の、対応する参照番号によって参
照されることに留意されたい。
照されることに留意されたい。
【００６１】 ＨＥＭＴ、ＭＯＤ ＦＥＴ、ＣＭＯＳ ＦＥＴ、およびＣＭＯＤ ＦＥＴに適
した圧縮の下で、ひずみＧｅチャネルを有するＧｅ／ＳｉＧｅ／Ｓｉ層状構造を
説明し、図示したが、本明細書に添付の特許請求の範囲によってのみ限定される
べき本発明の広い範囲から逸脱することなく修正形態および変形形態が可能であ
ることは、当業者には明らかであろう。
した圧縮の下で、ひずみＧｅチャネルを有するＧｅ／ＳｉＧｅ／Ｓｉ層状構造を
説明し、図示したが、本明細書に添付の特許請求の範囲によってのみ限定される
べき本発明の広い範囲から逸脱することなく修正形態および変形形態が可能であ
ることは、当業者には明らかであろう。
【図１】 本発明の一実施形態を示す層状構造の断面図である。
【図２】 本発明の実施形態の好ましいＧｅ組成層状構造を示す、図１に示す製造したサ
ンプル構造についての深さに対するＧｅ濃度を示すＳＩＭＳグラフである。
ンプル構造についての深さに対するＧｅ濃度を示すＳＩＭＳグラフである。
【図３】 変調ドープ・デバイス領域に対するＢおよびＧｅ濃度を示す、図２の上部を深
さ約１０００Åまで拡大したＳＩＭＳ図である。
さ約１０００Åまで拡大したＳＩＭＳ図である。
【図４】 Ｇｅチャネル幅または厚さに対する正孔移動度を示す、グラフ中にプロットさ
れたデータ点を示す図である。
れたデータ点を示す図である。
【図５】 本発明の実施形態のＧｅ ｐチャネル変調ドープ・デバイス構造を示す、図２
に示す製造したサンプル構造の上部デバイス領域の詳細な断面ＴＥＭを示す図で
ある。
に示す製造したサンプル構造の上部デバイス領域の詳細な断面ＴＥＭを示す図で
ある。
【図６】 Ｈａｌｌ測定からのケルビン（Ｋ）での温度に対する測定した正孔移動度と、
関連するシート密度のグラフである。
関連するシート密度のグラフである。
【図７】 本発明の第２実施形態を示す層状構造の断面図である。
【図８】 本発明の第３実施形態を示す層状構造の断面図である。
【図９】 本発明の第４実施形態を示す層状構造の断面図である。
【図１０】 本発明の第５実施形態を示す層状構造の断面図である。
【図１１】 図１の層状構造を取り込む高移動度ｐ−ＭＯＤＦＥＴの断面図である。
【図１２】 図１の層状構造を取り込むＧｅチャネルｐ−ＭＯＤＦＥＴの断面図である。
【図１３】 図１の層状構造を取り込むＧｅ ＣＭＯＳ ＭＯＤＦＥＴの断面図である。
【図１４】 本発明の第６実施形態を示す層状構造の断面図である。
【図１５】 本発明の第７実施形態を示す層状構造の断面図である。
【図１６】 図１４の層状構造を取り込む、エンハンスメント・モードで動作させるための
ＧｅチャネルＣＭＯＳデバイス構造の断面図である。
ＧｅチャネルＣＭＯＳデバイス構造の断面図である。
【図１７】 ショットキー・バリアメタル・ゲートを有するＧｅチャネルＣＭＯＳデバイス
構造の断面図である。
構造の断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8232 Ｈ０１Ｌ 27/06 Ｆ ５Ｆ１４０ 21/8234 27/08 １０２Ａ 27/088 29/163 27/095 29/78 ６１８Ｂ 29/161 ６１８Ｅ 29/778 29/786 29/812 Ｆターム(参考） 5F045 AA03 AA07 AB01 AB02 AB05 CA05 DA53 DA69 5F048 AC01 BA03 BA05 BA07 BA14 BB06 BB11 BD05 5F052 DA01 DA03 GC01 JA01 KA01 KA05 KB02 5F102 GA05 GB01 GC01 GD01 GD10 GJ03 GK02 GK08 GK09 GL02 GL08 GL09 GL16 GM02 GQ01 GS04 HA03 HC01 5F110 AA01 AA30 BB04 CC02 DD01 DD04 DD05 DD12 EE09 EE31 FF01 FF02 FF03 FF04 GG03 GG04 GG12 GG41 HJ13 5F140 AA01 AA24 AB03 AC07 AC11 AC28 AC36 BA03 BA05 BB00 BB13 BB18 BC12 BD04 BD05 BD07 BD09 BD11 BD12 BD13 BF01 BF04 BK13 CB04
Claims (140)
- 【請求項１】 ｐチャネル電界効果トランジスタを形成するための層状構造であって、 単結晶基板と、 前記基板上にエピタキシャルに形成され、Ｇｅ比ｘが０．５〜０．８の範囲に
ある、緩和Ｓｉ1-xＧｅxの第１層と、 前記第１層上にエピタキシャルに形成されるドープＳｉ1-xＧｅxの第２層と、 前記第２層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第３
層と、 前記第３層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第４
層と、 前記第４層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第５
層と、 前記第５層上にエピタキシャルに形成されるＧｅの第６層であって、それによ
って前記第６層は圧縮ひずみの下にあり、前記第１層の上面に対するその臨界厚
未満の厚さを有する第６層と、 前記第６層上にエピタキシャルに形成されるＳｉ1-xＧｅxの第７層と を含む、層状構造。 - 【請求項２】 ｘが０．５より大きい場合に、緩和Ｓｉ1-xＧｅxの前記第１層のひずみ緩和構
造内に、Ｓｉ1-mＧｅmの第１オーバシュート層およびＳｉ1-nＧｅnの第２オーバ
シュート層をさらに含む、請求項１に記載の層状構造。 - 【請求項３】 前記第１層の前記ひずみ緩和構造内の前記第１オーバシュート層Ｓｉ1-mＧｅm が、Ｇｅ比ｍが０．０５から、約０．５未満の範囲にある、請求項２に記載の層
状構造。 - 【請求項４】 前記第１層のひずみ緩和構造内の前記第２オーバシュート層Ｓｉ1-nＧｅnが、
Ｇｅ比ｎを有し、ここでｎ＝ｘ＋ｚかつｚが０．０１〜０．１の範囲にあり、前
記第１層に対するその臨界厚さ未満の厚さを有する、請求項２に記載の層状構造
。 - 【請求項５】 活性デバイス領域が、より高い圧縮ひずみを有し、単一ＳｉＧｅ層チャネル・
デバイスのみと比較して合金散乱の無いより良好な正孔閉じ込めのためのより深
い量子井戸またはより高いバリアを提供する前記第６層のエピタキシャルＧｅチ
ャネルから作成される埋込みチャネルである、請求項１に記載の層状構造。 - 【請求項６】 Ｇｅ被膜の３次元成長が界面粗さの問題が発生するようには行われない温度で
、かつＧｅ被膜の２次元成長が行われる２７５°〜３５０℃の範囲にある温度で
前記第６層が形成される、請求項１に記載の層状構造。 - 【請求項７】 スペーサ領域が、緩和Ｓｉ1-xＧｅxの前記第３層、緩和Ｓｉ1-xＧｅxの前記第
４層、緩和Ｓｉ1-xＧｅxの前記第５層の３つの層構造を含む、請求項１に記載の
層状構造。 - 【請求項８】 Ｓｉ1-xＧｅxの前記第３層のＧｅ含有量が、０．５〜０．８の範囲にあり、好
ましくはａ＝ｘ−０．２０である含有量ａであり、前記第３層が、前記第１層と
前記第２層との界面での前記第１層に対するその臨界厚未満の厚さを有してつり
合っている、請求項７に記載の層状構造。 - 【請求項９】 Ｓｉ1-xＧｅxの前記第４層のＧｅ含有量が０．５〜０．８の範囲にあり、好ま
しくはｂ＝ｘ−０．２５である含有量ｂであり、前記第４層が、前記第１層と前
記第２層との界面での前記第１層に対するその臨界厚未満の厚さを有してつり合
っている、請求項７に記載の層状構造。 - 【請求項１０】 Ｓｉ1-xＧｅxの前記第５層のＧｅ含有量が０．５〜０．８の範囲にあり、好ま
しくはｃ＝ｘ−０．１０である含有量ｃであり、前記第５層が、前記第１層と前
記第２層との界面での前記第１層に対するその臨界厚未満の厚さを有してつり合
っている、請求項７に記載の層状構造。 - 【請求項１１】 前記第２層が、前記第６層のチャネル領域の下に形成されるｐドープＳｉ1-x
Ｇｅx層であり、前記第６層からＳｉ1-xＧｅxの前記第３層、Ｓｉ1-xＧｅxの前
記第４層、およびＳｉ1-xＧｅxの前記第５層によって分離され、前記第２層が１
〜２０ｎｍの範囲、好ましくは４〜５ｎｍの範囲の厚さを有するべきであり、前
記第２層が、１〜４×１０12ｃｍ-2の範囲内の電気的に活性なドナー・ドーズを
有する、請求項１に記載の層状構造。 - 【請求項１２】 前記第６層のより近くではより高いＧｅ含有量でスタートし、前記第７層の上
面に向かってＧｅ含有量がグレードダウンし、好ましくはｘの値が０．３０とな
る濃度勾配を、前記第７層内でＧｅ含有量ｘに付けることができる、請求項１に
記載の層状構造。 - 【請求項１３】 ｐチャネル電界効果トランジスタを形成するための層状構造であって、 単結晶基板と、 前記基板上にエピタキシャルに形成され、Ｇｅ比ｘが０．５〜０．８の範囲に
ある、緩和Ｓｉ1-xＧｅxの第１層と、 前記第１層上にエピタキシャルに形成されるドープＳｉ1-xＧｅxの第２層と、 前記第２層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第３
層と、 前記第３層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第４
層と、 前記第４層上にエピタキシャルに形成されるＧｅの第５層であって、それによ
って前記第５層は圧縮ひずみの下にあり、前記第１層に対するその臨界厚未満の
厚さを有する第５層と、 前記第５層上にエピタキシャルに形成されるＳｉ1-xＧｅxの第６層と を備える層状構造。 - 【請求項１４】 ｘが０．５より大きい、または好ましい値０．６５を有する場合に、緩和Ｓｉ 1-x Ｇｅxの前記第１層のひずみ緩和構造内に、Ｓｉ1-mＧｅmおよびＳｉ1-nＧｅn の２つのオーバシュート層をさらに含む、請求項１３に記載の層状構造。
- 【請求項１５】 前記第１層の前記ひずみ緩和構造内の前記Ｓｉ1-mＧｅmの第１オーバシュート
層が、Ｇｅ比ｍが０．０５から、０．５未満の範囲にある、請求項１４に記載の
層状構造。 - 【請求項１６】 前記第１層のひずみ緩和構造内の前記Ｓｉ1-nＧｅnの第２オーバシュート層が
、Ｇｅ比ｎを有し、ここで、ｎ＝ｘ＋ｚかつｚが０．０１〜０．１の範囲にあり
、前記第１層に対するその臨界厚さ未満の厚さを有する、請求項１４に記載の層
状構造。 - 【請求項１７】 活性デバイス領域が、より高い圧縮ひずみを有し、単一ＳｉＧｅ層チャネル・
デバイスのみと比較して合金散乱の無いより良好な正孔閉じ込めのためのより深
い量子井戸またはより高いバリアを提供する前記第５層のエピタキシャルＧｅチ
ャネルから作成される埋込みチャネルである、請求項１３に記載の層状構造。 - 【請求項１８】 Ｇｅ被膜の３次元成長が界面粗さの問題が発生するようには行われない温度で
、かつＧｅ被膜の２次元成長が行われる２７５°〜３５０℃の範囲にある温度で
前記第５層が形成される、請求項１３に記載の層状構造。 - 【請求項１９】 スペーサ領域が、緩和Ｓｉ1-xＧｅxの前記第３層、緩和Ｓｉ1-xＧｅxの前記第
４層の２つの層構造を含む、請求項１３に記載の層状構造。 - 【請求項２０】 Ｓｉ1-xＧｅxの前記第３層のＧｅ含有量が、０．５〜０．８の範囲にあり、好
ましくはａ＝ｘ−０．２０である含有量ａであり、前記第３層が、前記第１層と
前記第２層との界面での前記第１層に対するその臨界厚未満の厚さを有してつり
合っている、請求項１３に記載の層状構造。 - 【請求項２１】 Ｓｉ1-xＧｅxの前記第４層のＧｅ含有量が０．５〜０．８の範囲にあり、好ま
しくはｂ＝ｘ−０．２５である含有量ｂであり、前記第４層が、前記第１層と前
記第２層との界面での前記第１層に対するその臨界厚未満の厚さを有してつり合
っている、請求項１３に記載の層状構造。 - 【請求項２２】 ２つの層構造を備える前記スペーサ領域を、スペーサ厚をそれに応じて変化さ
せることを可能とする調節可能な厚さを有する緩和Ｓｉ1-xＧｅx層からなる単一
層構造と置換することができ、それによってデバイス用途に対してサプライ・ド
ーズを０．４〜４２５Ｋの範囲の温度の関数として最適化することができる、請
求項１９に記載の層状構造。 - 【請求項２３】 前記第２層が、前記第５層のチャネル領域の下に形成されるｐドープＳｉ1-x
Ｇｅx層であり、前記第５層からＳｉ1-xＧｅxの前記第３層およびＳｉ1-xＧｅx
の前記第４層によって分離され、前記第２層が１〜２０ｎｍの範囲、好ましくは
４〜５ｎｍの範囲の厚さを有し、前記第２層が、１〜４×１０12ｃｍ-2の範囲内
の電気的に活性なドナー・ドーズを有する、請求項１３に記載の層状構造。 - 【請求項２４】 前記第２層のサプライ層が形成され、前記緩和Ｓｉ1-xＧｅx単一層によって前
記第５層のチャネル領域の下で分離される、請求項２２に記載の層状構造。 - 【請求項２５】 前記第５層のより近くではより高いＧｅ含有量でスタートし、前記第６層の上
面に向かってＧｅ含有量がグレードダウンし、好ましくは値０．３０となる濃度
勾配を、前記第６層内でＧｅ含有量ｘに付けることができる、請求項１３に記載
の層状構造。 - 【請求項２６】 ｐチャネル電界効果トランジスタを形成するための層状構造であって、 単結晶基板と、 前記基板上にエピタキシャルに形成され、Ｇｅ比ｘが０．５〜０．８の範囲に
ある、緩和Ｓｉ1-xＧｅxの第１層と、 前記第１層上にエピタキシャルに形成されるＧｅの第２層であって、それによ
って前記第２層は圧縮ひずみの下にあり、前記第１層に対するその臨界厚未満の
厚さを有する第２層と、 前記第２層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第３
層と、 前記第３層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第４
層と、 前記第４層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第５
層と、 前記第５層上にエピタキシャルに形成されるｐドープＳｉ1-xＧｅxの第６層と を備える層状構造。 - 【請求項２７】 ｘが０．５より大きい、または好ましい値０．６５を有する場合に、緩和Ｓｉ 1-x Ｇｅxの前記第１層のひずみ緩和構造内に、Ｓｉ1-mＧｅmおよびＳｉ1-nＧｅn の２つのオーバシュート層をさらに含む、請求項２６に記載の層状構造。
- 【請求項２８】 前記第１層のひずみ緩和構造内の前記Ｓｉ1-mＧｅmの第１オーバシュート層が
、Ｇｅ比ｍが０．０５から、０．５未満の範囲にある、請求項２７に記載の層状
構造。 - 【請求項２９】 前記第１層のひずみ緩和構造内の前記Ｓｉ1-nＧｅnの第２オーバシュート層が
、Ｇｅ比ｎを有し、ここで、ｎ＝ｘ＋ｚかつｚが０．０１〜０．１の範囲にあり
、前記第１層に対するその臨界厚さ未満の厚さを有する、請求項２７に記載の層
状構造。 - 【請求項３０】 活性デバイス領域が、より高い圧縮ひずみを有し、単一ＳｉＧｅ層チャネル・
デバイスのみと比較して合金散乱の無いより良好な正孔閉じ込めのためのより深
い量子井戸またはより高いバリアを提供する前記第２層のエピタキシャルＧｅチ
ャネルから作成される埋込みチャネルである、請求項２６に記載の層状構造。 - 【請求項３１】 Ｇｅ被膜の３次元成長が界面粗さの問題が発生するようには行われない温度で
、かつＧｅ被膜の２次元成長が行われる２７５°〜３５０℃の範囲にある温度で
前記第２層が形成される、請求項２６に記載の層状構造。 - 【請求項３２】 スペーサ領域が、緩和Ｓｉ1-xＧｅxの前記第３層、緩和Ｓｉ1-xＧｅxの前記第
４層、緩和Ｓｉ1-xＧｅxの前記第５層の３つの層構造を含む、請求項２６に記載
の層状構造。 - 【請求項３３】 Ｓｉ1-xＧｅxの前記第３層のＧｅ含有量が、０．５〜０．８の範囲にあり、好
ましくはｃ＝ｘ−０．１０である含有量ｃであり、前記第３層が、前記第１層と
前記第２層との界面での前記第１層に対するその臨界厚未満の厚さを有してつり
合っている、請求項２６に記載の層状構造。 - 【請求項３４】 Ｓｉ1-xＧｅxの前記第４層のＧｅ含有量が０．５〜０．８の範囲にあり、好ま
しくはｂ＝ｘ−０．２５である含有量ｂであり、前記第４層が、前記第１層と前
記第２層との界面での前記第１層に対するその臨界厚未満の厚さを有してつり合
っている、請求項２６に記載の層状構造。 - 【請求項３５】 Ｓｉ1-xＧｅxの前記第５層のＧｅ含有量が０．５〜０．８の範囲にあり、好ま
しくはａ＝ｘ−０．２０である含有量ａであり、前記第５層が、前記第１層と前
記第２層との界面での前記第１層に対するその臨界厚未満の厚さを有してつり合
っている、請求項２６に記載の層状構造。 - 【請求項３６】 前記第６層が、前記第２層のチャネル領域の上に形成されるｐドープＳｉ1-x
Ｇｅx層であり、前記第２層からＳｉ1-xＧｅxの前記第３層、Ｓｉ1-xＧｅxの前
記第４層、およびＳｉ1-xＧｅxの前記第５層によって分離され、前記第６層が１
〜２０ｎｍの範囲、好ましくは４〜５ｎｍの範囲の厚さを有し、前記第６層が、
１〜４×１０12ｃｍ-2の範囲内の電気的に活性なドナー・ドーズを有する、請求
項２６に記載の層状構造。 - 【請求項３７】 ｐチャネル電界効果トランジスタを形成するための層状構造であって、 単結晶基板と、 前記基板上にエピタキシャルに形成され、Ｇｅ比ｘが０．５〜０．８の範囲に
ある、緩和Ｓｉ1-xＧｅxの第１層と、 前記第１層上にエピタキシャルに形成されるＧｅの第２層であって、それによ
って前記第２層は圧縮ひずみの下にあり、前記第１層に対するその臨界厚未満の
厚さを有する第２層と、 前記第２層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第３
層と、 前記第３層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第４
層と、 前記第４層上にエピタキシャルに形成されるｐドープＳｉ1-xＧｅxの第５層と を備える層状構造。 - 【請求項３８】 ｘが０．５より大きい場合に、緩和Ｓｉ1-xＧｅxの前記第１層のひずみ緩和構
造内に、Ｓｉ1-mＧｅmの第１オーバシュート層およびＳｉ1-nＧｅnの第２オーバ
シュート層をさらに含む、請求項３７に記載の層状構造。 - 【請求項３９】 前記第１層のひずみ緩和構造内の前記第１オーバシュート層Ｓｉ1-mＧｅmが、
Ｇｅ比ｍが０．０５から、０．５未満の範囲にある、請求項３８に記載の層状構
造。 - 【請求項４０】 前記第１層のひずみ緩和構造内の前記第２オーバシュート層Ｓｉ1-nＧｅnが、
Ｇｅ比ｎを有し、ここでｎ＝ｘ＋ｚかつｚが０．０１〜０．１の範囲にあり、前
記第１層に対するその臨界厚さ未満の厚さを有する、請求項３８に記載の層状構
造。 - 【請求項４１】 活性デバイス領域が、より高い圧縮ひずみを有し、単一ＳｉＧｅ層チャネル・
デバイスのみと比較して合金散乱の無いより良好な正孔閉じ込めのためのより深
い量子井戸またはより高いバリアを提供する前記第２層のエピタキシャルＧｅチ
ャネルから作成される埋込みチャネルである、請求項３７に記載の層状構造。 - 【請求項４２】 Ｇｅ被膜の３次元成長が界面粗さの問題が発生するようには行われない温度で
、かつＧｅ被膜の２次元成長が行われる２７５°〜３５０℃の範囲にある温度で
前記第２層が形成される、請求項３７に記載の層状構造。 - 【請求項４３】 スペーサ領域が、緩和Ｓｉ1-xＧｅxの前記第３層、緩和Ｓｉ1-xＧｅxの前記第
４層の２つの層構造を含む、請求項３７に記載の層状構造。 - 【請求項４４】 Ｓｉ1-xＧｅxの前記第３層のＧｅ含有量が、０．５〜０．８の範囲にあり、好
ましくはｃ＝ｘ−０．１０である含有量ｃであり、前記第３層が、前記第１層と
前記第２層との界面での前記第１層に対するその臨界厚未満の厚さを有してつり
合っている、請求項３７に記載の層状構造。 - 【請求項４５】 Ｓｉ1-xＧｅxの前記第４層のＧｅ含有量が０．５〜０．８の範囲にあり、好ま
しくはｂ＝ｘ−０．２５である含有量ｂであり、前記第４層が、前記第１層と前
記第２層との界面での前記第１層に対するその臨界厚未満の厚さを有してつり合
っている、請求項３７に記載の層状構造。 - 【請求項４６】 前記第５層が、前記第２層のチャネル領域の上に形成されるｐドープＳｉ1-x
Ｇｅx層であり、前記第５層からＳｉ1-xＧｅxの前記第３層、Ｓｉ1-xＧｅxの前
記第４層によって分離され、前記第５層が１〜２０ｎｍの範囲、好ましくは４〜
５ｎｍの範囲の厚さを有し、前記第６層が、１〜４×１０12ｃｍ-2の範囲内の電
気的に活性なドナー・ドーズを有する、請求項３７に記載の層状構造。 - 【請求項４７】 ２つの層構造を備える前記スペーサ領域を、スペーサ厚をそれに応じて変化さ
せることを可能とする調節可能な厚さを有する緩和Ｓｉ1-xＧｅx層からなる単一
層構造と置換することができ、それによってデバイス用途に対してサプライ・ド
ーズを０．４〜４２５Ｋの範囲の温度の関数として最適化することができる、請
求項４３に記載の層状構造。 - 【請求項４８】 前記第５層のサプライ層が形成され、前記緩和Ｓｉ1-xＧｅx単一層によって前
記第２層のチャネル領域の上で分離される、請求項４７に記載の層状構造。 - 【請求項４９】 Ｓｉ1-xＧｅx層の前記第４層を、薄い、ひずんだ、相応のＳｉ層で置換するこ
とができ、それによって薄いスペーサ厚を、室温のＭＯＤＦＥＴデバイス動作の
ために提供することができる、請求項４３に記載の層状構造。 - 【請求項５０】 Ｓｉの前記第４層が、引張ひずみの下にあり、前記第１層と前記第２層との界
面での前記第１層に対するその臨界厚未満の厚さを有してつり合っている、請求
項４９に記載の層状構造。 - 【請求項５１】 前記第５層のサプライ層が形成され、緩和Ｓｉ1-xＧｅxの第３層と、引張ひず
みＳｉの前記第４層とによって前記第２層のチャネル領域の上で分離される、請
求項４９に記載の層状構造。 - 【請求項５２】 ｐチャネル電界効果トランジスタを形成するための層状構造であって、 単結晶基板と、 前記基板上にエピタキシャルに形成され、Ｇｅ比ｘが０．５〜０．８の範囲に
ある、緩和Ｓｉ1-xＧｅxの第１層と、 前記第１層上にエピタキシャルに形成されるドープＳｉ1-xＧｅxの第２層と、 前記第２層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第３
層と、 前記第３層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第４
層と、 前記第４層上にエピタキシャルに形成されるＧｅの第５層であって、それによ
って前記第５層は圧縮ひずみの下にあり、前記第１層に対するその臨界厚未満の
厚さを有する第５層と、 前記第５層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第６
層と、 前記第６層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第７
層と、 前記第７層上にエピタキシャルに形成されるドープＳｉ1-xＧｅxの第８層と を備える層状構造。 - 【請求項５３】 ｘが０．５より大きい場合に、緩和Ｓｉ1-xＧｅxの前記第１層のひずみ緩和構
造内に、Ｓｉ1-mＧｅmの第１オーバシュート層およびＳｉ1-nＧｅnの第２オーバ
シュート層をさらに含む、請求項５２に記載の層状構造。 - 【請求項５４】 前記第１層の前記ひずみ緩和構造内の前記第１オーバシュート層Ｓｉ1-mＧｅm が、Ｇｅ比ｍが０．０５から、０．５未満の範囲にある、請求項５３に記載の層
状構造。 - 【請求項５５】 前記第１層のひずみ緩和構造内の前記第２オーバシュート層Ｓｉ1-nＧｅnが、
Ｇｅ比ｎを有し、ここでｎ＝ｘ＋ｚかつｚが０．０１〜０．１の範囲にあり、前
記第１層に対するその臨界厚未満の厚さを有する、請求項５３に記載の層状構造
。 - 【請求項５６】 活性デバイス領域が、より高い圧縮ひずみを有し、単一ＳｉＧｅ層チャネル・
デバイスのみと比較して合金散乱の無いより良好な正孔閉じ込めのためのより深
い量子井戸またはより高いバリアを提供する前記第５層のエピタキシャルＧｅチ
ャネルから作成される埋込みチャネルである、請求項５２に記載の層状構造。 - 【請求項５７】 Ｇｅ被膜の３次元成長が界面粗さの問題が発生するようには行われない温度で
、かつＧｅ被膜の２次元成長が行われる２７５°〜３５０℃の範囲にある温度で
前記第５層が形成される、請求項５２に記載の層状構造。 - 【請求項５８】 第１スペーサ領域および第２スペーサ領域をさらに含み、それによって前記第
１スペーサ領域が、緩和Ｓｉ1-xＧｅxの前記第３層と、緩和Ｓｉ1-xＧｅxの前記
第４層の２層構造を含んでＧｅチャネル領域の下にあり、前記第２スペーサ領域
が、緩和Ｓｉ1-xＧｅxの前記第６層と、緩和Ｓｉ1-xＧｅxの前記第７層の類似の
２層構造を含んで前記第５層の活性Ｇｅチャネルの上にある、請求項５２に記載
の層状構造。 - 【請求項５９】 Ｓｉ1-xＧｅxの前記第３層のＧｅ含有量が、０．５〜０．８の範囲にあり、好
ましくはａ＝ｘ−０．２０である含有量ａであり、前記第３層が、前記第１層と
前記第２層との界面での前記第１層に対するその臨界厚未満の厚さを有してつり
合っている、請求項５８に記載の層状構造。 - 【請求項６０】 Ｓｉ1-xＧｅxの前記第４層のＧｅ含有量が０．５〜０．８の範囲にあり、好ま
しくはｂ＝ｘ−０．２５である含有量ｂであり、前記第４層が、前記第１層と前
記第２層との界面での前記第１層に対するその臨界厚未満の厚さを有してつり合
っている、請求項５８に記載の層状構造。 - 【請求項６１】 Ｓｉ1-xＧｅxの前記第６層のＧｅ含有量が０．５〜０．８の範囲にあり、好ま
しくはｃ＝ｘ−０．１０である含有量ｃであり、前記第６層が、前記第１層と前
記第２層との界面での前記第１層に対するその臨界厚未満の厚さを有してつり合
っている、請求項５８に記載の層状構造。 - 【請求項６２】 Ｓｉ1-xＧｅxの前記第７層のＧｅ含有量が０．５〜０．８の範囲にあり、好ま
しくはｂ＝ｘ−０．２５である含有量ｂであり、前記第７層が、前記第１層と前
記第２層との界面での前記第１層に対するその臨界厚未満の厚さを有してつり合
っている、請求項５８に記載の層状構造。 - 【請求項６３】 ２層構造を備える前記スペーサ領域を、スペーサ厚をそれに応じて変化させる
ことを可能とする調節可能な厚さを有する緩和Ｓｉ1-xＧｅx層からなる単一層構
造と置換することができ、それによってデバイス用途に対してサプライ・ドーズ
を０．４〜４２５Ｋの範囲の温度の関数として最適化することができる、請求項
５８に記載の層状構造。 - 【請求項６４】 第１サプライ層および第２サプライ層をさらに含み、それによって前記第１サ
プライ層が、緩和Ｓｉ1-xＧｅxの前記第３層と、緩和Ｓｉ1-xＧｅxの前記第４層
の２層構造を含む下側のスペーサ領域によって分離されて、Ｇｅチャネル領域の
下にあり、前記第２サプライ層が、緩和Ｓｉ1-xＧｅxの前記第６層と、緩和Ｓｉ 1-x Ｇｅxの前記第７層の類似の２層構造を含む上側のスペーサ領域によってさら
に分離されて、前記第５層の活性Ｇｅチャネルの上にある、請求項５２に記載の
層状構造。 - 【請求項６５】 前記第２層が、前記第５層のチャネル領域の下に形成されるｐドープＳｉ1-x
Ｇｅx層であり、前記第５層からＳｉ1-xＧｅxの前記第３層、Ｓｉ1-xＧｅxの前
記第４層によって分離され、前記第２層が、１〜２０ｎｍの範囲、好ましくは４
〜５ｎｍの範囲の厚さを有し、１〜４×１０12ｃｍ-2の範囲内の電気的に活性な
ドナー・ドーズを有する、請求項５２に記載の層状構造。 - 【請求項６６】 前記第８層が、前記第５層のチャネル領域の上に形成されるｐドープＳｉ1-x
Ｇｅx層であり、前記第５層からＳｉ1-xＧｅxの前記第６層、Ｓｉ1-xＧｅxの前
記第７層によって分離され、前記第８層が、１〜２０ｎｍの範囲、好ましくは４
〜５ｎｍの範囲の厚さを有するべきであり、１〜４×１０12ｃｍ-2の範囲内の電
気的に活性なドナー・ドーズを有する、請求項５２に記載の層状構造。 - 【請求項６７】 前記第２層のサプライ層が形成され、緩和Ｓｉ1-xＧｅx層によって前記第５層
のチャネル領域の下で分離される、請求項５２に記載の層状構造。 - 【請求項６８】 前記第８層のサプライ層が形成され、緩和Ｓｉ1-xＧｅx層によって前記第５層
のチャネル領域の上で分離される、請求項５２に記載の層状構造。 - 【請求項６９】 ｐチャネル電界効果トランジスタを形成するための層状構造であって、 単結晶基板と、 前記基板上にエピタキシャルに形成され、Ｇｅ比ｘが０．５〜０．８の範囲に
ある、緩和Ｓｉ1-xＧｅxの第１層と、 前記第１層上にエピタキシャルに形成されるドープＳｉ1-xＧｅxの第２層と、 前記第２層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第３
層と、 前記第３層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第４
層と、 前記第４層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第５
層と、 前記第５層上にエピタキシャルに形成されるＧｅの第６層であって、それによ
って前記第６層は圧縮ひずみの下にあり、前記第１層に対するその臨界厚未満の
厚さを有する第６層と、 前記第６層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第７
層と、 前記第７層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第８
層と、 前記第８層上にエピタキシャルに形成されるドープＳｉ1-xＧｅxの第９層とを
備える層状構造。 - 【請求項７０】 ｘが０．５より大きい、または好ましい値０．６５を有する場合に、緩和Ｓｉ 1-x Ｇｅxの前記第１層のひずみ緩和構造内に、Ｓｉ1-mＧｅmの第１オーバシュー
ト層およびＳｉ1-nＧｅnの第２オーバシュート層をさらに含む、請求項６９に記
載の層状構造。 - 【請求項７１】 前記第１層の前記ひずみ緩和構造内の前記第１オーバシュート層Ｓｉ1-mＧｅm が、Ｇｅ比ｍが０．０５から、０．５未満の範囲にある、請求項７０に記載の層
状構造。 - 【請求項７２】 前記第１層のひずみ緩和構造内の前記第２オーバシュート層Ｓｉ1-nＧｅnが、
Ｇｅ比ｎを有し、ここでｎ＝ｘ＋ｚかつｚが０．０１〜０．１の範囲にあり、前
記第１層に対するその臨界厚未満の厚さを有する、請求項７０に記載の層状構造
。 - 【請求項７３】 活性デバイス領域が、より高い圧縮ひずみを有し、単一ＳｉＧｅ層チャネル・
デバイスのみと比較して合金散乱の無いより良好な正孔閉じ込めのためのより深
い量子井戸またはより高いバリアを提供する前記第６層のエピタキシャルＧｅチ
ャネルから作成される埋込みチャネルである、請求項６９に記載の層状構造。 - 【請求項７４】 Ｇｅ被膜の３次元成長が界面粗さの問題が発生するようには行われない温度で
、かつＧｅ被膜の２次元成長が行われる２７５°〜３５０℃の範囲にある温度で
前記第６層が形成される、請求項６９に記載の層状構造。 - 【請求項７５】 第１スペーサ領域および第２スペーサ領域をさらに含み、それによって前記第
１スペーサ領域が、緩和Ｓｉ1-xＧｅxの前記第３層と、緩和Ｓｉ1-xＧｅxの前記
第４層と、緩和Ｓｉ1-xＧｅxの前記第５層の３層構造を含んでＧｅチャネル領域
の下にあり、前記第２スペーサ領域が、緩和Ｓｉ1-xＧｅxの前記第７層と、緩和
Ｓｉ1-xＧｅxの前記第８層の異なる２層構造を含んで前記第６層の活性Ｇｅチャ
ネルの上にある、請求項６９に記載の層状構造。 - 【請求項７６】 Ｓｉ1-xＧｅxの前記第３層のＧｅ含有量が、０．５〜０．８の範囲にあり、好
ましくはａ＝ｘ−０．２０である含有量ａであり、前記第３層が、前記第１層と
前記第２層との界面での前記第１層に対するその臨界厚未満の厚さを有してつり
合っている、請求項６９に記載の層状構造。 - 【請求項７７】 Ｓｉ1-xＧｅxの前記第４層のＧｅ含有量が０．５〜０．８の範囲にあり、好ま
しくはｂ＝ｘ−０．２５である含有量ｂであり、前記第４層が、前記第１層と前
記第２層との界面での前記第１層に対するその臨界厚未満の厚さを有してつり合
っている、請求項６９に記載の層状構造。 - 【請求項７８】 Ｓｉ1-xＧｅxの前記第５層のＧｅ含有量が０．５〜０．８の範囲にあり、好ま
しくはｃ＝ｘ−０．１０である含有量ｃであり、前記第５層が、前記第１層と前
記第２層との界面での前記第１層に対するその臨界厚未満の厚さを有してつり合
っている、請求項６９に記載の層状構造。 - 【請求項７９】 Ｓｉ1-xＧｅxの前記第７層のＧｅ含有量が０．５〜０．８の範囲にあり、好ま
しくはｃ＝ｘ−０．１０である含有量ｃであり、前記第７層が、前記第１層と前
記第２層との界面での前記第１層に対するその臨界厚未満の厚さを有してつり合
っている、請求項６９に記載の層状構造。 - 【請求項８０】 Ｓｉ1-xＧｅxの前記第８層のＧｅ含有量が０．５〜０．８の範囲にあり、好ま
しくはｂ＝ｘ−０．２５である含有量ｂであり、前記第８層が、前記第１層と前
記第２層との界面での前記第１層に対するその臨界厚未満の厚さを有してつり合
っている、請求項６９に記載の層状構造。 - 【請求項８１】 ３層構造を備える前記下側スペーサ領域を、スペーサ厚をそれに応じて変化さ
せることを可能とする調節可能な厚さを有する緩和Ｓｉ1-xＧｅx層からなる単一
層構造と置換することができ、それによってデバイス用途に対してサプライ・ド
ーズを０．４〜４２５Ｋの範囲の温度の関数として最適化することができる、請
求項７５に記載の層状構造。 - 【請求項８２】 ２層構造を備える前記上側スペーサ領域を、スペーサ厚をそれに応じて変化さ
せることを可能とする調節可能な厚さを有する緩和Ｓｉ1-xＧｅx層からなる単一
層構造と置換することができ、それによってデバイス用途に対してサプライ・ド
ーズを０．４〜４２５Ｋの範囲の温度の関数として最適化することができる、請
求項７５に記載の層状構造。 - 【請求項８３】 前記上側および下側のスペーサ領域の両方を、スペーサ厚をそれに応じて変化
させることを可能とする調節可能な厚さを有する緩和Ｓｉ1-xＧｅx層からなる単
一層構造と置換することができ、それによってデバイス用途に対してサプライ・
ドーズを０．４〜４２５Ｋの範囲の温度の関数として最適化することができる、
請求項７５に記載の層状構造。 - 【請求項８４】 第１サプライ層および第２サプライ層をさらに含み、それによって前記第１サ
プライ層が、緩和Ｓｉ1-xＧｅxの前記第３層と、緩和Ｓｉ1-xＧｅxの前記第４層
と、緩和Ｓｉ1-xＧｅxの前記第５層の３層構造を含む下側のスペーサ領域によっ
て分離されて、Ｇｅチャネル領域の下にあり、前記第２サプライ層が、緩和Ｓｉ 1-x Ｇｅxの前記第７層と、緩和Ｓｉ1-xＧｅxの前記第８層の異なる２層構造を含
む上側のスペーサ領域によってさらに分離されて、前記第６層の活性Ｇｅチャネ
ルの上にある、請求項６９に記載の層状構造。 - 【請求項８５】 前記第２層が、前記第６層のチャネル領域の下に形成されるｐドープＳｉ1-x
Ｇｅx層であり、前記第６層から緩和Ｓｉ1-xＧｅxの前記第３層と、緩和Ｓｉ1-x Ｇｅxの前記第４層と、緩和Ｓｉ1-xＧｅxの前記第５層とによって分離され、前
記第２層が、１〜２０ｎｍの範囲、好ましくは４〜５ｎｍの範囲の厚さを有し、
１〜４×１０12ｃｍ-2の範囲内の電気的に活性なドナー・ドーズを有する、請求
項６９に記載の層状構造。 - 【請求項８６】 前記第９層が、前記第６層のチャネル領域の上に形成されるｐドープＳｉ1-x
Ｇｅx層であり、前記第６層からＳｉ1-xＧｅxの前記第７層、Ｓｉ1-xＧｅxの前
記第８層によって分離され、前記第９層が、１〜２０ｎｍの範囲、好ましくは４
〜５ｎｍの範囲の厚さを有するべきであり、１〜４×１０12ｃｍ-2の範囲内の電
気的に活性なドナー・ドーズを有する、請求項６９に記載の層状構造。 - 【請求項８７】 前記第２層のサプライ層が形成され、緩和Ｓｉ1-xＧｅx層によって前記第５層
のチャネル領域の下で分離される、請求項６９に記載の層状構造。 - 【請求項８８】 前記第８層のサプライ層が形成され、緩和Ｓｉ1-xＧｅx層によって前記第５層
のチャネル領域の上で分離される、請求項６９に記載の層状構造。 - 【請求項８９】 Ｇｅチャネル電界効果トランジスタを形成するための層状構造であって、 単結晶基板と、 前記基板上にエピタキシャルに形成され、Ｇｅ比ｘが０．５〜０．８の範囲に
ある、緩和Ｓｉ1-xＧｅxの第１層と、 前記第１層上にエピタキシャルに形成されるＧｅの第２層であって、それによ
って前記第２層は圧縮ひずみの下にあり、前記第１層に対するその臨界厚未満の
厚さを有する第２層と、 前記第２層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第３
層と、 前記第３層上に形成されるゲート誘電体の第４層と を備える層状構造。 - 【請求項９０】 ｘが０．５より大きい場合に、緩和Ｓｉ1-xＧｅxの前記第１層のひずみ緩和構
造内に、Ｓｉ1-mＧｅmの第１オーバシュート層およびＳｉ1-nＧｅnの第２オーバ
シュート層をさらに含む、請求項８９に記載の層状構造。 - 【請求項９１】 前記第１層の前記ひずみ緩和構造内の前記第１オーバシュート層Ｓｉ1-mＧｅm が、Ｇｅ比ｍが０．０５から、０．５未満の範囲にある、請求項９０に記載の層
状構造。 - 【請求項９２】 前記第１層のひずみ緩和構造内の前記第２オーバシュート層Ｓｉ1-nＧｅnが、
Ｇｅ比ｎを有し、ここでｎ＝ｘ＋ｚかつｚが０．０１〜０．１の範囲にあり、前
記第１層に対するその臨界厚未満の厚さを有する、請求項９０に記載の層状構造
。 - 【請求項９３】 活性デバイス領域が、より高い圧縮ひずみを有し、単一ＳｉＧｅ層チャネル・
デバイスのみと比較して合金散乱の無いより良好な正孔閉じ込めのためのより深
い量子井戸またはより高いバリアを提供する前記第２層のエピタキシャルＧｅチ
ャネルから作成される埋込みチャネルである、請求項８９に記載の層状構造。 - 【請求項９４】 Ｓｉ1-xＧｅxの前記第３層のＧｅ含有量が、０．５〜０．８の範囲にあり、好
ましくは含有量０．３０であり、前記第３層が、前記第１層と前記第２層との界
面での前記第１層に対するその臨界厚未満の、１ｎｍに等しいかまたはそれ未満
の厚さを有してつり合っている、請求項８９に記載の層状構造。 - 【請求項９５】 前記第２層のより近くではより高いＧｅ含有量でスタートし、前記第３層の上
面に向かってＧｅ含有量がグレードダウンし、好ましくはｘの値が約０．３０と
なる濃度勾配を、Ｇｅ含有量ｘに前記第３層内で付けることができる、請求項８
９に記載の層状構造。 - 【請求項９６】 前記第４層のゲート誘電体が、二酸化シリコン、シリコン窒化酸化物、窒化シ
リコン、酸化タンタル、チタン酸バリウム・ストロンチウム、酸化アルミニウム
、およびその組み合わせからなるグループから選択される誘電体材料である、請
求項８９に記載の層状構造。 - 【請求項９７】 Ｓｉ1-xＧｅxの前記第３層を、ゲート誘電体の前記第４層中に高品質二酸化シ
リコン層を形成する際の高温度酸化に適した、薄い、ひずんだ、相応のＳｉ層で
置換することができる、請求項８９に記載の層状構造。 - 【請求項９８】 Ｓｉの前記第３層が、引張ひずみの下にあり、前記第１層と前記第２層との界
面での前記第１層に対するその臨界厚未満の厚さを有してつり合っている、請求
項９７に記載の層状構造。 - 【請求項９９】 Ｇｅチャネル電界効果トランジスタを形成するための層状構造であって、 単結晶基板と、 前記基板上にエピタキシャルに形成され、Ｇｅ比ｘが０．５〜０．８の範囲に
ある、緩和Ｓｉ1-xＧｅxの第１層と、 前記第１層上にエピタキシャルに形成されるＧｅの第２層であって、それによ
って前記第２層は圧縮ひずみの下にあり、前記第１層に対するその臨界厚未満の
厚さを有する第２層と、 前記第２層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第３
層と、 前記第３層上にエピタキシャルに形成されるアンドープのＳｉの第４層と、 前記第４層上に形成されるゲート誘電体の第５層と を備える層状構造。 - 【請求項１００】 ｘが０．５より大きい場合に、緩和Ｓｉ1-xＧｅxの前記第１層のひずみ緩和構
造内に、Ｓｉ1-mＧｅmの第１オーバシュート層およびＳｉ1-nＧｅnの第２オーバ
シュート層をさらに含む、請求項９９に記載の層状構造。 - 【請求項１０１】 前記第１層の前記ひずみ緩和構造内の前記第１オーバシュート層Ｓｉ1-mＧｅm が、Ｇｅ比ｍが０．０５から、０．５未満の範囲にある、請求項１００に記載の
層状構造。 - 【請求項１０２】 前記第１層のひずみ緩和構造内の前記第２オーバシュート層Ｓｉ1-nＧｅnが、
Ｇｅ比ｎを有し、ここでｎ＝ｘ＋ｚかつｚが０．０１〜０．１の範囲にある、前
記第１層に対するその臨界厚未満の厚さを有する、請求項１００に記載の層状構
造。 - 【請求項１０３】 活性デバイス領域が、より高い圧縮ひずみを有し、単一ＳｉＧｅ層チャネル・
デバイスのみと比較して合金散乱の無いより良好な正孔閉じ込めのためのより深
い量子井戸またはより高いバリアを提供する前記第２層のエピタキシャルＧｅチ
ャネルから作成される埋込みチャネルである、請求項９９に記載の層状構造。 - 【請求項１０４】 Ｇｅ被膜の３次元成長が界面粗さの問題が発生するようには行われない温度で
、かつＧｅ被膜の２次元成長が行われる２７５°〜３５０℃の範囲にある温度で
前記第２層が形成される、請求項９９に記載の層状構造。 - 【請求項１０５】 Ｓｉ1-xＧｅxの前記第３層のＧｅ含有量が、０．５〜０．８の範囲にあり、好
ましくは含有量０．３０であり、前記第３層が、前記第１層と前記第２層との界
面での前記第１層に対するその臨界厚未満の、１ｎｍに等しいかまたはそれ未満
の厚さを有してつり合っている、請求項９９に記載の層状構造。 - 【請求項１０６】 前記第２層のより近くではより高いＧｅ含有量でスタートし、前記第３層の上
面に向かってＧｅ含有量がグレードダウンし、好ましくはｘの値が約０．３０と
なる濃度勾配を、Ｇｅ含有量ｘに前記第３層内で付けることができる、請求項９
９に記載の層状構造。 - 【請求項１０７】 前記第４層のゲート誘電体が、二酸化シリコン、シリコン窒化酸化物、窒化シ
リコン、酸化タンタル、チタン酸バリウム・ストロンチウム、酸化アルミニウム
、およびその組み合わせからなるグループから選択される誘電体材料である、請
求項９９に記載の層状構造。 - 【請求項１０８】 Ｓｉ1-xＧｅxの前記第３層を、ゲート誘電体の前記第４層中に高品質二酸化シ
リコン層を形成する際の高温度酸化に適した、薄い、ひずんだ、相応のＳｉ層で
置換することができる、請求項９９に記載の層状構造。 - 【請求項１０９】 Ｓｉの前記第４層が、引張ひずみの下にあり、前記第１層と前記第２層との界
面での前記第１層に対するその臨界厚未満の厚さを有してつり合っている、請求
項９９に記載の層状構造。 - 【請求項１１０】 電界効果トランジスタを形成するための層状構造であって、 単結晶基板と、 前記基板上にエピタキシャルに形成され、Ｇｅ比ｘが０．５〜０．８の範囲に
ある、緩和Ｓｉ1-xＧｅxの第１層と、 前記第１層上にエピタキシャルに形成されるＧｅの第２層であって、それによ
って第２層は圧縮ひずみの下にあり、前記第１層に対するその臨界厚未満の厚さ
を有する第２層と、 前記第２層上にエピタキシャルに形成されるアンドープのＳｉ1-xＧｅxの第３
層と、 前記第３層上に形成される第１ショットキー・ゲート電極と、 前記第１ゲート電極の一方の側に形成され、位置する第１タイプの第１ソース
領域と、 前記第１ゲート電極の他方の側に形成され、位置する第１タイプの第１ドレイ
ン領域と を備え、それによって第１電界効果トランジスタ構造が第１タイプで形成され
る、層状構造。 - 【請求項１１１】 少なくとも前記第３層から前記第２層までを選択的に除去することによって作
成される電気的分離領域と、 前記第３層上に形成され、前記第１電界効果トランジスタ構造から電気的に分
離するように、前記電気的分離領域に対して位置決めされる、第２ショットキー
・ゲート電極と、 前記第２ゲート電極の一方の側に形成され、位置する第２タイプの第２ソース
領域と、 前記第２ゲート電極の他方の側に形成され、位置する第２タイプの第２ドレイ
ン領域とをさらに含み、それによって第２電界効果トランジスタ構造が第２タイ
プで形成される、請求項１１０に記載の層状構造。 - 【請求項１１２】 少なくとも前記第７層から前記第２層までを選択的に除去することによって作
成される電気的分離領域と、 前記第７層上に形成されるショットキー・ゲート電極と、 前記ゲート電極の一方の側に形成され、位置するソース電極と、 前記ゲート電極の他方の側に形成され、位置するドレイン電極とをさらに含み
、、それによって電界効果トランジスタ構造が形成される、請求項１に記載の層
状構造。 - 【請求項１１３】 少なくとも前記第６層から前記第２層までを選択的に除去することによって作
成される電気的分離領域と、 前記第６層上に形成されるショットキー・ゲート電極と、 前記ゲート電極の一方の側に形成され、位置するソース電極と、 前記ゲート電極の他方の側に形成され、位置するドレイン電極とをさらに含み
、それによって電界効果トランジスタ構造が形成される、請求項１３に記載の層
状構造。 - 【請求項１１４】 少なくとも前記第６層から前記第２層までを選択的に除去することによって作
成される電気的分離領域と、 前記第６層上に形成されるショットキー・ゲート電極と、 前記ゲート電極の一方の側に形成され、位置するソース電極と、 前記ゲート電極の他方の側に形成され、位置するドレイン電極とをさらに含み
、それによって電界効果トランジスタ構造が形成される、請求項２６に記載の層
状構造。 - 【請求項１１５】 少なくとも前記第５層から前記第２層までを選択的に除去することによって作
成される電気的分離領域と、 前記第５層上に形成されるショットキー・ゲート電極と、 前記ゲート電極の一方の側に形成され、位置するソース電極と、 前記ゲート電極の他方の側に形成され、位置するドレイン電極とをさらに含み
、それによって電界効果トランジスタ構造が形成される、請求項３７に記載の層
状構造。 - 【請求項１１６】 少なくとも前記第７層から前記第２層までを選択的に除去することによって作
成される電気的分離領域と、 前記第７層上に形成されるショットキー・ゲート電極と、 前記ゲート電極の一方の側に形成され、位置するソース電極と、 前記ゲート電極の他方の側に形成され、位置するドレイン電極とをさらに含み
、それによって電界効果トランジスタ構造が形成される、請求項５２に記載の層
状構造。 - 【請求項１１７】 少なくとも前記第８層から前記第２層までを選択的に除去することによって作
成される電気的分離領域と、 前記第８層上に形成されるショットキー・ゲート電極と、 前記ゲート電極の一方の側に形成され、位置するソース電極と、 前記ゲート電極の他方の側に形成され、位置するドレイン電極とをさらに含み
、それによって電界効果トランジスタ構造が形成される、請求項６９に記載の層
状構造。 - 【請求項１１８】 少なくとも前記第７層から前記第２層までを選択的に除去することによって作
成される電気的分離領域と、 前記第７層上に形成されるゲート誘電体と、 前記ゲート誘電体上に形成されるゲート電極と、 前記ゲート電極の一方の側に形成され、位置するソース電極と、 前記ゲート電極の他方の側に形成され、位置するドレイン電極とをさらに含み
、それによって電界効果トランジスタ構造が形成される、請求項１に記載の層状
構造。 - 【請求項１１９】 少なくとも前記第６層から前記第２層までを選択的に除去することによって作
成される電気的分離領域と、 前記第６層上に形成されるゲート誘電体と、 前記ゲート誘電体上に形成されるゲート電極と、 前記ゲート電極の一方の側に形成され、位置するソース電極と、 前記ゲート電極の他方の側に形成され、位置するドレイン電極とをさらに含み
、それによって電界効果トランジスタ構造が形成される、請求項１３に記載の層
状構造。 - 【請求項１２０】 少なくとも前記第６層から前記第２層までを選択的に除去することによって作
成される電気的分離領域と、 前記第６層上に形成されるゲート誘電体と、 前記ゲート誘電体上に形成されるゲート電極と、 前記ゲート電極の一方の側に形成され、位置するソース電極と、 前記ゲート電極の他方の側に形成され、位置するドレイン電極とをさらに含み
、それによって電界効果トランジスタ構造が形成される、請求項２６に記載の層
状構造。 - 【請求項１２１】 少なくとも前記第５層から前記第２層までを選択的に除去することによって作
成される電気的分離領域と、 前記第５層上に形成されるゲート誘電体と、 前記ゲート誘電体上に形成されるゲート電極と、 前記ゲート電極の一方の側に形成され、位置するソース電極と、 前記ゲート電極の他方の側に形成され、位置するドレイン電極とをさらに含み
、それによって電界効果トランジスタ構造が形成される、請求項３７に記載の層
状構造。 - 【請求項１２２】 少なくとも前記第７層から前記第２層までを選択的に除去することによって作
成される電気的分離領域と、 前記第７層上に形成されるゲート誘電体と、 前記ゲート誘電体上に形成されるゲート電極と、 前記ゲート電極の一方の側に形成され、位置するソース電極と、 前記ゲート電極の他方の側に形成され、位置するドレイン電極とをさらに含み
、それによって電界効果トランジスタ構造が形成される、請求項５２に記載の層
状構造。 - 【請求項１２３】 少なくとも前記第８層から前記第２層までを選択的に除去することによって作
成される電気的分離領域と、 前記第８層上に形成されるゲート誘電体と、 前記ゲート誘電体上に形成されるゲート電極と、 前記ゲート電極の一方の側に形成され、位置するソース電極と、 前記ゲート電極の他方の側に形成され、位置するドレイン電極とをさらに含み
、それによって電界効果トランジスタ構造が形成される、請求項６９に記載の層
状構造。 - 【請求項１２４】 少なくとも前記第４層から前記第２層までを選択的に除去することによって作
成される電気的分離領域と、 前記第４層のゲート誘電体上に形成されるゲート電極と、 前記ゲート電極の一方の側に形成され、位置するソース電極と、 前記ゲート電極の他方の側に形成され、位置するドレイン電極とをさらに含み
、それによって電界効果トランジスタ構造が形成される、請求項８９に記載の層
状構造。 - 【請求項１２５】 少なくとも前記第５層から前記第２層までを選択的に除去することによって作
成される電気的分離領域と、 前記第５層のゲート誘電体上に形成されるゲート電極と、 前記ゲート電極の一方の側に形成され、位置するソース電極と、 前記ゲート電極の他方の側に形成され、位置するドレイン電極とをさらに含み
、それによって電界効果トランジスタ構造が形成される、請求項９９に記載の層
状構造。 - 【請求項１２６】 ｐチャネル電界効果トランジスタを形成するための方法であって、 単結晶基板を選択するステップと、 前記基板上に、Ｇｅ比ｘが０．５〜０．８の範囲にある、緩和Ｓｉ1-xＧｅxの
第１層をエピタキシャルに形成するステップと、 前記第１層上にドープＳｉ1-xＧｅxの第２層をエピタキシャルに形成するステ
ップと、 前記第２層上にアンドープのＳｉ1-xＧｅxの第３層をエピタキシャルに形成す
るステップと、 前記第３層上にアンドープのＳｉ1-xＧｅxの第４層をエピタキシャルに形成す
るステップと、 前記第４層上にアンドープのＳｉ1-xＧｅxの第５層をエピタキシャルに形成す
るステップと、 前記第５層上にＧｅの第６層をエピタキシャルに形成するステップであって、
それによって前記第６層が、圧縮ひずみの下にあり、前記第１層の上面に対する
その臨界厚未満の厚さを有するステップと、 前記第６層上にＳｉ1-xＧｅxの第７層をエピタキシャルに形成するステップと
を含む方法。 - 【請求項１２７】 ｘが０．５より大きい場合に、緩和Ｓｉ1-xＧｅxの前記第１層のひずみ緩和構
造内に、Ｓｉ1-mＧｅmの第１オーバシュート層およびＳｉ1-nＧｅnの第２オーバ
シュート層を形成するステップをさらに含む、請求項１２６に記載の方法。 - 【請求項１２８】 前記第１層の前記ひずみ緩和構造内の前記第１オーバシュート層Ｓｉ1-mＧｅm を形成する前記ステップが、Ｇｅ比ｍが０．０５から、約０．５未満の範囲にあ
るように形成することを含む、請求項１２７に記載の方法。 - 【請求項１２９】 前記第１層のひずみ緩和構造内の前記第２オーバシュート層Ｓｉ1-nＧｅnを形
成する前記ステップが、Ｇｅ比ｎで形成し、ここでｎ＝ｘ＋ｚかつｚが０．０１
〜０．１の範囲にあり、前記第１層に対するその臨界厚未満の厚さを有すること
を含む、請求項１２７に記載の方法。 - 【請求項１３０】 ｐチャネル電界効果トランジスタを形成するための方法であって、 単結晶基板を選択するステップと、 前記基板上に、Ｇｅ比ｘが０．５〜０．８の範囲にある、緩和Ｓｉ1-xＧｅxの
第１層をエピタキシャルに形成するステップと、 前記第１層上にドープＳｉ1-xＧｅxの第２層をエピタキシャルに形成するステ
ップと、 前記第２層上にアンドープのＳｉ1-xＧｅxの第３層をエピタキシャルに形成す
るステップと、 前記第３層上にアンドープのＳｉ1-xＧｅxの第４層をエピタキシャルに形成す
るステップと、 前記第４層上にＧｅの第５層をエピタキシャルに形成するステップであって、
それによって前記第５層が、圧縮ひずみの下にあり、前記第１層に対するその臨
界厚未満の厚さを有するステップと、 前記第５層上にＳｉ1-xＧｅxの第６層をエピタキシャルに形成するステップと
を含む方法。 - 【請求項１３１】 ｐチャネル電界効果トランジスタを形成するための方法であって、 単結晶基板を選択するステップと、 前記基板上に、Ｇｅ比ｘが０．５〜０．８の範囲にある、緩和Ｓｉ1-xＧｅxの
第１層をエピタキシャルに形成するステップと、 前記第１層上にＧｅの第２層をエピタキシャルに形成するステップであって、
それによって前記第２層が、圧縮ひずみの下にあり、前記第１層に対するその臨
界厚未満の厚さを有するステップと、 前記第２層上にアンドープのＳｉ1-xＧｅxの第３層をエピタキシャルに形成す
るステップと、 前記第３層上にアンドープのＳｉ1-xＧｅxの第４層をエピタキシャルに形成す
るステップと、 前記第４層上にアンドープのＳｉ1-xＧｅxの第５層をエピタキシャルに形成す
るステップと、 前記第５層上にｐドープＳｉ1-xＧｅxの第６層をエピタキシャルに形成するス
テップとを含む方法。 - 【請求項１３２】 ｐチャネル電界効果トランジスタを形成するための方法であって、 単結晶基板を選択するステップと、 前記基板上に、Ｇｅ比ｘが０．５〜０．８の範囲にある、緩和Ｓｉ1-xＧｅxの
第１層をエピタキシャルに形成するステップと、 前記第１層上にＧｅの第２層をエピタキシャルに形成するステップであって、
それによって前記第２層が、圧縮ひずみの下にあり、前記第１層に対するその臨
界厚未満の厚さを有するステップと、 前記第２層上にアンドープのＳｉ1-xＧｅxの第３層をエピタキシャルに形成す
るステップと、 前記第３層上にアンドープのＳｉ1-xＧｅxの第４層をエピタキシャルに形成す
るステップと、 前記第４層上にｐドープＳｉ1-xＧｅxの第５層をエピタキシャルに形成するス
テップとを含む方法。 - 【請求項１３３】 ｐチャネル電界効果トランジスタを形成するための方法であって、 単結晶基板を選択するステップと、 前記基板上に、Ｇｅ比ｘが０．５〜０．８の範囲にある、緩和Ｓｉ1-xＧｅxの
第１層をエピタキシャルに形成するステップと、 前記第１層上にドープＳｉ1-xＧｅxの第２層をエピタキシャルに形成するステ
ップと、 前記第２層上にアンドープのＳｉ1-xＧｅxの第３層をエピタキシャルに形成す
るステップと、 前記第３層上にアンドープのＳｉ1-xＧｅxの第４層をエピタキシャルに形成す
るステップと、 前記第４層上にＧｅの第５層をエピタキシャルに形成し、それによって前記第
５層が、圧縮ひずみの下にあり、前記第１層に対するその臨界厚未満の厚さを有
するステップと、 前記第５層上にアンドープのＳｉ1-xＧｅxの第６層をエピタキシャルに形成す
るステップと、 前記第６層上にアンドープのＳｉ1-xＧｅxの第７層をエピタキシャルに形成す
るステップと、 前記第７層上にドープＳｉ1-xＧｅxの第８層をエピタキシャルに形成するステ
ップとを含む方法。 - 【請求項１３４】 ｐチャネル電界効果トランジスタを形成するための方法であって、 単結晶基板を選択するステップと、 前記基板上に、Ｇｅ比ｘが０．５〜０．８の範囲にある、緩和Ｓｉ1-xＧｅxの
第１層をエピタキシャルに形成するステップと、 前記第１層上にドープＳｉ1-xＧｅxの第２層をエピタキシャルに形成するステ
ップと、 前記第２層上にアンドープのＳｉ1-xＧｅxの第３層をエピタキシャルに形成す
るステップと、 前記第３層上にアンドープのＳｉ1-xＧｅxの第４層をエピタキシャルに形成す
るステップと、 前記第４層上にアンドープのＳｉ1-xＧｅxの第５層をエピタキシャルに形成す
るステップと、 前記第５層上にＧｅの第６層をエピタキシャルに形成し、それによって前記第
６層が、圧縮ひずみの下にあり、前記第１層に対するその臨界厚未満の厚さを有
するステップと、 前記第６層上にアンドープのＳｉ1-xＧｅxの第７層をエピタキシャルに形成す
るステップと、 前記第７層上にアンドープのＳｉ1-xＧｅxの第８層をエピタキシャルに形成す
るステップと、 前記第８層上にドープＳｉ1-xＧｅxの第９層をエピタキシャルに形成するステ
ップとを含む方法。 - 【請求項１３５】 Ｇｅチャネル電界効果トランジスタを形成するための方法であって、 単結晶基板を選択するステップと、 前記基板上に、Ｇｅ比ｘが０．５〜０．８の範囲にある、緩和Ｓｉ1-xＧｅxの
第１層をエピタキシャルに形成するステップと、 前記第１層上にＧｅの第２層をエピタキシャルに形成し、それによって前記第
２層が、圧縮ひずみの下にあり、前記第１層に対するその臨界厚未満の厚さを有
するステップと、 前記第２層上にアンドープのＳｉ1-xＧｅxの第３層をエピタキシャルに形成す
るステップと、 前記第３層上にゲート誘電体の第４層を形成するステップとを含む方法。 - 【請求項１３６】 Ｇｅチャネル電界効果トランジスタを形成するための方法であって、 単結晶基板を選択するステップと、 前記基板上に、Ｇｅ比ｘが０．５〜０．８の範囲にある、緩和Ｓｉ1-xＧｅxの
第１層をエピタキシャルに形成するステップと、 前記第１層上にＧｅの第２層をエピタキシャルに形成し、それによって前記第
２層が、圧縮ひずみの下にあり、前記第１層に対するその臨界厚未満の厚さを有
するステップと、 前記第２層上にアンドープのＳｉ1-xＧｅxの第３層をエピタキシャルに形成す
るステップと、 前記第３層上にアンドープのＳｉの第４層をエピタキシャルに形成するステッ
プと、 前記第４層上にゲート誘電体の第５層を形成するステップとを含む方法。 - 【請求項１３７】 電界効果トランジスタを形成するための方法であって、 単結晶基板を選択するステップと、 前記基板上に、Ｇｅ比ｘが０．５〜０．８の範囲にある、緩和Ｓｉ1-xＧｅxの
第１層をエピタキシャルに形成するステップと、 前記第１層上にＧｅの第２層をエピタキシャルに形成し、それによって前記第
２層が、圧縮ひずみの下にあり、前記第１層に対するその臨界厚未満の厚さを有
するステップと、 前記第２層上にアンドープのＳｉ1-xＧｅxの第３層をエピタキシャルに形成す
るステップと、 前記第３層上に第１ショットキー・ゲート電極を形成するステップと、 第１タイプの第１ソース領域を形成し、前記第１ゲート電極の一方の側に位置
づけるステップと、 第１タイプの第１ドレイン領域を形成し、前記第１ゲート電極の他方の側に位
置づけ、それによって第１電界効果トランジスタ構造が第１タイプで形成される
ステップとを含む方法。 - 【請求項１３８】 少なくとも前記第３層から前記第２層までを選択的に除去することによって電
気的分離領域を形成するステップと、 前記第３層上に、前記第１電界効果トランジスタ構造から電気的に分離するよ
うに、前記電気的分離領域に対して位置決めされる第２ショットキー・ゲート電
極を形成するステップと、 第２タイプの第２ソース領域を形成し、前記第２ゲート電極の一方の側に位置
づけるステップと、 第２タイプの第２ドレイン領域を形成し、前記第２ゲート電極の他方の側に位
置づけ、それによって第２電界効果トランジスタ構造が第２タイプで形成される
ステップとをさらに含む、請求項１３７に記載の方法。 - 【請求項１３９】 前記第７層上に第１ショットキー・ゲート電極を形成するステップと、 第１ソース電極を形成し、前記第１ゲート電極の一方の側に位置づけるステッ
プと、 第１ドレイン電極を形成し、前記第１ゲート電極の他方の側に位置づけ、それ
によって第１電界効果トランジスタ構造が形成されるステップとをさらに含む、
請求項１２６に記載の方法。 - 【請求項１４０】 少なくとも前記第７層から前記第２層までを選択的に除去することによって電
気的分離領域を形成するステップと、 前記第７層上に第２ゲート誘電体を形成するステップと、 前記ゲート誘電体上に第２ゲート電極を形成するステップと、 第２ソース電極を形成し、前記第２ゲート電極の一方の側に位置づけるステッ
プと、 第２ドレイン電極を形成し、前記第２ゲート電極の他方の側に位置づけ、それ
によって第２電界効果トランジスタ構造が形成されるステップとをさらに含む、
請求項１３９に記載の方法。
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