JP2005322891A - 少なくともその表面にゲルマニウムまたはケイ素−ゲルマニウム合金を持つ基板上において、高温酸化により二酸化ケイ素層を調製する方法 - Google Patents

少なくともその表面にゲルマニウムまたはケイ素−ゲルマニウム合金を持つ基板上において、高温酸化により二酸化ケイ素層を調製する方法 Download PDF

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Abstract

【課題】SiGeの基板表面上に高温酸化によりゲルマニウムの混じらないSiO膜を形成する方法を提供する。
【解決手段】式Si1−xGeの基板上において、高温酸化により二酸化ケイ素層を調製する方法であって、式中、xは0よりも大きく1以下であり、該方法は、以下の連続ステップ: a)厚さがhであり全体式がSi1−yGe(式中、yは0よりも大きくx未満)である少なくとも1つの追加層13が、式Si1−xGeの該基板12上に塗布されるステップ; b)全体式がSi1−yGeである該追加層13の高温酸化が行われ、これにより、該追加層13が、完全もしくは部分的に、酸化ケイ素SiO層14へと変換されるステップを含む。
【選択図】図1

Description

本発明は、少なくともその表面にゲルマニウムまたはケイ素−ゲルマニウム合金を持つ基板上で、より具体的には、ゲルマニウムまたはケイ素−ゲルマニウム合金基板上で、高温酸化により、酸化ケイ素層またはフィルム(熱シリカ)を調製する方法に関する。
ゲルマニウムまたは式GeSi1−x(x>0、x≦1)を満たすケイ素−ゲルマニウム合金の酸化は近年、益々重要になっている。
これは、ゲルマニウムおよびGeSi合金が有利な電子的および光学的特性を持っており、異なる構成要素を併せ持つ構造体(heterostructures)、特にケイ素主体の種々の半導体装置に関する構造体を提供するからである。
今や、ゲルマニウムおよびSiGe合金を用いる技術に関しては、この材料により形成される酸化物の特性が決定的に重要である。
本発明の技術分野はこれ故に、GeまたはSiGeの表面上において酸化物フィルムを作るための、GeまたはSiGeの酸化、より厳密には高温酸化、つまり典型的には400℃を上回る高温での酸化の技術分野として、一般的には定義されてよい。
従来のシリコン酸化法は、Si1−xGe合金の酸化に関して試みられて来た。一般的に、乾式酸化法は、蒸気を用いる湿式酸化法から区別される。これらの方法は、500℃までの広範な温度範囲内において試みられて来たが、該酸化は、高温処理時間の関数として、得られる酸化割合に関して研究されて来た。
一般的な投稿論文である非特許文献1は、Si1−xGe酸化法の極めて網羅的な総説を提供するものである(この論文の表I参照)。
これらの方法の殆どにおいて、この処理が500℃より高い温度において実施される場合、ゲルマニウムの望ましくない分離が観察される。
更に、非特許文献2は、(100)Si上での厚さ470nmのエピタキシャルGe0.36Si0.64層の、1000℃における湿式熱酸化を記載しており、この方法が、該酸化方法における条件に依存して、種々の組成の酸化物を生産することを示すものである。
このため、予め加熱されていない見本が直接熱い蒸気にさらされる場合、その表面層はGeおよびSi両方を含有する一方、予め加熱された見本が熱い蒸気にさらされる場合、SiOだけが形成され、酸化の最前線において、ゲルマニウム濃度が増加する。このような効果は、乾式酸化が実施される場合には存在しない。
非特許文献3は、700℃における(100)Si上でのGe0.36Si0.64およびGe0.28Si0.72の厚さ500nmのGeSi層の湿式酸化を記載するものである。GeSi1−xの一様な酸化物層が、GeSi1−x下層を伴い、平滑表面を伴って形成される。
SiGeの酸化は部分的な酸化でしかなく、ゲルマニウムはこのため、形成された酸化物中一様に存在し、この形成された酸化物は「混合」Si1−xGeであって、本件において望まれる酸化物であるSiOではない。
同じ著者であるW.S.Liuらが、非特許文献4において、前記文献中の部分酸化により形成された酸化物を研究し、3時間900℃においてアニール処理を受けた場合、5ヶ月間室温にて空気中経時変化させられた場合および水に浸された場合、それが不安定であることを示した。
特許文献1は、ゲルマニウム層上における高品質二酸化ケイ素層の調製方法に関し、該方法においては、シリコン層がゲルマニウム層上に塗布され、次いでこの層が酸化され、SiO層を与える。
該シリコン層の酸化は、好ましくは圧力(加圧)下に、つまり該Si層を少なくとも500℃の温度において乾燥した酸素ガスにさらすことにより、乾いた状態において実施されてもよく、あるいは、好ましくは圧力下に、該Si層を少なくとも500℃の温度において蒸気にさらすことにより、湿った状態において実施されてもよい。
特許文献1に記載の技術においては、この酸化が、注意深くコントロールされて停止される必要がある。
更に、該Si層がエピタキシャルに成長される場合、格子パラメーターにおいてSiとGeとの間に存在する違いがあれば、それが非常に薄くなることがある。
これとは反対に、該Si層が非晶質(アモルファス)または多晶質Siの形態で塗布される場合には、Geを有する界面の質をコントロールするのは難しくなる。
加えて、この技術を用いると、GeのSi中への拡散がコントロールされなくなる。
上記先行技術を研究すると、良質なシリコン酸化物を作り出す可能性に対して、現時点では、本質的には2つの問題がまだ尚あるように見える。
ウェーハ表面の質。非常に高いGe濃度を持つゲルマニウムもしくはSiGe合金の層もしくはフィルムは、それらが酸化的雰囲気下に熱処理される場合分解され、SiOが形成されるだけでなく、酸化ゲルマニウムも形成され、これはその不安定さで知られるものである。
ウェーハの熱処理の間の、酸化的雰囲気下におけるシリコン−ゲルマニウム層もしくはフィルム。その狙いは、シリコンを酸化する表面近くに位置させることにある。ゲルマニウムを有さない酸化物を何とか得た場合、これによって、酸化ゲルマニウムの形成に関わる上記問題を避けることができ、このことは、特にゲルマニウムの移動によって説明され得、ゲルマニウムのこの移動は、酸化の最前線の「前」でのゲルマニウム濃度の制御できない上昇を招いてしまう。酸化の最前線の前でのこのようにしてもたらされる制御できないゲルマニウム濃度勾配は、例えば高周波マイクロエレクトロニクスにおけるもののような引き続いて意図される適用の殆どにとって、許容できるものではない。
米国特許第6,352,942号明細書 米国特許出願公開第2003/230778号明細書 国際公開第03/092058号パンフレット 米国特許第5,882,987号明細書 欧州特許第0,435,135号明細書 仏国特許発明第2,842,349号明細書 国際公開第03/036698号パンフレット L.S.RileyおよびS.Hall著、Journal of Applied Physics、第85巻、No.9、1999年5月1日、6828〜6837ページ W.S.Liuら著、J.Appl.Phys.71(7)、1992年4月1日、3626〜3627ページ W.S.Liuら著、J.Appl.Phys.71(8)、1992年4月15日 W.S.Liuら著、J.Appl.Phys.72(9)、1992年11月1日、4444〜4446ページ
このため、ゲルマニウムまたはシリコン−ゲルマニウム合金基板上での高温酸化による酸化ケイ素層の調製方法に対する必要性があり、これは、先行技術の引き返し、欠点、制限、および短所を持たない。
特に、不安定な酸化ゲルマニウムの形成を避け、また、意図される適用に依って、SiOと基板との、例えばSi1−xGe基板との間の界面近傍におけるゲルマニウムの移動、ゲルマニウムの分離、およびゲルマニウム濃度勾配の出現を避けたりコントロールする、ゲルマニウムまたはシリコン−ゲルマニウム合金基板上での高温酸化による酸化ケイ素層の調製方法に対しての必要性がある。
一般的に、優れた品質のSiO/基板(例えばSi1−xGe)の形成を確実に行うこのような方法に対する必要性がある。
この必要性およびその他の必要性もまた、本発明によって、式Si1−xGeを有する基板上での高温酸化による二酸化ケイ素層の調製方法により叶えられ、式中、xは0よりも大きく1以下であり、該方法は以下の連続ステップを含む。
a)厚さhおよび全体式Si1−yGe(式中、yは0よりも大きくx未満)を有する更に少なくとも1つの層が、式Si1−xGeの該基板上に塗布される。
b)全体式Si1−yGeのこの更なる層が高温酸化され、これによって、この更なる層が完全もしくは部分的に、酸化ケイ素SiO層へと変換される。
用語「高温酸化」とは一般的に、酸化が、熱エネルギー作用を介することを必須として、この更なる層および任意の補完層(以下参照)の酸化を引き起こすに充分な高温において実施されることを意味するよう意図されるものである。
厚さhおよび全体式Si1−yGeを有する少なくとも1つの更なる層が式Si1−xGeの該基板表面上に塗布されることを、本発明の方法は必須の特徴とする。用語「全体式」とは、該層により表される平均式を、該層全体に関してyの平均値を採ることにより意味付けするよう理解されるものであり、該平均値は、例えば種々の厚さにおいて測定されるyの種々の値から得られるものである。
更なるSi1−yGe層を塗布するこのようなステップは、先行技術中には記載も示唆もされていない。
こうして、米国特許第6,352,942号では「更なる層」と呼ばれてもよい層が塗布されるが、これはシリコン層であって、特定の組成を有するシリコンゲルマニウム合金ではない。
本発明による方法のステップb)は、式Si1−yGeを有するシリコン−ゲルマニウム合金による、犠牲的であり特定の、更なるフィルムを作るステップとして定義されてもよい。
この層は、先行技術の方法の殆どについて追加層であり、ここでその酸化されるべき構造は、それが基板であってもまたはフィルムであっても、Si1−xGeの組成の材料を有するその表面において終わっているものである。
この層は、それの初期の厚さ(h)とyにより定義されるそれの組成とが、この層が作られる該基板または支持体によって選ばれるので、特異的な層であり、該SiO層の上流において、コントロールされた特定のゲルマニウム濃度を得る。
この層は、それがそれの厚さの全てまたは一部に亘って酸化シリコン生成のために働くことになるという意味において、犠牲的なものである。
本発明による方法は、特にステップb)における該追加層の塗布のお陰で、先行技術の方法の欠点、短所、制限、および不利を持たず、先行技術の方法の問題を解決する。
特に、本発明によれば、該追加層の酸化後に得られるものは、一方の該Si1−yGe層中形成されたSi1−xGeもしくはSi1−zGe(下記参照)と、もう一方の形成された酸化シリコンとの間の高品質界面である。
更に、該追加Si1−yGe層の適切な選択により、該酸化シリコンとの界面近傍において、実質的に一定なゲルマニウム濃度を得ることも可能であり、該ゲルマニウムの分離も該界面近くのそれの濃度の上昇もない。これ故に該基板表面上で得られるのはSi1−xGeであり、但し、SiO層を伴う。こうするために、Si1−yGe追加層が塗布され、yは、酸化後にこの追加層の一部が消費され、該層の残りがSi1−xGeへと変換されるように選ばれる。
対照的に、もし所望であれば、適切な追加層を選ぶことによって再び、該酸化物の上流で、xとは異なるコントロールされたゲルマニウム濃度を得ることが可能であり(つまり、該Si1−xGeと該酸化物層との間のSi1−zGeにおいて、場合に依って、zをxよりも小さくするかまたは大きくすることが可能)、一方、作られる該酸化物の厚さを尚も完全にコントロールする。
換言すれば、該酸化後に:
Si1−yGeも完全に酸化される:その後、該Si1−xGe上にはSiO層ができ、この組成はコントロールされた最前線のGeを持つ(その後、Si1−xGe表面上にはSi1−x’Gex’層(x’>x)ができる);あるいは
Si1−yGeが部分的に酸化される:その後、Si1−xGe上のSi1−zGe上にはSiO層ができ(z>y)、z=xを確実にすることが有益である。
更に、本発明の方法により形成された該酸化物は、酸化ゲルマニウムのない純粋な酸化シリコンであって、混合酸化物ではない。
これ故に、有利には、yおよび/またはhは酸化後に、該酸化シリコン層下に横たわるこのSiGe合金層のゲルマニウム濃度をコントロールするように選ばれる。
有利には、yおよび/または厚さhにより定義される該追加層の組成は、該Si1−xGe基板により、および/または、酸化シリコンSiO層の厚さにより、および/または、該酸化シリコン層直下にあるシリコン−ゲルマニウム合金層のゲルマニウム濃度により、選ばれる。
有利には、yおよび/または厚さhにより定義される該追加層の組成は、Si1−xGeとSi1−yGeとの間での結晶格子パラメーターにおける違いにより発生する歪みを制限するように、選ばれる。
有利には、ステップb)の間に、該追加層が部分的に酸化シリコンへと変換され、式Si1−zGeおよび厚さhの層上に、酸化シリコン層を与える。
有利には、zは実質的に、xに等しい。
該追加層は、そのゲルマニウム濃度が連続的に変動し、好ましくは連続的に該基板から減少して行く、勾配を付けられた組成の層であってもよい。
y値において異なる幾つかの追加層が塗布されてもよく、好ましくは該y値は、該層が厚さhに位置する限り、該基板近くに位置する該追加層から減少して行く。
少なくとも1層の該追加層上にSiGe補完層を塗布することも更に可能であり、該補完層もまた、酸化シリコンSiO層へと完全に変換される。
あるいは、少なくとも1層の該追加層上にSiO補完層を塗布することも可能である。
この酸化は一般的に、湿式および/または乾式にて実施される酸化的熱処理による酸化である。
それのSiO層を伴って提供される該基板による、本方法の最後において呈されるこれら一組の有利な特性は、例えば、高周波マイクロエレクトロニクスもしくはその他、SiGeOI基板もしくはGOI基板の生産(それぞれ絶縁体上のSiGeもしくはGe)のような、全ての目論まれる適用において使用されるのを、より容易にする。
本発明はまた、少なくとも1つのステップを含む、光学または電子素子(例えばMOSFET)を調製する方法に関し、ここでは、SiO層は、前記のような方法によって調製されるものである。
本発明は、Si1−xGeOI構造体を調製する方法に関し、ここでは、第1の実施形態において、酸化シリコンSiO層により覆われるSi1−xGeフィルムを含む構造体が、前記した本発明による方法によって調製され、該Si1−xGeフィルム内に位置する層が弱体化され、ステップb)の前もしくは後に、例えば気体状化学種の侵入により、この弱められた層を含むこの構造体が基板、例えばシリコン基板へと結合され、該基板および該構造体を含む組み立て品を得、この組み立て品は、熱および/または機械処理によって、この弱められた層において分けられる。
本発明は、Si1−xGeOI構造体を調製する方法に関し、ここでは、第2の実施形態において、酸化シリコンSiO層により覆われるSi1−xGeフィルムを含む構造体が、前記した本発明による方法によって調製され、この構造体が基板へと結合され、該基板および該構造体を含む組み立て品を得、この組み立て品は、機械的および/または化学的に薄くされる。
本発明は今から、添付の図面と共に、以下の記載において詳細に記載される。
本発明の方法は、高温酸化による、基板上での二酸化ケイ素層の調製方法であり、該基板は式Si1−xGeを満たす。
本発明による該基板は一般的に、該二酸化ケイ素層が調製される必ず平らな表面を持っている。
該Si1−xGe基板はバルク基板でもよく、特にx=1の場合はつまり、バルクゲルマニウム基板である。このような基板は一般的に、典型的には300〜900μmの厚さを有するディスク(円盤)形態である。
該Si1−xGe基板はまた、好ましくは層またはフィルム形態であってもよく、好ましくは単一晶層またはフィルムであり、一般的には5nm〜1ないし数ミクロン(例えば、1、2、5、または10μm)の厚さのSi1−xGe(12、22、32、42)であり、これ自体が支持体(11、21、31、41)上に塗布される。
該支持体(11、21、31、41)は、単一材料でできた支持体(いわゆる単一材料支持体)であってもよく、例えば、ゲルマニウムまたはシリコンでできたものであるが、それは組成物支持体であってもよい。この支持体は、例えばシリコンでできた基礎基板を含んでもよく、この上に、例えばSiGeの1以上の緩衝適合層が、この技術分野の当業者には既知の種々の技術によって作られる。
該Si1−xGe(基板)層またはフィルム(12、22、32、42)は、例えば、エピタキシーまたはCVD(化学的蒸着)によって、該支持体上に塗布される。それは一般的に、緩和層である。
この層は一般的に、例えば、1〜数nmの厚さ(例えば、1、2、または10nm)から1〜数ミクロンの厚さ(例えば、1、2、または10μm)を持っている。
式Si1−xGe中、xは0よりも大きく、1以下である。これ故に、このことは、該基板がゲルマニウムまたはシリコン−ゲルマニウム合金でできていてもよいことを意味し、このゲルマニウム組成は、厳密に0〜1の間である。例えば、それは0.3であってもよい。
本発明の方法によれば(ステップa))、全体式Si1−yGeであり厚さh(式中、yは0よりも大きく、xよりも小さく、例えばx=0.3の場合、yは0.25の値を持っている)の、少なくとも1層の追加層またはフィルムが、式Si1−xGeの基板上に塗布される。
既に前記した通り、この追加層は、それの組成(y)およびそれの初期の厚さh(酸化前)が、それが上に作られるSi1−xGe基板によって、および/または、形成される酸化物の厚さによって、および/または、望まれるこの酸化物の上流でのGe濃度によって選ばれるので、特異的な層でもある。有利には、yは該酸化後に、作り出される該酸化物層近傍において、xに等しいゲルマニウム濃度を得るべく選ばれるであろう。
特に、この追加層またはフィルム生産の間、それが望まれる限りにおいて、例えば、エピタキシー品質のこのフィルムを得るために、制限されるべき(to be respected)該追加フィルムの厚さの上限を設けてもよい。これは、Si1−xGeおよびSi1−yGe結晶格子における違いによって発生される歪みが、該追加層またはフィルムにとって大きくなり過ぎることがあるからであり、結果的に、該追加層における転位(dislocations)になる。
引き続き、該追加層(単数または複数)の厚さhは一般的に、Si1−xGeおよびSi1−yGe間での結晶格子における違いによって発生される歪みを制限するように選ばれる。更に、該追加層(単数または複数)の初期の厚さhは、該酸化物の上流でのゲルマニウム濃度、つまり、該酸化シリコン層直下に横たわるシリコン−ゲルマニウム合金層のゲルマニウム濃度をコントロールするように選ばれる(この濃度はxに等しくてもよく、目的とされる適用に依っては、より高いかより低い値を持ってもよい)。
該層(単数または複数、これらの層の厚さの合計)の厚さhは一般的に、0〜数nm、例えば1〜5もしくは10nmである。
該追加層(単数または複数)は、この技術分野の当業者には既知の如何なる方法、例えばCVD(化学蒸着)プロセスによって塗布されてもよく、好ましいプロセスはRPCVD(減圧化学蒸着)を介してのエピタキシーである。
1追加層は、該基板または幾つかの追加層上に、塗布されてよい。
図1A〜4Aおよび1B〜4B中、該基板は支持体(11、21、31、41)(単一材料、例えばGe支持体、組成物支持体、例えばSiGe適合層を伴うSi)および緩和Si1−xGe層(12、22、32、42)を含み、例えばx=0.3であるが、この層は勿論、例示としてのみ与えられるものである。
図1A中例示される本発明による方法を履行する第1の方法では、単一追加層(13)が塗布され、これは一般的に1〜数nmの厚さhを持ち(例えば、2、5、または10nm)、この層(13)は式Si1−yGeを持ち、yの値は該層(13)全体の厚さについて一定に保たれ、前に定義された通りであり、例えば0.25に等しい(Si0.75Ge0.25)。
図2A中例示される本発明による方法を履行する第2の方法では、該追加層またはフィルム(23)は、勾配を付けられた組成の層(23)であり、ここではその初期のゲルマニウム濃度(y)は、連続的に変動する。好ましくは、このゲルマニウム濃度は、該基板から連続的に減少して行き、該基板から離れて行って、厚さhとなった時に最小となる。
例えば、該基板近くでのyの値yは0.3〜0.15であってもよく、厚さhでのyの値yhyは0.25〜0.05であり、hは恐らく1〜10nmである。
このことは、このゲルマニウム濃度勾配が例えば、1〜10/1000/nmの割合にて、該基板表面から減少して行く勾配であってよいことを意味する。
該追加層(23)はこれ故に、この第2の履行方法では、式Si1−grad Gegrad によって定義されてよく、これ故に、式中、grad yは、例えば0.3(該追加層/Si1−xGe層界面近傍)から下って0.15(厚さhにおける)にかけて、連続的に変動する。
図3A中例示される本発明による方法を履行する第3の方法では、幾つかの追加層が塗布される。これ故に、図3A中では、4層の追加層(33A,33B,33C,33D)が塗布されるが、これは1例に過ぎない。
これらの層(33A,33B,33C,33D)の合計の厚さは、前に既に定義されたがhに等しく、各層が異なる厚さを持っていてもよく、または、同一の厚さを持っていてもよく、この厚さは一般的に、1nm〜数十nm(例えば200nm)である。
幾つかの追加層がある場合、これらの層は一般的に、それらのy値において異なる。該y値は好ましくは、該基板近傍に位置される該追加層(該基板32との界面を形成する該層33A)から、hの厚さに位置される層(最外層33D)にかけて減少して行き、これはy値y(これは好ましくは0.1〜0.5、例えば0.3)から下って行き、y値yhy(これは好ましくは0.01〜0.3、例えば0.2)まで下って行く。
好ましくは、y値は同じ段差だけ、または、幾つかの追加層の中の各追加層間の増加分Δyだけ、減少する。
図3Aでは4層の追加層が塗布されているが、yは例えば、該基板寄りの33A層についての0.275(y)から下って行って、最外層33Dについての0.200(yhy)まで変動し、0.25の段差または増加分Δyを伴う。これら4層はこれ故に、0.275、0.250、0.225、および0.200といったy値を持つことになるであろう。
第4の履行方法では、「補完層」と呼ばれる層が、該追加層(単数または複数)上に更に塗布される。これ故に、図4Aでは、補完層(44)が、例えばhの厚さをもって、追加層(43)上に塗布されている。該補完層はまた、酸化シリコンSiO層へと完全に変換されてよい。変法として、それが直接、例えばLPCVDによって塗布される酸化物(SiO)であってもよい。
この補完層は例えば、該追加層(単数または複数)の組成に対応して決定する厚さが許容するものよりも厚い酸化物の厚さを得ることが望まれる場合、有利である。有利なことに、この層は、例えば式Si1−wGeのSiGeでできていてよい。この層は、酸化層へと完全に変換されるのであるが、高い結晶品質である必要はなく、それは、多晶質、非晶質、またはその他の単一晶であってもよく、高転位密度を有する。
一旦該追加層(単数または複数)および任意の該補完層が該Si1−xGe基板上に塗布されると、全体式Si1−yGeの該追加層(単数または複数)の高温酸化が実施され、これによって、該追加層(単数または複数)および任意の該補完層が、完全または部分的に、酸化シリコンSiO、またより厳密には、酸化シリコンSiO層へと変換される。
該酸化は、以前定義されたように、高温、典型的には400℃を上回る高温において実施される。形成されるSiO酸化物は、「熱」SiOまたはシリカとして定義される。
該酸化は、乾式酸化でもよい。この場合、該酸化は一般的に、該追加層(単数または複数)および任意の該補完層を、乾燥酸化ガス、例えば酸素と接触させるようにすることにより、実施される。
あるいは、該酸化は湿式酸化でもよく、つまり、該追加層および任意の該補完層が、蒸気、水素、および酸素混合物のような蒸気含有ガスと接触するようにさせられる。
該高温酸化効果の下、全体式Si1−yGeおよび厚さhの該追加層が、完全または部分的に、酸化シリコン層へと変換される。
もし補完層が存在して、既に酸化シリコンでできているのでなければ、これは完全に酸化シリコンへと変換されるであろうことが、特記されるべきである。
一般的に、ステップb)において、該追加層、あるいは、該追加層と任意の該補完層との組み合わせは、部分的にのみ酸化シリコンへと変換され、その表面上において酸化シリコンSiO層を与えるが、これは厚さhの式Si1−zGeの層上に横たわっており、これ故に、式中、zは、この適用に関して望まれる該酸化物の上流(upstream)でのゲルマニウム濃度である。幾つかの場合では、zは有利にxへと近づくであろうし、実質的にxに等しくなることさえある。
換言すれば、該SiOフィルムまたは層がどんどん、該追加層表面上において形成され、該層が該Si1−yGe層中含有されるシリコンの酸化により得られるものなので、その組成は、厚さhの該追加フィルムの残り(の部分)において、ゲルマニウムに富むようになり、この組成は、この厚さhに亘って平均化されたものであるが、y未満のzを有するSi1−zGeとなる。
本発明の方法を履行する第1の方法では、図1Bにおいて例示されるように、該酸化が結果的にSiO層(14)の形成へと至り、これは典型的に数nmの厚さ(例えば、2、5、または10nm)を有し、これはSi1−yGe追加層(13)中生成され、そして厚さhを有するSi1−zGe層(15)は、その初期の追加層(13)に比較してGeに富んでいる。
本発明の方法を履行する第2の方法では、図2Bにおいて例示されるように、該酸化が結果的にSiO層(24)の形成へと至り、これはSi1−grad Gegrad 追加フィルムまたは層(23)中生成され、その初期の追加層(23)に比較してGeに富んでいる層(25)である。
本発明による方法を履行する第3の方法では、図3Bにおいて例示されるように、該酸化が結果的にSiO層(34)の形成へと至り、これは追加フィルム(33A〜33D)中生成され、その幾つかの初期の追加層(33A〜33D)に比較してGeに富んでいる領域(35)である(図3A中では、これらの付番4)。
本発明による方法を履行する第3の方法では、図3Bにおいて例示されるように、該酸化が結果的にSiO層(34)の形成へと至り、これは追加フィルム(33A〜33D)中生成され、その幾つかの初期の追加層(33A〜33D)に比較してGeに富んでいる領域(35)である(図3A中では、これらの付番4)。
本発明の方法を履行する第4の方法では、図4Bにおいて例示されるように、該酸化が結果的にSiO層(45)の形成へと至り、これは補完フィルム(44)中(つまり、該補完フィルム全体において)生成されるか、あるいは、これはこの補完フィルムを含有し、もしそれがSiOでできていれば、追加フィルム(43)の一部分において生成され、その初期の追加層(43)に比較してGeに富んでいる層(46)である。
例えば、本発明による方法は、例えばその記載に読者が言及してもよい米国特許第5,374,564号中記載の方法を使用して、フィルム移動(film transfer)に関して使用されてもよい。
GeOIまたはSiGeOIタイプの構造の熱酸化物、これは将来的には被覆される酸化物またはBOxであるが、本発明の方法により、生成される。
本発明の方法により提供される利点はこれ故に、電子(部品)品質のSi1−xGe/BOx界面を持つものか、あるいは、本発明による方法のお陰で、この界面領域においてできるだけ一定なSi1−xGe層を持つものである。
この構造(GeOIまたはSiGeOI)は、本発明の方法により得られる構造から得られてもよく、つまり、その表面上において、1層の酸化物(SiO)により覆われた少なくとも1つのSiGeまたはGeフィルムを持っている構造である。
この構造において、例えば米国特許第5,374,564号に記載のような気体化学種の侵入により、このSiGeまたはGeフィルム中、被覆される弱い領域を作り出すよう注意が払われてもよく、該侵入は、該酸化の前もしくは後または該追加層の塗布前においてさえ、実施され得る。
この被覆された弱い層はこれ故に、SiGe1−xフィルム中またはSiGe1−zフィルム中作り出されてもよい。この構造は次いで、当業者には既知の技術を使用して、分子結合により、最終的な基板、例えば表面が酸化されてもされなくともよいシリコン基板へと結合される。こうして得られた該構造は次いで、熱および/または機械処理により、この弱められた領域において分離される。この所望のGeOIまたはSiGeOI構造はこれ故に、両側で得られ、この被覆されて弱められた領域の位置に依存して、その初期の構造の一部分が酸化され、Si1−zGe層の一部分と共に提供される該構造が酸化される。
あるいは、被覆された弱い領域を作り出す代わりに、本発明の方法により得られる構造が、分子結合により直接、最終的な基板へと結合されてもよく、その後この構造は、所望のGeOIまたはSiGeOI構造を得るために、機械的および/または化学的処理によって、薄くされてよい。
本発明は今から、以下の実施例に言及して記載され、これらの実施例は例示のために与えられるが、限定を意味するものではない。
[実施例1]
この実施例では、本発明による方法の履行が、従来技術から既知の種々の技術、例えばCVDまたはRPCVDエピタキシー、例えば塗布に関する連続勾配技術を使用して、基板上において、例えばシリコンでできた基板(200nmのシリコン「初期」基板)上において、SiGe緩衝層の塗布をもって始まり、Si1−xGe層の濃度xが、その表面において0から所望の濃度へと連続的に変動する。
次に、厚さ1μmの緩和Si0.7Ge0.3フィルムが、積層したSiGe緩衝層上において、例えばCVDまたはRPCVDエピタキシーにより、生産される。約65nmの、犠牲的および特異的なSi0.75Ge0.25(y=0.25)追加フィルムが次いで、本発明の方法により、例えばCVDエピタキシーにより、該Si0.7Ge0.3フィルム上に塗布される。
次に、該追加フィルムの熱処理、特に、900℃の温度における流速8L/分を有する乾燥Oを使用した乾式酸化を含む熱処理が実施される。
SiO酸化物が、4時間55nmの割合にて生成される。該酸化物を形成させるための該追加層の「消耗」は約25nmであり、残存する該Si1−zGe追加層は約40nmの厚さを持っている。
この残存追加層のゲルマニウムによる富化は、例えばSIMSによって測定され、こうして、この層に関してはzが約0.37に等しくなる。
[実施例2]
この第2の実施例は、第1の実施例の酸化に関しての変法である。この実施例では、以前と同一の構造が、蒸気、H(流速8L/分)、およびO(流速4L/分)により、900℃の温度において、湿式酸化を受ける。
SiO酸化物はこの場合、15分76nmの割合にて生成される。該酸化物を形成させるための該追加層の「消耗」は約35nmであり、残存する該Si1−zGe追加層は約30nmの厚さを持っており、以前に説明されたようなメカニズムに依存して、ゲルマニウム濃度に富んでいる。
図1Aおよび1Bは、本発明による方法を履行する第1の方法を例示し、ここで、式Si1−yGeを持つ追加層またはフィルムが前記基板上に塗布され、該層またはフィルムは酸化により、Geに富む式Si1−zGeのフィルムおよびSiOフィルムを提供する。 図2Aおよび2Bは、本発明による方法を履行する第2の方法を例示し、ここで、Si1−grad Gegrad の勾配を付けられた組成物フィルムである追加層またはフィルムが前記基板上に塗布され、該層またはフィルムは酸化により、Geに富む式Si1−grad Gegrad のフィルムおよびSiOフィルムを提供する。 図3Aおよび3Bは、本発明による方法を履行する第3の方法を例示し、ここで、式Si1−yGe(yの値は種々)を保有する幾つかの追加層またはフィルムが前記基板上に塗布され、これらの層は酸化により、Geに富む式Si1−zGeのフィルムおよびSiOフィルムを提供する。 図4Aおよび4Bは、本発明による方法を履行する第4の方法を例示し、ここで、例えば式Si1−wGeの補完層またはフィルムも前記Si1−yGe追加層上に塗布され、その酸化の間に、Geに富む式Si1−zGeのフィルムが該追加層中生成され、SiO酸化物フィルムが該補完層および該追加層中生成される。

Claims (16)

  1. 式Si1−xGe(式中、xは0よりも大きく1以下)の基板上で、高温酸化により二酸化ケイ素層を調製する方法であって、該方法が以下の連続ステップ:
    a)厚さhであり全体式Si1−yGe(式中、yは0よりも大きくx未満)の少なくとも1つの追加層が、式Si1−xGeの該基板上に塗布されるステップ;および
    b)全体式Si1−yGeの該追加層の該高温酸化が実施され、これにより、該追加層が、完全または部分的に、酸化ケイ素SiO層へと変換されるステップ
    を含む方法。
  2. 前記基板が、支持体上で、好ましくは単一晶のSi1−xGe層から構成され、該支持体が、ゲルマニウムまたはケイ素のような単一材料でできているか、あるいは、例えばSiでできているような基礎基板を含み、該基礎基板上で、例えばSiGeでできている1つ以上の緩衝適合層(単数または複数)が作られる、請求項1に記載の方法。
  3. yおよび/またはhが、前記酸化後に、前記酸化ケイ素層下に横たわる前記SiGe合金層のゲルマニウム濃度をコントロールするよう選ばれる、請求項1または2に記載の方法。
  4. yおよび/または前記厚さhにより定義される前記追加層の組成が、前記Si1−xGe基板および/または前記酸化ケイ素SiO層の厚さおよび/または前記酸化ケイ素層直下に横たわる前記ケイ素−ゲルマニウム合金層のゲルマニウム濃度によって選ばれる、請求項1〜3のいずれか1項に記載の方法。
  5. yおよび/または前記厚さhにより定義される前記追加層の組成が、Si1−xGeおよびSi1−yGe間の結晶格子パラメーターにおける違いにより生成される歪みを制限するよう選ばれる、請求項1〜4のいずれか1項に記載の方法。
  6. ステップb)の間に、前記追加層が部分的に酸化ケイ素へと変換され、式Si1−zGeおよび厚さhの層上に酸化ケイ素層を与える、請求項1〜5のいずれか1項に記載の方法。
  7. zが実質的にxに等しい、請求項6に記載の方法。
  8. 前記追加層が、前記ゲルマニウム濃度が連続的に変動し、好ましくは前記ゲルマニウム濃度が前記基板(側)から連続的に減少して行く勾配を付けられた組成の層である、請求項1〜7のいずれか1項に記載の方法。
  9. y値において異なる幾つかの追加層が塗布される、請求項1〜8のいずれか1項に記載の方法。
  10. 前記基板近くに位置する前記追加層(側)から前記厚さhに位置する層までy値が減少して行く、請求項9に記載の方法。
  11. SiGe補完層もまた、少なくとも1つの前記追加層上に塗布され、該補完層もまた、酸化ケイ素SiO層へと完全に変換される、請求項1〜10のいずれか1項に記載の方法。
  12. SiO補完層もまた、少なくとも1つの前記追加層上に塗布される、請求項1〜10のいずれか1項に記載の方法。
  13. 前記酸化が、乾式および/または湿式酸化熱処理による酸化である、請求項1〜12のいずれか1項に記載の方法。
  14. 光学部品または電子部品を調製する方法であって、二酸化ケイ素層が、請求項1〜13のいずれか1項に記載の方法により調製される少なくとも1つのステップを含む、方法。
  15. Si1−xGeOI構造体を調製する方法であって、酸化ケイ素SiO層により覆われるSi1−xGeフィルムを含む構造体が、請求項1〜13のいずれか1項に記載の方法により調製され、該Si1−xGeフィルム内に位置する層が、ステップb)前もしくは後に、例えば気体状化学種の侵入により弱体化され、この弱められた層を含むこの構造体が、基板、例えばシリコン基板へと結合され、該基板および該構造体を含む組み立て品を得、この組み立て品が、熱処理および/または機械処理により、この弱められた層において分離される方法。
  16. Si1−xGeOI構造体を調製する方法であって、酸化ケイ素SiO層により覆われるSi1−xGeフィルムを含む構造体が、請求項1〜13のいずれか1項に記載の方法により調製され、この構造体が基板へと結合され、該基板および該構造体を含む組み立て品を得、この組み立て品が、機械的および/または化学的に薄くされる方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008532276A (ja) * 2005-02-24 2008-08-14 エス.オー.アイ.テック シリコン オン インシュレータ テクノロジーズ SiGe層の熱酸化およびその諸応用例
JP2010219249A (ja) * 2009-03-16 2010-09-30 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP2021507533A (ja) * 2017-12-20 2021-02-22 インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation 垂直型トランジスタのための自己整合された底部スペーサを形成する方法及び半導体デバイス

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
JP4413580B2 (ja) * 2003-11-04 2010-02-10 株式会社東芝 素子形成用基板の製造方法
JP4427489B2 (ja) * 2005-06-13 2010-03-10 株式会社東芝 半導体装置の製造方法
FR2891281B1 (fr) * 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
FR2910179B1 (fr) 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
US8440547B2 (en) 2009-02-09 2013-05-14 International Business Machines Corporation Method and structure for PMOS devices with high K metal gate integration and SiGe channel engineering
DE102009010883B4 (de) * 2009-02-27 2011-05-26 Amd Fab 36 Limited Liability Company & Co. Kg Einstellen eines nicht-Siliziumanteils in einer Halbleiterlegierung während der FET-Transistorherstellung mittels eines Zwischenoxidationsprozesses
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
US10256098B2 (en) * 2015-10-29 2019-04-09 Micron Technology, Inc. Integrated assemblies containing germanium
FR3064398B1 (fr) * 2017-03-21 2019-06-07 Soitec Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62136036A (ja) * 1985-12-10 1987-06-19 Nec Corp 絶縁膜形成法
JPH01143220A (ja) * 1987-11-27 1989-06-05 Nec Corp ゲルマニウムの保護膜およびその製造方法
JP2002539613A (ja) * 1999-03-12 2002-11-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 電界効果デバイス用高速Geチャネル・ヘテロ構造

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5089428A (en) * 1989-12-27 1992-02-18 Texas Instruments Incorporated Method for forming a germanium layer and a heterojunction bipolar transistor
US5882987A (en) * 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
US6350993B1 (en) * 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
WO2001001465A1 (en) 1999-06-25 2001-01-04 Massachusetts Institute Of Technology Cyclic thermal anneal for dislocation reduction
JP3647777B2 (ja) * 2001-07-06 2005-05-18 株式会社東芝 電界効果トランジスタの製造方法及び集積回路素子
US7008864B2 (en) * 2001-10-26 2006-03-07 Sige Semiconductor Inc. Method of depositing high-quality SiGe on SiGe substrates
US20030230778A1 (en) * 2002-01-30 2003-12-18 Sumitomo Mitsubishi Silicon Corporation SOI structure having a SiGe Layer interposed between the silicon and the insulator
DE10218381A1 (de) * 2002-04-24 2004-02-26 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer oder mehrerer einkristalliner Schichten mit jeweils unterschiedlicher Gitterstruktur in einer Ebene einer Schichtenfolge
FR2842349B1 (fr) * 2002-07-09 2005-02-18 Transfert d'une couche mince a partir d'une plaquette comprenant une couche tampon
US6673696B1 (en) * 2003-01-14 2004-01-06 Advanced Micro Devices, Inc. Post trench fill oxidation process for strained silicon processes
US7022593B2 (en) * 2003-03-12 2006-04-04 Asm America, Inc. SiGe rectification process
EP1667214B1 (en) * 2003-09-10 2012-03-21 Shin-Etsu Handotai Co., Ltd. Method for cleaning a multilayer substrate and method for bonding substrates and method for producing bonded wafer
JP4413580B2 (ja) * 2003-11-04 2010-02-10 株式会社東芝 素子形成用基板の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62136036A (ja) * 1985-12-10 1987-06-19 Nec Corp 絶縁膜形成法
JPH01143220A (ja) * 1987-11-27 1989-06-05 Nec Corp ゲルマニウムの保護膜およびその製造方法
JP2002539613A (ja) * 1999-03-12 2002-11-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 電界効果デバイス用高速Geチャネル・ヘテロ構造

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008532276A (ja) * 2005-02-24 2008-08-14 エス.オー.アイ.テック シリコン オン インシュレータ テクノロジーズ SiGe層の熱酸化およびその諸応用例
JP2010219249A (ja) * 2009-03-16 2010-09-30 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP2021507533A (ja) * 2017-12-20 2021-02-22 インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation 垂直型トランジスタのための自己整合された底部スペーサを形成する方法及び半導体デバイス
JP7266352B2 (ja) 2017-12-20 2023-04-28 インターナショナル・ビジネス・マシーンズ・コーポレーション 垂直型トランジスタのための自己整合された底部スペーサを形成する方法及び半導体デバイス

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