TWI737792B - 在ｍｏｓ電晶體中用以降低子通道洩漏的積體電路結構和基板 - Google Patents

在ｍｏｓ電晶體中用以降低子通道洩漏的積體電路結構和基板 Download PDF

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Abstract

積體電路電晶體結構被揭露，其包含與下層單晶矽基板晶格匹配的單晶緩衝體結構。緩衝體結構可以被用以降低在非平坦電晶體的鰭下洩漏，但也可以用在平坦架構中。在一些實施例中，該緩衝體結構為晶格匹配至矽的高能隙介電材料的單一連續層。以下的技術可以被用於包含任意數量的IV族與III-V族半導體通道材料的NMOS與PMOS電晶體上。

Description

在MOS電晶體中用以降低子通道洩漏的積體電路結構和基板
本案關係於用以降低在MOS電晶體中的通道下洩漏的磊晶緩衝體。
半導體裝置為利用半導體材料的電子特性的電子元件，以幾個常見半導體材料為例，比如矽(Si)、鍺(Ge)及砷化鎵(GaAs)。場效電晶體(FET)為半導體裝置，其通常包含閘極、源極與汲極。金屬-氧化物-半導體FET或所謂MOSFET常被用以放大或切換電子信號。在操作中，FET使用被施加至閘極的電場以控制通道的導電率，電荷載子(例如，電子或電洞)可以透過該通道由源極流動至汲極。閘極介電質被使用以將閘極與FET的包含有源極及汲極與通道的其他區域分隔開，該通道用以當該電晶體被偏壓為導通或以其他方式成為導通狀態(相反於關斷狀態或非導電狀態)時，連接源極與汲極。源極區 與汲極區可以為摻雜以p-型或n-型，以分別提供PMOS FET或NMOS FET。在一些情況下，MOSFET在閘極的任一側上，包含側壁或所謂閘極間隔層，以協助決定通道長度並協助更換閘極製程。互補MOS(CMOS)積體電路結構使用PMOS與NMOS FET的組合，以實施邏輯閘及其他數位電路。FET可以以平坦或非平坦架構加以實施。例如，finFET為非平坦電晶體，被建構於半導體材料的薄帶(通常稱為鰭)旁。finFET包含標準FET節點，包含有閘極、閘極介電質、源極及汲極。該裝置的導電通道存在於該鰭的鄰接該閘極介電質的外部份上。明確地說，電流沿著/在鰭的兩側壁(側係垂直於基板表面)並沿著該鰭的頂部(平行於基板表面側)流動。因為此等架構的導電通道基本上沿著該鰭的三個不同外部平坦區存在，所以，此finFET設計有時被稱為三-閘極電晶體。另一類型的finFET為所謂雙-閘極finFET架構，其中，導電通道主要僅存在鰭的兩側壁(並未沿著鰭的頂部)。另一非平坦電晶體架構有時稱為奈米線架構，其被類似於鰭為主電晶體的方式架構，但不同於鰭式通道區，一或更多奈米線(或奈米帶，取決於深寬比)被使用並且閘極材料通常包圍各個奈米線。此等奈米線架構有時稱為環繞式閘極(gate-all-around)FET。對於任一此等架構，可能造成若干效能上問題。
101‧‧‧磊晶沈積
103‧‧‧選用沈積
105‧‧‧沈積
107‧‧‧圖案化與蝕刻
109‧‧‧填充
111‧‧‧圖案化與沈積
113‧‧‧蝕刻
115‧‧‧沈積填充/隔離材料
117‧‧‧移除
119‧‧‧沈積
121‧‧‧圖案化與凹陷
123‧‧‧沈積
1000‧‧‧計算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
圖1為依據本案實施例以形成包含一或更多MOS電晶體的積體電路的方法，所述MOS電晶體被架構有晶格匹配至單晶矽基板的單晶緩衝體。
圖2a至2j各個例示在依據本案實施例架構以在圖1的方法期間所形成的積體電路結構的前與側剖面圖。
圖3a與3b各個例示在依據本案實施例架構以在圖1的方法期間所形成的積體電路結構的透視圖。
圖4a至4c各個例示依據本案其他實施例架構以在圖1的方法期間所形成的積體電路結構的透視圖。
圖5例示原子解析穿透式電子顯微鏡(TEM)照片，顯示依據本案一些實施例的在單晶緩衝體與單晶矽基板間的晶格匹配。
圖6為例示計算系統，其包含依據本案一些實施例所架構的一或更多積體電路結構。
這些實施例之這些與其他特性將藉由讀取以下詳細說明，配合於此所述的圖式加以較佳了解。在附圖中，各個相同或近似相同元件在各個圖式中以類似元件符號表示。為了簡明起見，在各個圖中並不是每個元件被標示。再者，將可以了解，圖式並不必依比例描繪或將所述實施例限制至所示特定架構與結構。例如，雖然一些圖式中大致表示直線、直角及平滑表面，但由於製程的真實世界限制，所揭示技術的實際實施可能具有較不完美直線與直角，及一些特性可以具有表面拓樸或為非平滑。再者，所繪之所得結構並不必然顯示功能積體電路的各個特性；相反地，結構被顯示以描繪某些特性，以協助對本案的了 解。不論是各個積體電路結構的各種其他未顯示特性在最終結構中或本質上被犧牲或為中介，這些特性將由本案所了解。簡言之，這些圖式將提供以促成對本案技術的了解，各種結構可以由執行此等技術加以造成。
【發明內容】及【實施方式】
積體電路電晶體結構被揭露，其包含磊晶緩衝體結構，以降低通道下洩漏。緩衝體層是在該通道下並晶格匹配至單晶矽基板。在一些實施例中，晶格匹配的緩衝體結構為具有相對於單晶矽為高能隙的單晶介電材料(例如，氧化物或氮化物)的單一連續層。在通道下洩漏的降低係由於相對於矽的單晶矽介電材料的大能隙。將了解，此技術可以利用於NMOS與PMOS電晶體上，其包含具有任意數量單晶IV族與III-V族半導體通道材料的電晶體。需注意，雖然在一些實施例中，單晶通道材料晶格匹配至矽，但也可以不必如此。另外，該等技術也可以用於易受到通道下或鰭下洩漏的平坦與非平坦架構(例如，finFET與奈米線電晶體架構)。各種實施例與架構將明顯了解。
[一般概要]
如前所述，有若干效能問題可能發生在MOS電晶體上。此等問題之一為通道下(sub-channel)洩漏，也稱為在非平坦裝置中之鰭下(sub-fin)洩漏。此洩漏通 常表示經由平坦通道區(在平坦架構裝置)下的區域或在非平坦通道區(在非平坦架構裝置)下的鰭下由源極流至汲極的電荷載子(例如，電子或電洞)的損失。雖然所有電晶體均易受到通道下洩漏，但被架構有替代通道材料(SiGe、鍺、或與下層矽基板組成上不同的其他通道材料)的例如finFET與奈米線電晶體的非平坦電晶體架構特別容易受到高鰭下洩漏，由於例如，縮短的閘極長度、有關於此等替代通道材料的較低能隙、及高源極/汲極摻雜的因素之故。用以控制通道下洩漏的現有技術包含(通道區的)鰭下或通道下摻雜或使用絕緣層上有矽(SOI)基板架構。然而，這些傳統技術傾向於對替代通道材料提供不足的阻隔(由於摻雜要求與典型替代通道材料的低能隙之故)並且也相當昂貴才能實施。
因此，本案提供MOS電晶體，其包含磊晶緩衝體結構，其係晶格匹配下層單晶矽基板。該緩衝體可以被例如用以降低通道下洩漏並改良為非平坦與平坦架構的NMOS與PMOS電晶體裝置中之驅動電流。在例示實施例中，晶格匹配緩衝體結構包含高能隙單晶介電材料(例如，氧化物或氮化物)的單一連續層，其係晶格匹配給定基板(例如，單塊單晶矽基板、或單晶絕緣層上有矽基板架構)的單晶矽。該等技術可以與若干IV族與III-V族半導體通道材料，以任何數量的源極/汲極架構一起使用。
在一些實施例中，在緩衝體結構中所用的單晶材料可以根據其晶格匹配至下層矽基板的單晶矽的能力 加以選擇。磊晶沈積處理可以用以在下層單晶矽基板上提供單晶緩衝體材料。依據實施例，如果單晶材料1與單晶材料2被認定為彼此晶格匹配，則表示材料1與材料2的晶格參數在+/-2%內為相等。在更通用情況下，材料1與材料2被認為是彼此晶格匹配，如果材料1與材料2的晶格參數為相同或在可接受容許度內，以允許跨越不同單晶材料1與2間介面(依據本案實施例，包含在緩衝體結構與基板間的介面)的晶格連續性。
如於此所用，用語”晶格參數”表示在單晶材料的給定結晶方向中的原子列間的距離或原子列間的間隔。單晶材料可以為元素或化合物或合金。原子列間的距離或間隔可以隨著給定單晶化合物的合金濃度或相的函數而改變。因此，用於給定單晶材料中的各個原子的類型與數量將主宰晶格參數與晶體結構。由本案將可以了解到，有若干單晶介電緩衝體材料，其中這些材料的晶格參數足夠匹配至矽(例如，於2%內)及晶體類型為立方，使得這些材料將在單晶矽基板上成長並完成具有有利電子特性的晶格匹配介面，包含降低通道下(或如本案之鰭下)洩漏。對於元素單晶材料，晶格參數可以例如被量測為在給定結晶方向之單晶材料的原子相鄰平面間(由成核的中心量測)的平均距離。對於化合物或合金單晶材料，晶格參數可以類似地被量測為該化合物或合金單晶材料的原子相鄰平面間的平均距離。
依據一些實施例，晶格匹配緩衝體結構包含 來自元素週期表的IV族與III-V族的單晶介電材料。以幾個為例可以用於晶格匹配緩衝體結構的例示單晶介電材料包含例如包含鍶、鈦、鑭、鋁、釹、鎦或釓的氧化物或氮化物材料、或其組合，例如，鈦酸鍶(SrTiO3)、鋁酸鑭(LaAlO3)、氧化鑭鎦(LaLuO3)、氧化釓鈧(GdScO3)、鋁酸釹(NdAlO3)、鋁酸釓(GdAlO3)。此等介電材料為晶格匹配至矽，以具有高熱穩定度，與相對於矽有足夠大價帶與導帶偏移，並且，因此可以如下所了解地有效地降低通道下與鰭下洩漏。單晶介電層的厚度可以在實施例之間變化，但在一些例示情況下，單一單層至20奈米的範圍。
在電晶體結構中的其他層並不必然一定要單晶，在一些實施例中可以為單晶。通道材料典型為單晶。以幾個為例例示單晶通道半導體材料包含比如矽、鍺、錫、銦、鎵、砷、及鋁。回想通道並不必晶格匹配至緩衝體。源極/汲極區、閘極介電質、及閘極電極典型不是單晶(而是多結晶或非晶)。源極/汲極區、閘極介電質、及閘極電極也不必晶格匹配，但在一些實施例中則是晶格匹配。各種材料系統將由本案中加以了解。
於此所提供的技術與結構的使用可以例如使用經由二次離子質譜儀、穿透式電子顯微鏡(TEM)或原子探針斷層掃描的元素圖解加以檢測，以查看在源極/汲極或通道區間的組成分佈，來確定在基板-緩衝體介面間的晶格匹配與單晶磊晶。為此，在基板緩衝體介面處的晶 格連續性係為一結構特性，其可以在高解析TEM影像中看到。另外，此等工具可以被用以經由電子能量損失譜儀、EDX線掃描或Z-對比，來識別特定元素出現在該介面。因此，例如，閘極結構的SEM影像可以用以透過通道-介電質介面、或透過通道-介電介面與介電質-電極介面兩者顯示晶格連續性。各種架構將由本案加以了解。
方法與架構
圖1例示一種依據本案實施例形成積體電路的方法，該積體電路包含一或更多MOS電晶體，其被架構有晶格匹配至單晶矽基板的單晶緩衝體。將由本案了解到，使用高能隙材料的磊晶(單晶)晶格匹配層作為在電晶體設計的通道下區域中的緩衝體允許通過基板-緩衝體介面的晶格連續性並可以具有降低通道下洩漏的作用。對比於本案，可能使用非晶或多晶緩衝體材料的電晶體設計將不會有此晶格連續性或可相比的洩漏抑制。圖2a至2j顯示當依據一些此等實施例執行圖1的方法時，所形成的例示結構。雖然顯示非平坦電晶體架構(鰭為主電晶體)，但於此所提供的技術也可以與平坦架構一起使用。為此，圖2a-j的側視圖也呈現例示平坦電晶體實施例。在任何情況下，一或更多此等MOS電晶體可以在製造例如處理器、或通訊晶片或記憶體晶片或任何其他具有MOS電晶體的積體電路中形成。此等積體電路然後可以被用於各種電子裝置及系統中，以幾個為例，例如桌上型與膝上型電腦、智慧 手機、平板電腦、及測試設備。各種應用與功能電路將為明顯。
可以看出，例示方法包含磊晶沈積101單晶緩衝體材料在單晶矽基板上。緩衝體材料係與下層單晶矽在組成上不同，但晶格匹配至該單晶矽。晶格匹配緩衝體材料可以例如比如高能隙氧化物或氮化物的單一連續層的介電材料，並將依序討論。圖2a顯示在磊晶沈積處理，以提供晶格匹配緩衝體(LMB)後的例示所得結構，前視圖(FV)剖面係在左側與側視圖(SV)剖面係在右側。有關於圖2a-j，前視剖面係沿著垂直於該等鰭並通過汲極區所取，及側剖面係穿過並平行於該鰭所取的。在此例示製程中，直到圖2b以前，鰭並未被形成，直到圖2e以前，源極/汲極區並未被形成。
可以使用任意數量的適當單晶矽基板架構，包含單塊單晶矽基板，或具有頂層單晶矽的絕緣層上有矽(SOI)、或任何其他具有頂層單晶矽的多層結構。在一些例示情況中，緩衝體可以預整合至該基板。如將了解的，在任何情況下，單晶緩衝體為晶格匹配至單晶矽，在整個基板-緩衝體介面上有晶格連續性。
如先前所解釋，並依據一些實施例，緩衝體材料包含單一連續層之來自元素週期表的IV族或III-V族之單晶介電材料。以幾個為例，可以用於緩衝體結構中的例示單晶介電材料例如包含包括有鍶、鈦、鑭、鋁、釹、鎦或釓的氧化物或氮化物材料、或其組合。在一些特定實施 例中，用於緩衝體結構的單晶介電材料為或包含鈦酸鍶(SrTiO3)、氧化鑭(La2O3)、鋁酸鑭(LaAlO3)、氧化鑭鎦(LaLuO3)、氧化釔鑭(LaY)2O3、氧化釓鈧(GdScO3)、鋁酸釹(NdAlO3)、或鋁酸釓(GdAlO3)之一。將了解的是，此等介電材料為晶格匹配至矽，具有高熱穩定度，及相對於矽具有足夠大的價帶與導帶偏移，因此可以有效降低通道下或鰭下洩漏。單晶介電層的厚度可以在各實施例間有所不同，但在一些例示情況下，單一單層至20奈米的範圍。
進一步參考圖1，該方法可以選用地包含沈積103一或更多半導體上層、其後沈積105替代半導體通道材料。在包含有選用沈積103的一些實施例中，一或更多上層係與通道材料分開，並可以例如為一層矽、矽鍺、砷化鎵、砷化銦鎵、或一些其他適當半導體材料，其上可以停放該通道材料。在其他實施例中，將了解的是，上層簡單為通道層的較低之未摻雜部份。因此，通道層可以為直接停放在該緩衝體上，或者，也可以偏移開該緩衝體一或更多中介上層。上層的垂直厚度可以各實施例間有所不同，但在10奈米至300奈米的範圍內。通常看來，上層的垂直厚度可以依據幾個因數加以設定，例如，在主動通道與下層緩衝體間的想要距離及STI的厚度、及(對於非平坦架構)鰭的主動通道部份的高度。圖2a的例示結構進一步顯示上層與通道層彼此分立，但包括上層並直接停放在該緩衝體上的通道層的其他實施例也將依據本案加以明顯了 解。
在此例示實施例中的通道材料被認為是替代的，因為其與下層矽組成不同。然而，在其他實施例中，注意通道層不必要為替代材料(其也可以為摻雜或未摻雜的單晶矽)。依據一些實施例，替代通道材料包含選自IV或III-V族的單晶半導體材料。在一些此等情況下，替代通道材料包含矽、鍺、錫、銦、鎵、砷或鋁的至少之一。特定例示IV族單晶通道半導體材料包含以幾個為例，例如鍺、錫、矽鍺(SiGe)、鍺：錫(GeSn)。例示III-V族單晶通道半導體材料以幾個為例，包含例如銦、鎵、砷、鋁、砷化鎵(GaAs)、砷化銦鎵(InGaAs)。更平常來說，通道材料可以為適用以易受通道下洩漏的目標電晶體應用的任何通道材料。
如前所述，各個上層與通道層可以為分立的單一連續層的不同材料(例如，矽上層與SiGe通道層)，或也可以為單一連續層，其包含上層與通道層(例如，矽或SiGe通道層)。在任何情況下，在上層、通道層或兩者中，給定單一連續層的一或更多成份可以漸變。例如，在具有分立上層的例示情況中，上層為單一連續層的SiGe，其具有在緩衝體介面的約10%或更低漸變至在其頂面的約90%或更高的鍺濃度，及通道層為(摻雜或未摻雜)純鍺。在另一例示情況中，通道層包括上層並為矽或SiGe或GaAs的單一連續層，具有摻雜物濃度由通道層的上層部份的沒摻雜步進至通道層的通道部份的目標摻雜物濃度。 在另一實施例中，通道材料可以被提供在多層堆疊的情況中，其可以包含例如一或更多層的不同通道材料，或者交替層的想要通道材料與犧牲/不作用材料。將如所了解，此多層架構可以例如有利於電晶體結構，其在通道及/或源極/汲極區中，將包含一或更多奈米線。在任一此等架構中，所述層的厚度與任何摻雜物濃度均可以如所需地調整。
進一步參考圖1的例示實施例，該方法以圖案化與蝕刻107該替代通道材料與上層繼續，以形成多數鰭。所得結果係如圖2b所示。在此例示情況中，鰭包含通道層與上層的一部份兩者，使得鰭看起來像停放在晶格匹配緩衝體上。在其他實施例中，鰭蝕刻製程可以在上層與通道層間的介面或在上層內或在緩衝體內停止。在其他實施例中，鰭可以使用深寬比捕陷(ART)方法加以形成，如同於美國專利申請公開2014/0027860號案中所述者。在此等情況中，通道材料與可能上層材料可以在所謂佔位鰭被形成然後凹陷之後被提供。更詳細地說，包含矽基板與晶格匹配緩衝體的結構可以被覆蓋以虛擬通道材料。該虛擬通道材料層然後被圖案化並蝕刻入佔位或虛擬鰭中。這些虛擬鰭然後以絕緣體或其他適當材料包圍。虛擬鰭可以然後被選擇凹陷或移除並以想要通道材料層與上層(如果與通道層不同的話)替換。在一些此等實施例中，注意虛擬鰭的下部份可以提供該上層。依據一些此等實施例，所得結構將再次看起來像圖2b。在另一此ART為主實施例 中，即使晶格匹配緩衝體可以在虛擬鰭移除後被選擇地提供在留下的溝渠，而不是全面沈積。例如，在一些此等實施例中，單晶矽基板被圖案化並蝕刻入虛擬矽鰭，其然後被以絕緣體或其他適當材料加以包圍。虛擬鰭然後被選擇凹陷或移除並被以晶格匹配緩衝體材料與想要通道層與上層(如果與通道層不同的話)加以替換。圖2b’顯示依據一些此等實施例之例示所得結構。注意，在此等實施例中之LMB層係被限制於鰭之下並且並不是如同圖2b所示之全面沈積在鰭之間。在任一此等ART為主實施例中，注意替換通道材料與上層材料可以被提供在多層堆疊的情況中，其包含想要通道材料與犧牲/不作用材料的交替層，例如，在美國專利申請公開2016/0260802所描述。在其他此等情況中，多層堆疊包含兩或更多層通道材料。在任一此等情況中，各種替換層可以具有一或更多漸變成份(半導體或摻雜)。將了解的是，漸變可以被使用以如將了解地促成在晶格互異材料情況中的想要晶格匹配方案。
因此，所得鰭可以例如為單一連續層的半導體材料有或沒有漸變、或材料堆疊、或這些的組合。注意在實際上這些鰭並不會如所示地般方正。相反地，鰭可能具有錐形，使得各個鰭當鰭的高度增加時，漸進地變薄。取決於製程節點，鰭寬度可能加以改變，但在一些實施例中，以鰭的作用通道部份的最寬部份量測，其範圍係在3奈米至30奈米寬。在任一此等情況中，及進一步參考圖1的例示實施例，該方法繼續以淺溝渠隔離(STI)材料 (例如，二氧化矽或其他適當絕緣材料)填充109在鰭間的溝渠，然後，研磨並凹陷該STI材料。所得結構係被顯示於圖2c。STI材料的凹陷深度可以如想要地設定，並且，在作用上定義鰭的作用通道部份。在此例示情況中，STI被凹陷就在基板通道層(CL)/上層(OL)介面下。在其他實施例中，STI可以被凹陷在該介面上，或等於該介面。在一些例示情況中，例如，鰭的作用通道部份為約20奈米至70奈米高(由凹陷STI的頂面至該鰭的頂部)。鰭的整個高度可以例如100奈米至350奈米，及凹陷STI材料的垂直厚度可以例如在範圍50奈米至300奈米。
在任一此等架構中，及不論鰭為全面沈積與蝕刻製程或ART為主製程所形成，晶格匹配緩衝體被直接設在矽基板上。沈積可以使用標準磊晶法加以執行。如前所解釋，磊晶沈積晶格匹配至單晶矽基板的單晶緩衝體材料允許通過緩衝體-基板介面的晶格連續性。圖5例示原子解析度穿透式電子顯微鏡(TEM)圖，顯示依據本案一些實施例之在單晶緩衝體與單晶矽基板間的晶格匹配介面。如所見，各個材料的原子形成連續透過各個兩不同層的對角線。兩組相鄰對角線(以在該影像上的一線註記)，各個界定在個別相鄰線間的間隔(LP)。此間隔為晶格參數，並如在SEM影像所見，在對角線的整個長度上基本上保持固定。依據一些實施例，緩衝體材料的晶格參數係為基板的單晶矽的晶格參數的+/-2%內。在更平常來說，如果緩衝體材料與基板的個別晶格參數在可接受容許度內， 則緩衝體材料可以晶格匹配至矽基板，以允許在整個緩衝體-通道介面之晶格連續性。
進一步參考圖1的例示實施例，該方法以圖案化與沈積111閘極間隔層材料，以虛擬閘極氧化物與虛擬閘極電極加以繼續，其可以以一般方式執行。所得結構被顯示於圖2d。注意，假如此例示實施例使用閘極最後(gate-last)或所謂RMG(移除金屬閘極)製造流程，則虛擬閘極介電質與電極材料在本質上為犧牲性。在此等情況下，真實閘極結構在源極/汲極處理被執行後(並將隨後討論)被隨後加入製程中。以此方式，任何感應閘極材料(如果有的話)並未受到有關於源極/汲極處理的處理極值(例如，高溫)。在其他實施例中，如果想要的話並且將可以了解，實際閘極材料可以在此點加入(對於閘極先(gate-first)製程)。為了描述此例示實施例的目的，假設RMG製程。
閘極間隔層係例如使用如氧化矽、氮化矽、或其他適當閘極間隔層材料的材料加以形成。閘極間隔層本身的寬度可以大致根據被形成的電晶體的設計要求加以選擇。在閘極間隔層間的寬度作用上界定閘極電極與閘極介電質的寬度，並可以在例如10奈米至500奈米間的範圍內。虛擬閘極介電材料可以例如二氧化矽，並可以例如0.5奈米至10奈米厚(以界定在通道與閘極電極間的距離)。虛擬電極材料可以例如為多晶矽、氮化矽、碳化矽或金屬層(例如，鎢、氮化鈦、鉭、氮化鉭)，但也可以 使用其他適當虛擬材料。閘極電極材料的厚度(高度)可以例如在約10奈米至200奈米範圍中。可以使用各種虛擬閘極堆疊架構。
進一步參考圖1的例示實施例，該方法繼續以蝕刻113該鰭，以移除源極/汲極區，然後，沈積想要源極/汲極材料。所得結構被顯示於圖2e。源極/汲極區可以原位摻雜，或在沈積製程(例如，經由離子佈植及退火)後摻雜。此實施例假想替換源極/汲極方案。然而，其他實施例也可以利用給定鰭材料，以形成源極/汲極區，並如同有時所作，利用一或更多摻雜技術(例如，離子佈植與退火)以形成源極/汲極區。在其他實施例中，源極/汲極區被處理，以在其中形成一或更多奈米線，例如於美國專利申請公開2016/0260802所述。在任一此等情況下，源極/汲極區可以為p-摻雜(PMOS裝置)或n-摻雜(NMOS裝置)。源極/汲極區材料可以包含任意數量的IV及/或III-V族材料，並可以包含單層或多層結構(例如，包含襯墊與蓋層的雙層結構)，並可以更包含一或更多漸變的成份(例如，具有鍺與硼兩者為漸變濃度的摻硼SiGe)。在一些實施例中，源極/汲極區包含延伸於閘極間隔層下或閘極間隔層與閘極介電質兩者下的尖端區(例如，在圖2e的側視圖所示)。在一些實施例中，源極/汲極區可以相對於通道區(以垂直y-方向)升高，使得源極/汲極區的頂部(不含源極/汲極接觸結構)係高於通道層的頂部(例如，圖2e的前視圖所示)。同樣地，在一些實施例(例如 圖2e的前視圖所示)中，源極/汲極區可以(在側向x-方向)較通道區寬。任意數量的適當源極/汲極架構可以被使用，並將依據本案加以了解，及本案並無意限定任何特定S/D方案。
進一步參考圖1的例示實施例，該方法於115繼續以沈積填充/隔離材料，其後圖案化與凹陷該材料以曝露出下層的閘極虛擬閘極結構。可以使用標準沈積、圖案化、及蝕刻。所得結果被顯示於圖2f，其顯示曝露之虛擬閘極結構。該方法繼續以移除117該虛擬閘極材料，其在此例示情況中包含虛擬閘極介電質與虛擬閘極電極材料。可以使用標準蝕刻技術，並可以包含圖案化及/或選擇性蝕刻化學。在移除虛擬閘極後的所得結構係如圖2g所示。
該方法繼續以沈積119閘極介電材料及閘極電極材料。該方法可以更包含沈積硬遮罩(HM)於閘極結構之上。依據一些此等實施例之所得結構係被顯示於圖2h。閘極介電質可以例如任何適當氧化物，例如二氧化矽(SiO2)、SiOxNy(0<x<2及0<y<1.5)、或高-k閘極介電材料。高-k介電質通常表示具有介電常數大於SiO2的介電常數的介電材料。高-k介電材料的例子包含例如氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅。在一些實施例中，退火製程可以在閘極介電層上執行，以當高-k材料被使用 時，改良其品質。在一些特定例示實施例中，高-k閘極介電層可以具有範圍5埃(Å)至約100埃厚的厚度(例如，10埃)。在其他實施例中，閘極介電層可以具有一個單層介電材料的厚度。通常，閘極介電質的厚度應足夠以將源極及汲極接觸電與閘極電極隔離。該閘極電極材料可以例如多晶矽、氮化矽、碳化矽、或金屬層(例如，鎢、氮化鈦、鉭、氮化鉭)，但其他適當閘極電極材料也可以使用。閘極電極的厚度(高度)可以例如在約10奈米至200奈米的範圍中。在處理時，選用硬遮罩可以被使用以提供某些優點或用途，例如保護閘極電極不受後續蝕刻及/或離子佈植處理(例如，如先前所注意到的在閘極先製程期間)。硬遮罩可以使用典型硬遮罩材料加以形成，例如二氧化矽、氮化矽、及/或其他適當遮罩材料。在一些此等例示實施例中，硬遮罩可以包含雙層結構，以促成包含各種蝕刻率的想要蝕刻方案。
該方法繼續以圖案化與凹陷121該填充/隔離繼續，以曝露下層源極/汲極區。可以使用標準圖案化與蝕刻。所得結構被顯示於圖2i。該方法繼續以沈積123源極/汲極接觸繼續。標準接觸形成技術可以被使用，並可以包含提供阻障/襯底層、電阻降低層、及功函數調整層。所得結果被顯示於圖2j。該方法可以以所需進一步典型處理繼續，包含任意後端處理，例如，互連形成。例如，示於圖2j的結構可以被平坦化(例如，化學機械平坦化製程)，以移除閘極硬遮罩與過量閘極間隔材料。然後，層 間介電(ILD)層可以然後被提供、圖案化及蝕刻以提供各種凹陷，其可以然後用以被金屬化，以形成第一金屬互連層。多重此等層可以如所需地形成(例如，金屬層M0至M9)。
圖3a及3b各個例示在圖1的方法期間所形成並依據本案實施例加以架構的積體電路結構的透視圖。此等透視圖可以有助於非平坦架構，但如前所解釋，其他實施例可以利用平坦電晶體架構。將了解的是，先前有關圖1及2a-2j的討論可以被等效地應用於此。可以看出來，示於圖3a的例示非平坦架構包含具有晶格匹配緩衝體(LMB)於其上以及半導體主體或鰭由緩衝體延伸通過淺溝渠隔離(STI)層的基板。鰭在STI層以上的部份作用上形成電晶體裝置的通道並可以為如前所述之單晶半導體。回想，該鰭的通道部份可以為任意數量適當半導體通道材料。這些材料似乎為單晶材料，但並不需要如磊晶緩衝體般晶格匹配。
可以由圖3a進一步看出，閘極介電材料被設在鰭與閘極電極之間，及硬遮罩被形成在閘極電極的頂部上。注意，閘極電極係被形成在該鰭的三個表面上，以形成三個閘極(因此，為三閘裝置)。圖3b例示在沈積絕緣材料並隨後蝕刻在閘極堆疊(在此例示情況中，包含閘極介電質、閘極電極、及閘極硬遮罩)的垂直表面上留下絕緣材料塗層後，以提供閘極間隔層的所得結構。
如前所解釋，在一些實施例中，源極/汲極區 可以形成在原先提供的鰭結構(例如，圖1的107所提供的鰭，不論是藉由全面沈積與蝕刻或ART為主的鰭形成製程)中。或者，在其他實施例中，源極/汲極區被以蝕刻-及-替換製程加以形成。此蝕刻-及-替換製程可以用以提供單層或多層源極/汲極結構。例如，圖4a例示在源極/汲極區中成長磊晶源極/汲極襯墊與蓋架構後的例示電晶體結構。磊晶襯墊可以例如為薄p-型或n-型含矽(例如，矽或具有70原子%矽的SiGe)襯墊，或純鍺(例如，分開層的鍺、或被整合或包含在蓋的組成物中的非可檢測層)。依據一些實施例，磊晶蓋可以例如p-型或n-型並主要包含鍺，但可以包含低於20原子%的錫。將了解的是，各種其他源極/汲極架構與材料系統可以被使用。
進一步了解，注意如所示的三閘架構的替代者為雙閘架構，其將包含介電/隔離層於鰭的頂部，使得閘極主要停放在鰭的兩相對側上(再次說明，在STI區上)。進一步注意，在此例示情況中作成源極/汲極區的磊晶材料的例示形狀並不是想要限制本案為此等形狀，相反地，依據本案其他源極/汲極架構與形狀也是明顯(例如，圓、正方或長方源極/汲極區也可以實施，不論是它們為單層或多層、相對於通道層的頂部為凸起、對齊或凹陷)。
圖4b顯示依據本案一實施例所形成之奈米線電晶體結構的透視圖。奈米線電晶體(有時稱為環繞式閘極FET)係被類似於鰭為主電晶體地架構，但不是鰭，而 是使用奈米線並且閘極材料大致於所有邊上均包圍該通道區。取決於特定設計，有時奈米線電晶體具有例如四個作用閘極。此例示實施例包含兩奈米線(通常指定為線，並取決於深寬比而想要包含帶與奈米線)，但其他實施例也可以具有任意數量的線。奈米線可以例如以p-型(例如，摻雜硼)或n-型(例如，摻雜磷)矽或鍺或SiGe或III-V族奈米線加以實施。可以看出，一個奈米線係被形成或被設在基板的基座上，及另一奈米線作用上浮動於源極/汲極材料中，其在此例示實施例中為包含襯墊與蓋的雙層結構。其他實施例也可以在基板中具有形成有奈米線的凹陷(而不是在底座上)中。另外，如同於圖4a中所示之鰭架構，注意於源極/汲極區中之奈米線可以以在此所述之單層或雙層結構的源極/汲極材料(例如，相對薄矽或鍺或SiGe襯墊與相對厚的高濃度鍺蓋)加以替換。或者，如所示雙層結構可以被提供於原先形成奈米線四周(其中，襯墊係被提供於奈米線四周，並且，蓋係提供於襯墊四周)。或者，單層結構可以提供在原先形成奈米線四周。
圖4c也例示具有多重奈米線的另一例示奈米線架構，但在此例子中，不作動材料(IM)並未在可以使用各種傳統技術執行的奈米線形成製程期間，從個別奈米線間移除。因此，一奈米線係被設在基板的底座(或凹陷)上，及另一奈米線係作用上座落於不作動材料的頂部上。注意，奈米線透過通道作動，但不作動材料則否。可以看出，襯墊與蓋的雙層源極/汲極結構係被提供於奈米 線的所有其他曝露表面四周。在其他實施例中，單層源極/汲極結構係被提供於奈米線的所有其他曝露表面四周。
在圖3a-3b與4a-4c所示之任意此等架構中，注意晶格匹配緩衝體被設在通道與矽基板之間。將進一步了解，雖然示於圖3a-3b與4a-4c所示之實施例顯示磊晶緩衝體結構以全面方式加以提供，但在其他實施例中，磊晶緩衝體結構係於鰭替換或所謂ART為主鰭形成處理期間直接設在溝渠中。此一例示架構被參考圖2b’顯示與討論。
例示晶格匹配材料系統
將了解的是，各種例示實施例可以依據本案加以形成。現將提供幾個特定例示實施例。這些例子並不想要限定本案，相反地，它們係被提供以簡單地顯示例示用途狀況。各種例子將明顯易懂。
例子A包含：單塊單晶矽基板或SOI結構於矽晶圓上；單晶SrTiO3的緩衝體層；及單晶矽的通道層。
例子B包含：單塊單晶矽基板或SOI結構於矽晶圓上；單晶氧化鑭(La2O3)的緩衝體層；及單晶矽的通道層。
例子C包含：單塊單晶矽基板或SOI結構於矽晶圓上；單晶(LaY)2O3的緩衝體層；及單晶鍺的通道層。
例子D包含：單塊單晶矽基板或SOI結構於矽晶圓上；單晶LaLuO3的緩衝體層；及單晶矽的通道層。
例子E包含：單塊單晶矽基板或SOI結構於矽晶圓上；單晶SrTiO3的緩衝體層；及單晶SiGe的通道層。
例子F包含：單塊單晶矽基板或SOI結構於矽晶圓上；單晶LaAlO3的緩衝體層；及單晶SiGe的通道層。
在這些例子的任一中，注意，任意數量的各種材料可以被使用於電晶體結構的其他特性。依據一些實施例之例示此等特性包含：SiO2或SiOxNy(0<x<2與0<y<1.5)的閘極介電質；多晶矽的閘極電極；SiO2或SiN的閘極間隔層；摻硼SiGe、摻磷的矽、摻硼的鍺或摻磷的鍺的源極/汲極區；及SiO2或SiN的STI/絕緣體填料。
注意於此所提供的尺寸只作簡單例示，並不想要將本案作任何的限定。再者，注意標準圖案化與選擇蝕刻製程(包含濕式及/或乾式蝕刻方案)可以被使用以形成於此所提供的各種結構。同樣地，除了經由磊晶法沈積以形成於此所各種提供的連續結晶結構的單晶晶格匹配緩衝體材料外，其他材料也可以使用任何適當傳統沈積製程加以沈積，以幾個為例，例如，化學氣相沈積(CVD)、原子層沈積(ALD)、旋塗沈積(SOD)、或物理氣相沈積(PVD)、熱成長、氧化為主成長、無電電鍍、及電鍍。也可以使用標準處理參數。
例示計算系統
圖6為包含依據本案的一些實施例所架構的一或更多積體電路結構的例示計算系統。可以看出，計算系 統1000包圍住主機板1002。主機板1002可以包含若干元件，包含但並不限處理器1004及至少一通訊晶片1006，其各個可以實體與電耦接至主機板1002或相反整合於其中。將了解的是，主機板1002可以例如任何印刷電路板，不論是主板、安裝在主板的子板、或系統1000的唯一板等。
取決於其應用，計算系統1000可以包含一或更多其他元件，其可以或可不實體或電耦接至主機板1002。這些其他元件可以包含但並不限揮發記憶體(例如，DRAM)、非揮發記憶體(例如，ROM)、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、電源放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、喇叭、攝影機及大量儲存裝置(例如，硬碟機、光碟(CD)、數位多功能光碟(DVD)等等)。包含在計算系統1000中的任意元件可以包含依據例示實施例架構的一或更多積體電路結構或裝置(例如，MOS電晶體被架構有單晶緩衝體結構，其係晶格匹配至矽基板)。在一些例示實施例中，多重功能可以被整合入一或更多晶片中(例如，比如注意通訊晶片1006可以為處理器1004的一部份或相反被整合入處理器1004中)。
通訊晶片1006致能無線通訊，以供資料傳送進出計算系統1000。用語”無線”與其衍生可以用以描述電路、裝置、系統、方法、技術、通訊頻道等，其可以透過 使用調變電磁輻射經由非固體媒體加以傳遞資料。該用語並不暗示相關裝置並不包含任何線，但在一些實施例中，它們也可以不如此。通訊晶片1006可以實施若干無線標準或協定之任一，包含但並不限於Wi-Fi(IEEE802.11系列)、WiMAX(IEEE 802.16系列)、IEEE802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽及其衍生，及任何其他指定為3G、4G、5G及以後的無線協定。計算系統1000可以包含多數通訊晶片1006。例如，第一通訊晶片1006可以專用於短距通訊，例如，Wi-Fi及藍芽，第二通訊晶片1006則可以專用於長距通訊，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。在一些例示實施例中，通訊晶片1006可以包含一或更多MOS電晶體裝置，其各個在此所提供具有通道下緩衝體，其為晶格匹配至矽基板。
計算系統1000的處理器1004包含積體電路晶粒，其被封裝於處理器1004內。在一些實施例中，處理器的積體電路晶粒包含板上電路，其係如於此所述被以一或更多積體電路結構或裝置加以實施。用語”處理器”可以表示任何裝置或裝置的一部份，其可以例如處理來自暫存器及/或記憶體的電子資料，以將該電子資料轉換為可以儲存在暫存器及/或記憶體中的其他電子資料。
通訊晶片1006也可以包含積體電路晶粒被封裝於通訊晶片1006內。依據一些此等例示實施例，通訊晶 片的積體電路晶粒包含於此所廣述的一或更多積體電路結構或裝置。依據本案將了解到，注意標準無線能力可以直接被整合入處理器1004(例如，其中任意晶片1006的功能被整合入處理器1004，而不是具有分開的通訊晶片)。再者，注意處理器1004可以為具有此無線能力的晶片組。簡言之，任意數量的處理器1004及/或通訊晶片1006可以被使用。同樣地，任一晶片或晶片組可以具有多重功能整合於其中。
在各種實施法中，計算系統1000可以為膝上型、小筆電、筆記型電腦、智慧手機、平板電腦、個人數位助理(PDA)、超薄行動PC、行動電話、桌上型電腦、電腦系統、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、攜帶音樂播放器、數位視訊記鎵器、或任何其他電子裝置，其使用於此所廣述之揭露技術所形成的處理資料或利用一或更多積體電路結構或裝置。
其他例示實施例
以下例子屬於其他實施例，各種排列與架構將由這些實施例加以了解。
例子1為積體電路電晶體結構，包含：包括單晶矽的基板；緩衝體結構，直接在基板的單晶矽表面上並包含單晶介電材料，其係晶格匹配至基板的單晶矽；通道層，在該緩衝體結構上並包含半導體材料；及源極與汲極區，接近該通道層，使得該通道層係在該源極區與汲極區 之間。
例子2包含例子1的標的，其中該基板為單塊矽基板。
例子3包含例子1的標的，其中該基板為包含單晶矽的頂層的多層結構。
例子4包含前述例子的任一的標的，並可包含閘極堆疊，其包含閘極介電層於通道層上及閘極電極在該閘極介電層上。
例子5包含例子4的標的，其中該閘極介電質包含高-k閘極介電質。
例子6包含前述例子之任一的標的，更包含源極及汲極接觸結構，分別與該源極與汲極區接觸。
例子7包含前述例子之任一的標的，其中該通道層與該基板組成不同。
例子8包含前述例子之任一的標的，其中該通道層的該半導體材料包含矽、鍺、錫、銦、鎵、砷及鋁之一或多者。
例子9包含前述例子之任一的標的，其中該通道層的該半導體材料包含上層部份與通道部份，及該上層部份被配置在該緩衝體結構與該通道部份之間。
例子10包含例子9的標的，其中該上層部份為未摻雜與該通道部份為摻雜。
例子11包含例子1至8之任一的標的，更包含上層之半導體材料，配置於該緩衝體結構與該通道層之 間，其中該上層之半導體材料與該通道層的該半導體材料組成不同。
例子12包含例子11的標的，其中該上層為未摻雜及該通道層為摻雜。
例子13包含前述例子之任一的標的，其中該電晶體結構為非平坦電晶體結構，使得該通道層包含鰭與奈米線的至少之一。
例子14包含前述例子之任一的標的，其中該源極與汲極區各個包含鰭與奈米線的至少之一。
例子15包含前述例子之任一的標的，其中該電晶體結構被包含於中央處理單元、記憶體或無線通訊晶片內。
例子16包含前述例子之任一的標的，其中該電晶體結構被包含於固定計算系統、行動計算系統或測試設備之一中。
例子17包含前述例子之任一的標的，其中該緩衝體結構的該單晶介電材料包含鍶、鈦、鑭、鋁、釹、鎦、及釓之一或多者。
例子18包含前述例子之任一的標的，其中該緩衝體結構的單晶介電材料包含單晶氧化物或氮化物材料。
例子19包含前述例子之任一的標的，其中該基板的該單晶矽具有第一晶格參數及該緩衝體結構的單晶介電材料具有第二晶格參數，其係在第一晶格參數的+/- 2%內。
例子20包含前述例子之任一的標的，其中該基板的單晶矽具有第一晶格參數及該緩衝體結構的單晶介電材料具有第二晶格參數，其係在該第一晶格參數的容許度內，使得在該基板與該緩衝體結構間的整個介面間有晶格連續性。
例子21為積體電路電晶體結構，包含：單塊單晶矽基板；緩衝體結構，直接在該基板的單晶矽表面上並包含單晶介電材料，其係晶格匹配至該基板的單晶矽，該緩衝體結構的單晶介電材料包含鍶、鈦、鑭、鋁、釹、鎦、及釓之一或多者；通道層，在該緩衝體結構上並包含半導體材料；閘極堆疊，包含高-k閘極介電層，在該通道層上及閘極電極，在該閘極介電層上；源極及汲極區，接近該通道層，使得該通道層係在源極與汲極區之間；及源極及汲極接觸結構，分別接觸該源極與汲極區。基板的單晶矽具有第一晶格參數及緩衝體結構的單晶介電材料具有第二晶格參數，其係在該第一晶格參數的容許度內，使得在該基板與該緩衝體結構間的整個介面有晶格連續性。
例子22包含例子21的標的，其中該通道層與該基板組成不同。
例子23包含例子21或22的標的，其中該通道層的該半導體材料包含矽、鍺、錫、銦、鎵、砷及鋁之一或多者。
例子24包含例子21至23之任一的標的，其中 該通道層的該半導體材料包含上層部份與通道部份，及該上層部份係安置於該緩衝體結構與該通道部份之間。
例子25包含例子24的標的，其中該上層部份為未摻雜及該通道部份為摻雜。
例子26包含例子21至23的任一之標的，及更包含上層的半導體材料配置於該緩衝體結構與該通道層之間，其中該上層的該半導體材料與該通道層的該半導體材料組成不同。
例子27包含例子26的標的，其中該上層為未摻雜及該通道層為摻雜。
例子28包含例子21至27之任一的標的，其中該電晶體結構為非平坦電晶體結構，使得該通道層包含鰭與奈米線的至少之一。
例子29包含例子21至28之任一的標的，其中該源極與汲極區各個包含鰭與奈米線的至少之一。
例子30包含例子21至29之任一的標的，其中該電晶體結構被包含於中央處理單元、記憶體或無線通訊晶片中。
例子31包含例子21至30之任一的標的，其中容許度為+/-2%。
例子32為一種形成積體電路電晶體結構的方法，該方法包含：直接在基板的單晶矽表面上，磊晶沈積緩衝體結構，該緩衝體結構包含晶格匹配至該基板的該單晶矽的單晶介電材料；磊晶沈積通道層，於該緩衝體結構 上並包含半導體材料；及提供源極及汲極區接近該通道層，使得該通道層在該源極與該汲極區之間。
例子33包含例子32的標的，並更包含提供閘極堆疊，其包含在該通道層上的閘極介電層與該閘極介電層上的閘極電極。
例子34包含例子32或33的標的，並更包含提供源極及汲極接觸結構，分別接觸該源極及汲極區。
例子35包含例子32至34之任一的標的，其中該通道層的該半導體材料包含上層部份與通道部份，及該上層部份係安置於該緩衝體結構與該通道部份之間。
例子36包含例子35之標的，其中該上層部份係為未摻雜及該通道部份為摻雜。
例子37包含例子32至34之任一的標的，並更包含提供上層的半導體材料，安置於該緩衝體結構與該通道層之間，其中該上層的該半導體材料與該通道層的該半導體材料組成不同。
例子38包含例子37的標的，其中該上層為未摻雜及該通道層為摻雜。
例子39包含例子32至38之任一的標的，其中該電晶體結構為非平坦電晶體結構，使得該通道層包含鰭及奈米線的至少之一。
例子40包含例子32至39之任一的標的，其中該源極與汲極區各個包含鰭與奈米線之至少之一。
例子41包含例子32至40之任一的標的，其中 該電晶體結構被包含於中央處理單元、記憶體或無線通訊晶片之中。
例子42包含例子32至41之任一的標的，其中該緩衝體結構的該單晶介電材料包含鍶、鈦、鑭、鋁、釹、鎦、及釓之一或多者。
例子43包含例子32至42之任一的標的，其中該緩衝體結構的單晶介電材料包含單晶氧化物或氮化物材料。
例子44包含例子32至43之任一的標的，其中該基板的該單晶矽具有第一晶格參數及該緩衝體結構的單晶介電材料具有第二晶格參數，其係在第一晶格參數的+/-2%內。
例子45包含例子32至44之任一的標的，其中該基板的單晶矽具有第一晶格參數及該緩衝體結構的單晶介電材料具有第二晶格參數，其係在該第一晶格參數的容許度內，使得在該基板與該緩衝體結構間的整個介面間有晶格連續性。
前述說明例示實施例已經為了例示與說明目的加以描述。其並不欲竭盡或限定本案至所揭露的精準形式。依據本案很多修改與變化是有可能的。吾人欲使本案的範圍並不為此詳細說明所限定，而是由隨附的申請專利範圍限定。未來主張本案優先權的申請案可以包含以不同方式表達的標的，並大致包含所廣泛揭露或在此展現的一或更多限定的任意組合。

Claims (20)

  1. 一種在MOS電晶體中用以降低子通道洩漏的積體電路結構，包含：基板，其包含單晶矽；緩衝體結構，其直接在該基板的單晶矽表面上並包含單晶介電材料，其係晶格匹配至該基板的該單晶矽，其中該緩衝體結構的該單晶介電材料包含鍶、鈦、鑭、釹、鎦及釓之一或多者；半導體區，其在該緩衝體結構上並包含半導體材料；及源極區與汲極區，其接近該半導體區，使得該半導體區係在該源極區與該汲極區之間。
  2. 如申請專利範圍第1項之積體電路結構，更包含閘極堆疊，其包含在該半導體區上的閘極介電層及在該閘極介電層上的閘極電極。
  3. 如申請專利範圍第1項之積體電路結構，更包含：源極與汲極接觸結構，其分別接觸該源極區與該汲極區。
  4. 如申請專利範圍第1項之積體電路結構，其中該半導體區與該基板組成不同。
  5. 如申請專利範圍第1項之積體電路結構，其中該半導體區的該半導體材料包含矽、鍺、錫、銦、鎵、砷、及鋁之一或多者。
  6. 如申請專利範圍第1項之積體電路結構，其中該半導體區的該半導體材料包含上層部份與主體部份，且該上層部份被安置於該緩衝體結構與該主體部份之間。
  7. 如申請專利範圍第6項之積體電路結構，其中該上層部份為未摻雜及該主體部份為摻雜。
  8. 如申請專利範圍第1項之積體電路結構，更包含上層的半導體材料，其安置於該緩衝體結構與該半導體區之間，其中該上層的該半導體材料係與該半導體區的該半導體材料組成不同。
  9. 如申請專利範圍第8項之積體電路結構，其中該上層為未摻雜及該半導體區為摻雜。
  10. 如申請專利範圍第1項之積體電路結構，其中該半導體區包含鰭與奈米線的一者或兩者都有。
  11. 如申請專利範圍第1項之積體電路結構，其中該源極區與該汲極區各個包含鰭與奈米線的一者或兩者都有。
  12. 如申請專利範圍第1項之積體電路結構，其中該緩衝體結構的該單晶介電材料是氧化物並包含鋁。
  13. 如申請專利範圍第1項之積體電路結構，其中該緩衝體結構的該單晶介電材料包含單晶氧化物或氮化物材料。
  14. 如申請專利範圍第1項之積體電路結構，其中該基板的該單晶矽具有第一晶格參數及該緩衝體結構的該單晶介電材料具有在該第一晶格參數的+/-2%內的第二晶格參數。
  15. 如申請專利範圍第1項之積體電路結構，其中該基板的該單晶矽具有第一晶格參數及該緩衝體結構的該單晶介電材料具有在該第一晶格參數的容許度內的第二晶格參數，使得在該基板與該緩衝體結構間的整個介面有晶格連續性。
  16. 一種在MOS電晶體中用以降低子通道洩漏的積體電路結構，包含：單塊單晶矽基板；緩衝體結構，其直接在該基板的單晶矽表面上並包含 單晶介電材料，其係晶格匹配至該基板的該單晶矽，該緩衝體結構的該單晶介電材料包含鍶、鈦、鑭、釹、鎦及釓之一或多者；半導體層，其在該緩衝體結構上並包含半導體材料；閘極堆疊，包含：在該半導體層上的高-k閘極介電層，及在該閘極介電層上的閘極電極；源極區與汲極區，接近該半導體層，使得該半導體層係在該源極區與該汲極區之間；及源極及汲極接觸結構，其分別接觸該源極區與該汲極區；其中該基板的該單晶矽具有第一晶格參數及該緩衝體結構的該單晶介電材料具有第二晶格參數，其係在該第一晶格參數的容許度內，使得在該基板與該緩衝體結構間有晶格連續性。
  17. 如申請專利範圍第16項之積體電路結構，其中該半導體層的該半導體材料包含第一部份與第二部份，且該第一部份係在該緩衝體結構與該第二部份之間，且其中該第一部份為未摻雜及該第二部份為摻雜。
  18. 如申請專利範圍第16項之積體電路結構，更包含上層的半導體材料，其在該緩衝體結構與該半導體層之間，其中該上層的該半導體材料與該半導體層的該半導體材料組成不同，且其中該上層為未摻雜及該半導體層為摻雜。
  19. 一種在MOS電晶體中用以降低子通道洩漏的基板，包含：包含單晶矽的塊狀區；緩衝結構，其直接在該塊狀區的單晶矽表面上，並包含與該塊狀區的該單晶矽的晶格匹配的單晶介電材料，該緩衝結構的單晶介電材料包含鍶、鈦、鑭、釹、鎦及釓之一或多者；半導體層，其在該緩衝結構上方且包含半導體材料。
  20. 如申請專利範圍第19項之基板，其中該半導體材料與該通道層的該塊狀區組成不同。
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