TW201709509A - 多層鰭式場效電晶體元件 - Google Patents

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Abstract

本發明提供多層鰭式場效電晶體元件及其形成方法。所述元件可包含在基板上之鰭狀通道結構。所述通道結構可包含堆疊在所述基板上之應力層及在所述應力層之間的通道層，且所述應力層可包含具有足以將載流子限制於所述通道層之寬帶隙的半導體材料且具有與所述通道層之晶格常數不同的晶格常數以在所述通道層中誘導應力。所述元件亦可包含在所述通道結構之各別第一相對側上之源極/汲極區域及在所述通道結構之第二相對側上及所述源極/汲極區域之間的閘極。

Description

多層鰭式場效電晶體元件及其形成方法
本發明概念是關於半導體元件，且更特定言之，關於半導體場效電晶體元件。
已研究藉由使用應變通道之遷移率增強以在次-（sub-）10奈米技術節點下實現所需電晶體效能。然而一些習知方法可能不能用於形成高及高度應變通道及/或可產生包含高密度缺陷之應變通道。
場效電晶體可包含在基板上之鰭狀通道結構。所述通道結構可包含堆疊在所述基板上之應力層及在所述應力層之間的通道層，且所述應力層可包含具有足以將載流子（carrier）限制於所述通道層之寬帶隙且具有與所述通道層之晶格常數不同的晶格常數以在所述通道層中誘導應力的半導體材料。所述電晶體亦可包含在所述通道結構之各別第一相對側上之源極/汲極區域及在所述通道結構之第二相對側上及所述源極/汲極區域之間的閘極。
根據各種實施例，閘極可不安置於通道層與應力層之間。
在各種實施例中，閘極可在通道結構之表面上延伸，且一部分閘極可將通道結構與基板隔開。
在各種實施例中，通道層可接觸應力層。
根據各種實施例，通道層及應力層中之每一者在垂直於基板之上表面的垂直方向上的厚度可在約4奈米至約20奈米範圍內。
根據各種實施例，通道結構之最下表面可與基板隔開。
在各種實施例中，電晶體可更包含在通道層與應力層之間的擴散障壁層。
根據各種實施例，擴散障壁層中之每一者在垂直於基板之上表面的垂直方向上之厚度可小於5奈米。
根據各種實施例，擴散障壁層中之每一者可包含硫化鋅（ZnS）及/或第II-VI族半導體材料。
在各種實施例中，場效電晶體可為N型場效電晶體，通道層可包含矽，且應力層中之每一者可包含碲化鈹（BeTe）、砷化鋁（AlAs）、氧化鑭（La2 O3 ）及/或硒化鋅（ZnSe）。
在各種實施例中，場效電晶體可為P型場效電晶體，通道層可包含矽鍺（Si1-x Gex ），且x可大於0.2，且應力層中之每一者可包含磷化鋁（AlP）及/或磷化鎵（GaP）。
根據各種實施例，場效電晶體可為P型場效電晶體，通道層可包含矽鍺（Si1-x Gex ），且應力層中之每一者可包含硫化鈹（BeS）及/或硒化鈹（BeSe）。
在各種實施例中，場效電晶體可為P型場效電晶體，通道層可包含銻化銦鎵（Inx Ga1-x Sb），且應力層中之每一者可包含Iny Ga1-y Sb，且x可大於y。
根據各種實施例，場效電晶體可為P型場效電晶體，通道層可包含Inx Ga1-x Sb，且應力層中之每一者可包含銻化鋁（AlSb）及/或磷化銦（InP）。
場效電晶體可包含在基板上之鰭狀通道結構。通道結構可包含堆疊在基板上之應力層及在應力層之間的通道層。應力層可具有與通道層之晶格常數不同的晶格常數以在通道層中誘導應力。所述電晶體亦可包含在所述通道結構之各別第一相對側上之源極/汲極區域及在所述通道結構之第二相對側上及所述源極/汲極區域之間的閘極。一部分閘極可將通道結構與基板隔開。
在各種實施例中，閘極可在通道結構之表面上延伸且可不安置於通道層與應力層之間。
根據各種實施例，通道層可接觸應力層。
根據各種實施例，通道層及應力層中之每一者在垂直於基板之上表面的垂直方向上的厚度可在約4奈米至約20奈米範圍內。
在各種實施例中，電晶體可更包含在通道層與應力層之間的擴散障壁層。
根據各種實施例，擴散障壁層中之每一者在垂直於基板之上表面的垂直方向上之厚度可小於5奈米。
在各種實施例中，擴散障壁層中之每一者可包含硫化鋅（ZnS）及/或第II-VI族半導體材料。
根據各種實施例，場效電晶體可為N型場效電晶體，通道層可包含矽，且應力層中之每一者可包含碲化鈹（BeTe）、砷化鋁（AlAs）、氧化鑭（La2 O3 ）及/或硒化鋅（ZnSe）。
在各種實施例中，場效電晶體可為P型場效電晶體，通道層可包含矽鍺（Si1-x Gex ），且x可大於0.2，且應力層中之每一者可包含磷化鋁（AlP）及/或磷化鎵（GaP）。
根據各種實施例，場效電晶體可為P型場效電晶體，通道層可包含矽鍺（Si1-x Gex ），且應力層中之每一者可包含硫化鈹（BeS）及/或硒化鈹（BeSe）。
在各種實施例中，場效電晶體可為P型場效電晶體，通道層可包含銻化銦鎵（Inx Ga1-x Sb），且應力層中之每一者可包含Iny Ga1-y Sb，且x可大於y。
根據各種實施例，場效電晶體可為P型場效電晶體，通道層可包含銻化銦鎵（Inx Ga1-x Sb），且應力層中之每一者可包含銻化鋁（AlSb）及/或磷化銦（InP）。
在檢閱以下圖式及實施方式後，根據一些實施例之其他元件及/或方法對於所屬領域中具通常知識者將變得顯而易見。意欲除以上實施例之任何及所有組合以外的所有這些額外實施例包含在本說明書內，包含在本發明之範疇內，且受隨附申請專利範圍保護。
現將參看隨附圖式更充分地描述各種實施例，在隨附圖式中顯示一些實施例。然而，這些發明概念可以不同形式體現，且不應解釋為限於本文所闡述之實施例。相反地，這些實施例經提供，使得本揭露內容將透徹且完整，且將向所屬領域中具通常知識者充分傳達本發明概念。在圖式中，層及區域之尺寸及相對尺寸不按比例顯示，且在一些情況下為了清楚起見可經放大。
本文中所使用的術語僅出於描述特定實施例的目的，且並不意欲限制實例實施例。如本文中所使用，除非上下文另外清晰地指示，否則單數形式「一」及「所述」意欲亦包含複數形式。將進一步理解，術語「包括」及/或「包含」當在本文中使用時指定所陳述之特徵、步驟、操作、部件及/或組件之存在，但不排除一或多個其他特徵、步驟、操作、部件、組件及/或其群組之存在或添加。
空間相對術語，諸如「下方」、「以下」、「下部」、「以上」、「上部」以及其類似者可為了易於描述而在本文中使用以描述如圖中所說明之一個部件或特徵與另一（其他）部件或特徵之關係。應理解，空間相對術語意欲涵蓋元件在使用或操作中除圖中所描繪之定向以外的不同定向。舉例而言，若將圖式中之元件翻轉，則描述為「在」其他部件或特徵「以下」或「下方」之部件隨後將定向「在」其他部件或特徵「以上」。因此，術語「以下」可涵蓋以上及以下之定向兩者。元件可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用之空間相對描述詞可相應地進行解釋。此外，亦應理解，當將層稱作「在」兩個層「之間」時，其可為兩個層之間的唯一層，或亦可存在一個或多於一個介入層。
應理解，儘管本文中可使用術語第一、第二等來描述各種部件，但這些部件不應受這些術語限制。這些術語僅用於將一個部件與另一部件區分開來。因此，下文論述之第一部件可在不脫離本發明概念之範疇的情況下稱為第二部件。術語「及/或」包含相關所列項目中之一或多者之任何及所有組合。
亦應理解，當將部件稱作「在」另一部件「上」或「連接」至另一部件時，其可直接在另一部件上或連接至另一部件或可存在介入部件。相比之下，當將部件稱作「直接在」另一部件「上」或「直接連接」至另一部件時，不存在介入部件。然而不應將「在……上」或「直接在……上」解釋為需要層來完全覆蓋底層。
本文參考為理想化實施例（及中間結構）之示意性說明的橫截面及/或透視說明來描述實施例。因而，預期說明之形狀因例如製造技術及/或公差（tolerance）所致的變化。因此，實施例不應解釋為限於本文中所說明的特定區域形狀，而是包含由於例如製造造成的形狀偏差。圖中所說明之區域本質上為示意性的，且其形狀並不意欲說明元件之區域的實際形狀，且並不意欲限制本發明概念之範疇。
除非另有定義，否則本文中所使用之所有術語（包含技術及科學術語）具有與由本發明概念所屬領域之具有通常知識者通常所理解相同的含義。應進一步理解，諸如常用詞典中所定義之那些術語的術語應解釋為具有與其在相關領域之上下文中的意義一致的意義，且不應在理想化或過度正式意義上進行解釋，除非本文中明確地如此定義。
鰭狀通道區域中之應力可藉由通道區域與基板之間的晶格失配或藉由鄰近通道區域之磊晶生長源極/汲極區域誘導。使用通道區域與基板之間的晶格失配的方法可使用厚及鬆弛半導體基板（例如應變鬆弛緩衝（Strain Relaxation Buffer；SRB）），且晶格失配之通道區域可在鬆弛半導體基板上生長。如本發明者所瞭解，SRB層可包含高密度缺陷，且SRB層中之那些缺陷可蔓延至在SRB層上生長之通道區域中。此外，在鬆弛半導體基板上生長之通道區域之高度可受出現鬆弛之臨界厚度限制。高於30奈米之通道區域可不具有多於大約1吉帕斯卡（GPa）之應力或將出現鬆弛。鬆弛可使通道區域產生缺陷。
如本發明者亦瞭解，使用磊晶生長之源極/汲極區域之方法可能不為有效的，因為磊晶生長之源極/汲極區域之尺寸可以比通道長度大的速率減少且可導致轉移至通道區域之應力減少。使用磊晶生長之源極/汲極區域最多可獲得幾百兆帕斯卡（MPa）之應力。此外，若在後續製程期間移除源極/汲極區域之部分，則藉由磊晶生長之源極/汲極區域誘導的應力可減少。
根據本發明概念之一些實施例，鰭狀通道結構可包含與應力層交插之通道層，且各通道層中之應力可經由與其間安置各通道層之應力層的晶格失配實現。因此，可不使用應變鬆弛緩衝（SRB）層，且通道層可不含來源於SRB層之缺陷。此外，通道結構之高度可不受個別通道層之臨界厚度限制且可高於30奈米，因為各通道層具有小於臨界厚度之厚度。再此外，通道層中之應力可不因移除源極/汲極區域之部分而減少。在本發明概念之各種實施例中，通道層之應力可具有在約0.5吉帕斯卡至約2.5吉帕斯卡範圍內的量值。
圖1為說明根據本發明概念之一些實施例之場效電晶體（FET）元件的透視圖，且圖2A及圖2B分別為沿著圖1之線A-A'及線B-B'截取的橫截面圖。參看圖1、圖2A以及圖2B，FET元件可包含基板100。基板100可為基板上之絕緣體（例如內埋氧化物）、塊體矽基板或絕緣體上半導體（semiconductor on insulator；SOI）基板。在一些實施例中，基板100可包含一或多種半導體材料，例如矽（Si）、鍺（Ge）、矽鍺（SiGe）、砷化鎵（GaAs）或矽鍺碳（SiGeC）。
FET元件可包含各具有在垂直於基板之上表面的Z方向上延伸之鰭片形狀的通道結構150。通道結構150可包含以如圖2A中所說明之交替順序堆疊的通道層110及應力層130。通道層110中之每一者可在兩個鄰近應力層130之間，且通道層110中之應力可經由與應力層130之晶格失配實現。在一些實施例中，通道層110中之每一者可接觸應力層130。
通道層110及應力層130可包含半導體材料。應力層130可包含具有寬帶隙之半導體材料，所述寬帶隙足以將載流子限制於通道層110以使得應力層130可在操作FET元件期間充當絕緣體。在一些實施例中，具有寬帶隙之半導體材料之傳導帶可比通道層110之傳導帶高至少200兆電子伏（meV），且具有寬帶隙之半導體材料之價帶可比通道層110之價帶低至少200兆電子伏。換言之，在操作FET元件期間無導電路徑可形成於應力層130中。應力層130可具有與通道層110之晶格常數不同的晶格常數以在通道層110中誘導應力。應力層130可在通道層110中誘導單軸應力（例如單軸壓縮應力或單軸張應力）。
在一些實施例中，通道層110在X方向上之寬度可在約4奈米至約10奈米範圍內。X方向可垂直於Z方向。應力層130在X方向上之寬度可與通道層110在X方向上之寬度相同或類似，如圖2B中所說明。在一些實施例中，應力層130在X方向上之寬度可比通道層110在X方向上之寬度小。
通道層110各自在Z方向上之厚度可比通道層100之臨界厚度小，其可防止鬆弛。通道層110在Z方向上之厚度可在約4奈米至約30奈米範圍內。在一些實施例中，通道層110在Z方向上之厚度可在約4奈米至約20奈米範圍內。應力層130在Z方向上之厚度可與通道層110在Z方向上之厚度相同或類似。在一些實施例中，通道層110之厚度可大於通道層110之寬度之兩倍，且FET可稱為鰭式FET。在一些實施例中，通道層110之厚度可與通道層110之寬度類似，且FET可稱為奈米線FET。
FET元件可包含在通道結構150之外表面上延伸之閘極絕緣層310及閘極電極330。閘極電極330可在X方向上延伸。X方向可垂直於Z方向及Y方向兩者。在一些實施例中，閘極絕緣層310及閘極電極330可不安置於通道層110與應力層130之間，如圖2A及圖2B中所說明。因此，閘極電極330可不環繞個別通道層110，且FET元件可不具有環繞式閘極（gate-all-around；GAA）FET結構。在一些實施例中，閘極絕緣層310及閘極電極330可封閉通道結構150，如圖2B中所說明。閘極電極330可將通道結構150與基板100隔開。FET元件亦可包含在基板與通道結構150之間的晶種層105。儘管圖1顯示兩個鰭狀通道結構150，在本發明概念之一些實施例中，FET元件可包含多個通道結構150。
在一些實施例中，晶種層105及閘極電極330可安置於通道結構150與基板100之間，且通道結構150可不直接附接至基板100，如圖2A中所說明。因此，基板100可不減少通道層110中之應力。
舉例而言，閘極絕緣層310可包含介電常數比氧化矽高之高k材料，諸如氧化鉿（HfO2 ）、氧化鑭（La2 O3 ）、氧化鋯（ZrO2 ）及/或氧化鉭（Ta2 O5 ）。在一些實施例中，可在通道結構150與閘極絕緣層310之間形成界面層。在一些實施例中，閘極電極330可包含依序堆疊在閘極絕緣層310上之第一閘極電極（例如功函數調節電極）及第二閘極電極。舉例而言，第一閘極電極可包含氮化鈦（TiN）、氮化鉭（TaN）、碳化鈦（TiC）及碳化鉭（TaC）中之一者，且第二閘極電極可包含鎢（W）或鋁（Al）。在一些實施例中，晶種層105可相對於通道層110及應力層130兩者具有蝕刻選擇性。晶種層105可包含例如硫化鋅（ZnS）及/或硒化鋅（ZnSe）。
再參看圖1及圖2A，FET元件可包含在通道結構150之各別側上之源極/汲極區域410。電連接至兩個通道結構150之源極/汲極區域410各可具有單式結構（unitary structure）且可稱為合併源極/汲極區域。源極/汲極區域410可包含在通道結構150之側面上且在Z方向上延伸之垂直部分。舉例而言，源極及汲極區域410可包含Si。在一些實施例中，當FET為pFET時為了較好接觸電阻率，源極及汲極區域410可包含SiGe。
在一些實施例中，FET元件可為N型FET，通道層110可包含矽，且應力層130中之每一者可包含碲化鈹（BeTe）、砷化鋁（AlAs）、氧化鑭（La2 O3 ）及/或硒化鋅（ZnSe）。
在一些實施例中，FET元件可為P型FET，通道層110可包含Si1-x Gex ，且x可大於0.2，且應力層130中之每一者可包含磷化鋁（AlP）及/或磷化鎵（GaP）。在一些實施例中，FET元件可為P型FET，通道層110可包含Si1-x Gex 且應力層130中之每一者可包含硫化鈹（BeS）及/或硒化鈹（BeSe）。
在一些實施例中，FET元件可為P型FET，通道層110可包含Inx Ga1-x Sb，應力層130中之每一者可包含Iny Ga1-y Sb，且x可大於y。在一些實施例中，FET元件可為P型FET，通道層110可包含Inx Ga1-x Sb，且應力層130中之每一者可包含銻化鋁（AlSb）及/或磷化銦（InP）。
在一些實施例中，可在基板100上形成N型FET及P型FET兩者。N型FET可包含單塊（monolithic）鰭狀通道層，其可包含砷化銦鎵（InGaAs）及/或銻化銦鎵（InGaSb），且P型FET可為根據本發明概念之一些實施例的FET。
圖3為沿著圖1之線A-A'截取的截面視圖。圖3中之FET元件可具有與圖2A中之FET元件類似之結構。通道結構150可另外包含在通道層110與應力層130之間的擴散障壁層120。如本發明者所瞭解，應力層130中之原子可擴散至通道層110中，且若在通道層110中擴散原子為摻雜劑（例如矽），則擴散原子可使FET元件之臨限電壓顯著偏移。擴散障壁層120可減少或防止應力層130中之原子擴散至通道層110中。在一些實施例中，擴散障壁層120可包含結晶材料且可為具有約十分之一之矽彈性硬度常數（C11）的機械軟性材料。此外，擴散障壁層120可不包含用於通道層110之摻雜劑且可包含在通道層110中具有低擴散率之原子。在一些實施例中，擴散障壁層120可不實質上影響通道層110之應力。舉例而言，擴散障壁層120可包含ZnS且在Z方向上之厚度可小於5奈米。
圖4、圖5、圖6A、圖7A以及圖8為透視圖且圖6B、圖6C、圖7B、圖9A、圖9B、圖10A以及圖10B為橫截面圖，其說明形成根據本發明概念之一些實施例之FET元件的方法。
參看圖4，可在基板100上形成初級晶種層105'。在一些實施例中，初級晶種層105'可使用合適製程（例如智能切割製程（Smart Cut Process））自供體晶圓（donor wafer）轉移至基板100。初級晶種層105'可不包含缺陷或可包含低密度之缺陷。基板100之上部可為絕緣體。初級晶種層105'可相對於可隨後在初級晶種層105'上形成之初級通道層110'及初級應力層130'具有蝕刻選擇性。舉例而言，初級晶種層105'可包含ZnS與ZnSe之合金，且相同初級晶種層105'可用於N型FET元件及P型FET元件兩者。在一些實施例中，初級晶種層105'可使用例如沈積製程在基板100上形成，且可在初級晶種層105'上形成介電層。可移除一部分介電層以暴露初級晶種層105'以用於後續磊晶生長製程。
在形成初級晶種層105'之後，可在基板100之可形成具有第一導電性類型（例如N型）之FET元件的第一區域上形成第一遮罩層。第一遮罩層可暴露在基板100之可形成具有第二導電性類型（例如P型）之FET元件的第二區域上形成的初級晶種層105'之一部分。初級應力層130'及初級通道層110'可在初級晶種層105'之使用磊晶生長製程由第一遮罩層暴露的部分上形成。初級晶種層105'可用作用於磊晶生長製程之晶種層。應瞭解初級應力層130'及初級通道層110'可不包含缺陷或可包含低密度之缺陷，因為初級晶種層105'可不包含缺陷或可包含低密度之缺陷。初級應力層130'及初級通道層110'可以交替順序形成直至已形成所需數目之初級通道層110'。可選擇初級通道層110'之數目以實現FET元件之所需有效通道寬度及/或所需有效電流。
在一些實施例中，FET元件可為N型FET，初級通道層110'可包含矽，且初級應力層130'中之每一者可包含碲化鈹（BeTe）、砷化鋁（AlAs）、氧化鑭（La2 O3 ）及/或硒化鋅（ZnSe）。
在一些實施例中，FET元件可為P型FET，初級通道層110'可包含Si1-x Gex ，且x可大於0.2，且初級應力層130'中之每一者可包含磷化鋁（AlP）及/或磷化鎵（GaP）。在一些實施例中，FET元件可為P型FET，初級通道層110'可包含Si1-x Gex 且初級應力層130'中之每一者可包含硫化鈹（BeS）及/或硒化鈹（BeSe）。
在一些實施例中，FET元件可為P型FET，初級通道層110'可包含Inx Ga1-x Sb，初級應力層130'中之每一者可包含Iny Ga1-y Sb，且x可大於y。在一些實施例中，FET元件可為P型FET，初級通道層110'可包含Inx Ga1-x Sb，且初級應力層130'中之每一者可包含銻化鋁（AlSb）及/或磷化銦（InP）。
初級通道層110'各自在Z方向上之厚度可比初級通道層100之臨界厚度小，其可防止鬆弛。初級通道層110'在Z方向上之厚度可在約4奈米至約30奈米範圍內。在一些實施例中，初級通道層110'在Z方向上之厚度可在約4奈米至約20奈米範圍內。初級應力層130'在Z方向上之厚度可與初級通道層110'在Z方向上之厚度相同或類似。
在基板100之第二區域上形成初級應力層130'及初級通道層110'之後，可在基板100之第二區域上形成第二遮罩層，且可在基板100之第一區域上在初級通道層110'上形成初級應力層130'及初級通道層110'。為了易於論述，本文論述在基板之第一區域上進行之製程。
在一些實施例中，可在初級應力層130'與初級通道層110'之間形成擴散緩衝層120以形成圖3中所說明之元件。擴散緩衝層120可藉由磊晶生長製程形成。
參看圖5，初級晶種層105'、初級通道層110'以及初級應力層130'可經圖案化以形成初級通道結構150'。在一些實施例中，初級通道結構150'可具有垂直側面，且初級通道結構150'中之每一者在X方向上之寬度可小於7奈米。
圖6B及圖6C分別為沿著圖6A之線C-C'及線D-D'截取之橫截面圖。參看圖6A、圖6B以及圖6C，可在初級通道結構150'上形成犧牲閘極350。犧牲閘極350可跨越初級通道結構150'。犧牲閘極350可包含依序在初級通道結構150'上形成之犧牲閘極絕緣層及犧牲閘極電極。犧牲閘極350之犧牲閘極電極可包含例如多晶矽。可在犧牲閘極350之側面上形成第一間隔件210。第一間隔件210可包含相對於犧牲閘極350具有蝕刻選擇性之材料，且第一間隔件210可包含例如氮化矽。
圖7B為沿著圖7A之線E-E'截取的截面視圖。參看圖7A及圖7B，可在犧牲閘極350之側面上形成初級源極/汲極區域410'。在一些實施例中，可使用第一間隔件210及犧牲閘極350作為遮罩使初級通道結構150'凹入且隨後可使用例如使用初級通道結構150'作為晶種層之摻雜磊晶生長製程形成初級源極/汲極區域410'。可進行磊晶生長製程直至自初級通道結構150'生長之磊晶層合併至各具有單式結構之初級源極/汲極區域410'中且因此形成初級源極/汲極區域410'。在一些實施例中，初級源極/汲極區域410'可使用包覆磊晶製程在不使初級通道結構150'凹入的情況下形成。
參看圖8，可在初級源極/汲極區域410'上形成第二間隔件230，且可使用第二間隔件230作為蝕刻遮罩蝕刻初級源極/汲極區域410'以形成源極/汲極區域410。根據本發明概念之一些實施例，通道層110中之應力可能不由源極/汲極區域410誘導且因此移除源極/汲極區域410之部分可能不會減少通道層110中之應力。
圖9A及圖9B分別為沿著圖8之線F-F'及線G-G'截取之橫截面圖。參看圖9A及圖9B，可選擇性移除犧牲閘極350且可暴露初級通道結構150'之中間部分。
圖10A及圖10B分別為沿著圖8之線F-F'及線G-G'截取之橫截面圖。參看圖10A及圖10B，可使用第一間隔件210作為蝕刻遮罩選擇性蝕刻初級晶種層105'以形成晶種層105。可在通道結構150下方形成空腔C且因此可將通道結構150與基板100隔開。因為通道結構150不附接至基板100，所以可不減少通道層100中之應力（stress），且通道層100可實現所需應變（strain）狀態。
再次參看圖2A及圖2B，可在通道結構150上形成閘極絕緣層310及閘極電極330。
以上所揭露的主題將視為說明性且非限制性的，且所附申請專利範圍意欲涵蓋屬於本發明概念的真實精神及範疇的所有這些修改、增強以及其他實施例。因此，在法律所允許的最大程度上，範疇應由下列申請專利範圍以及其等效內容的最廣泛准許解釋來判定，且不應受到前述詳細描述限制或侷限。
100‧‧‧基板
105‧‧‧晶種層
105'‧‧‧初級晶種層
110‧‧‧通道層
110'‧‧‧初級通道層
120‧‧‧擴散障壁層
130‧‧‧應力層
130'‧‧‧初級應力層
150‧‧‧通道結構
150'‧‧‧初級通道結構
210‧‧‧第一間隔件
230‧‧‧第二間隔件
310‧‧‧閘極絕緣層
330‧‧‧閘極電極
350‧‧‧犧牲閘極
410‧‧‧源極/汲極區域
410'‧‧‧初級源極/汲極區域
A-A'‧‧‧線
B-B'‧‧‧線
C‧‧‧空腔
C-C'‧‧‧線
D-D'‧‧‧線
E-E'‧‧‧線
F-F'‧‧‧線
G-G'‧‧‧線
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
本發明之態樣藉助於實例說明且不受隨附圖式限制，其中類似標號指示類似部件。 圖1為說明根據本發明概念之一些實施例之場效電晶體（field effect transistor；FET）元件的透視圖。 圖2A及圖2B分別為沿著圖1之線A-A'及線B-B'截取的橫截面圖。 圖3為沿著圖1之線A-A'截取的截面視圖。 圖4、圖5、圖6A、圖7A以及圖8為透視圖且圖6B、圖6C、圖7B、圖9A、圖9B、圖10A以及圖10B為橫截面圖，其說明形成根據本發明概念之一些實施例之FET元件的方法。
100‧‧‧基板
130‧‧‧應力層
210‧‧‧第一間隔件
310‧‧‧閘極絕緣層
330‧‧‧閘極電極
410‧‧‧源極/汲極區域
A-A'‧‧‧線
B-B'‧‧‧線
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向

Claims (25)

  1. 一種場效電晶體，包括： 在基板上之鰭狀的通道結構，所述通道結構包括堆疊在所述基板上之應力層及在所述應力層之間的通道層，且所述應力層包括具有足以將載流子限制於所述通道層之寬帶隙且具有與所述通道層之晶格常數不同的晶格常數以在所述通道層中誘導應力的半導體材料； 在所述通道結構之各別第一相對側上之源極/汲極區域；以及 在所述通道結構之第二相對側上及所述源極/汲極區域之間的閘極。
  2. 如申請專利範圍第1項所述之場效電晶體，其中所述閘極不安置於所述通道層與所述應力層之間。
  3. 如申請專利範圍第2項所述之場效電晶體，其中所述閘極在所述通道結構之表面上延伸，且一部分所述閘極將所述通道結構與所述基板隔開。
  4. 如申請專利範圍第3項所述之場效電晶體，其中所述通道層接觸所述應力層。
  5. 如申請專利範圍第1項所述之場效電晶體，其中所述通道層及所述應力層中之每一者在垂直於所述基板之上表面的垂直方向上的厚度在約4奈米至約20奈米範圍內。
  6. 如申請專利範圍第1項所述之場效電晶體，其中所述通道結構之最下表面與所述基板隔開。
  7. 如申請專利範圍第1項所述之場效電晶體，更包括在所述通道層與所述應力層之間的擴散障壁層。
  8. 如申請專利範圍第7項所述之場效電晶體，其中所述擴散障壁層中之每一者在垂直於所述基板之上表面的垂直方向上的厚度小於5奈米。
  9. 如申請專利範圍第7項所述之場效電晶體，其中所述擴散障壁層中之每一者包括硫化鋅（ZnS）及/或第II-VI族半導體材料。
  10. 如申請專利範圍第1項所述之場效電晶體，其中所述場效電晶體包括N型場效電晶體， 其中所述通道層包括矽，以及 其中所述應力層中之每一者包括碲化鈹（BeTe）、砷化鋁（AlAs）、氧化鑭（La2 O3 ）及/或硒化鋅（ZnSe）。
  11. 如申請專利範圍第1項所述之場效電晶體，其中所述場效電晶體包括P型場效電晶體， 其中所述通道層包括矽鍺（Si1-x Gex ），且x大於0.2，以及 其中所述應力層中之每一者包括磷化鋁（AlP）及/或磷化鎵（GaP）。
  12. 如申請專利範圍第1項所述之場效電晶體，其中所述場效電晶體包括P型場效電晶體， 其中所述通道層包括矽鍺（Si1-x Gex ），以及 其中所述應力層中之每一者包括硫化鈹（BeS）及/或硒化鈹（BeSe）。
  13. 如申請專利範圍第1項所述之場效電晶體，其中所述場效電晶體包括P型場效電晶體， 其中所述通道層包括銻化銦鎵（Inx Ga1-x Sb），以及 其中所述應力層中之每一者包括Iny Ga1-y Sb，且x大於y。
  14. 如申請專利範圍第1項所述之場效電晶體，其中所述場效電晶體包括P型場效電晶體， 其中所述通道層包括Inx Ga1-x Sb，以及 其中所述應力層中之每一者包括銻化鋁（AlSb）及/或磷化銦（InP）。
  15. 一種場效電晶體，包括： 在基板上之鰭狀的通道結構，所述通道結構包括堆疊在所述基板上之應力層及在所述應力層之間的通道層，且所述應力層具有與所述通道層之晶格常數不同的晶格常數以在所述通道層中誘導應力； 在所述通道結構之各別第一相對側上之源極/汲極區域；以及 在所述通道結構之第二相對側上及所述源極/汲極區域之間的閘極，一部分所述閘極將所述通道結構與所述基板隔開。
  16. 如申請專利範圍第15項所述之場效電晶體，其中所述閘極在所述通道結構之表面上延伸且不安置於所述通道層與所述應力層之間。
  17. 如申請專利範圍第16項所述之場效電晶體，其中所述通道層接觸所述應力層。
  18. 如申請專利範圍第15項所述之場效電晶體，其中所述通道層及所述應力層中之每一者在垂直於所述基板之上表面的垂直方向上的厚度在約4奈米至約20奈米範圍內。
  19. 如申請專利範圍第15項所述之場效電晶體，更包括在所述通道層與所述應力層之間的擴散障壁層。
  20. 如申請專利範圍第19項所述之場效電晶體，其中所述擴散障壁層中之每一者包括硫化鋅（ZnS）及/或第II-VI族半導體材料。
  21. 如申請專利範圍第15項所述之場效電晶體，其中所述場效電晶體包括N型場效電晶體， 其中所述通道層包括矽，以及 其中所述應力層中之每一者包括碲化鈹（BeTe）、砷化鋁（AlAs）、氧化鑭（La2 O3 ）及/或硒化鋅（ZnSe）。
  22. 如申請專利範圍第15項所述之場效電晶體，其中所述場效電晶體包括P型場效電晶體， 其中所述通道層包括矽鍺（Si1-x Gex ），且x大於0.2，以及 其中所述應力層中之每一者包括磷化鋁（AlP）及/或磷化鎵（GaP）。
  23. 如申請專利範圍第15項所述之場效電晶體，其中所述場效電晶體包括P型場效電晶體， 其中所述通道層包括矽鍺（Si1-x Gex ），以及 其中所述應力層中之每一者包括硫化鈹（BeS）及/或硒化鈹（BeSe）。
  24. 如申請專利範圍第15項所述之場效電晶體，其中所述場效電晶體包括P型場效電晶體， 其中所述通道層包括銻化銦鎵（Inx Ga1-x Sb），以及 其中所述應力層中之每一者包括Iny Ga1-y Sb，且x大於y。
  25. 如申請專利範圍第15項所述之場效電晶體，其中所述場效電晶體包括P型場效電晶體， 其中所述通道層包括銻化銦鎵（Inx Ga1-x Sb），以及 其中所述應力層中之每一者包括銻化鋁（AlSb）及/或磷化銦（InP）。
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US15/054,469 US9793403B2 (en) 2015-04-14 2016-02-26 Multi-layer fin field effect transistor devices and methods of forming the same
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102461174B1 (ko) 2016-02-26 2022-11-01 삼성전자주식회사 반도체 소자
US9755073B1 (en) 2016-05-11 2017-09-05 International Business Machines Corporation Fabrication of vertical field effect transistor structure with strained channels
US9853114B1 (en) * 2016-10-24 2017-12-26 Samsung Electronics Co., Ltd. Field effect transistor with stacked nanowire-like channels and methods of manufacturing the same
US10490630B2 (en) 2016-11-14 2019-11-26 Tokyo Electron Limited Method of preventing bulk silicon charge transfer for nanowire and nanoslab processing
US10062782B2 (en) 2016-11-29 2018-08-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device with multilayered channel structure
US10199474B2 (en) * 2016-12-12 2019-02-05 Samsung Electronics Co., Ltd. Field effect transistor with decoupled channel and methods of manufacturing the same
CN108807386B (zh) * 2017-04-28 2023-04-07 三星电子株式会社 半导体器件
US10103238B1 (en) * 2017-07-18 2018-10-16 Globalfoundries Inc. Nanosheet field-effect transistor with full dielectric isolation
CN108389907B (zh) * 2018-04-09 2021-08-31 上海集成电路研发中心有限公司 一种晶体管结构及其制作方法
US10665669B1 (en) 2019-02-26 2020-05-26 Globalfoundries Inc. Insulative structure with diffusion break integral with isolation layer and methods to form same
CN110021598B (zh) * 2019-04-30 2021-04-27 上海新微技术研发中心有限公司 应变层的形成方法、半导体器件及其制造方法
KR20210000780A (ko) 2019-06-25 2021-01-06 삼성전자주식회사 반도체 장치
US11201225B2 (en) * 2019-10-31 2021-12-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with stressor
CN112825329B (zh) * 2019-11-21 2022-07-22 西安电子科技大学 一种高线性度复合绝缘侧栅结构的GaN晶体管器件
CN113539823B (zh) * 2020-04-13 2023-07-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2023000200A1 (zh) * 2021-07-21 2023-01-26 华为技术有限公司 一种场效应晶体管、其制作方法及集成电路

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003015142A2 (en) * 2001-08-06 2003-02-20 Massachusetts Institute Of Technology Formation of planar strained layers
FR2881877B1 (fr) 2005-02-04 2007-08-31 Soitec Silicon On Insulator Transistor a effet de champ multi-grille a canal multi-couche
US7927989B2 (en) * 2007-07-27 2011-04-19 Freescale Semiconductor, Inc. Method for forming a transistor having gate dielectric protection and structure
JP6053250B2 (ja) * 2008-06-12 2016-12-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US8592918B2 (en) 2009-10-28 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Forming inter-device STI regions and intra-device STI regions using different dielectric materials
US8753942B2 (en) 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
US9214538B2 (en) * 2011-05-16 2015-12-15 Eta Semiconductor Inc. High performance multigate transistor
DE112011105970B4 (de) 2011-12-19 2020-12-03 Intel Corporation CMOS-Implementierung aus Germanium und lll-V-Nanodrähten und -Nanobändern in Gate-Rundum-Architektur
CN103999200B (zh) 2011-12-23 2016-12-28 英特尔公司 具有包含不同材料取向或组成的纳米线或半导体主体的共衬底半导体器件
WO2013095652A1 (en) 2011-12-23 2013-06-27 Intel Corporation Uniaxially strained nanowire structure
US9012284B2 (en) 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
US20130200459A1 (en) 2012-02-02 2013-08-08 International Business Machines Corporation Strained channel for depleted channel semiconductor devices
US8994002B2 (en) * 2012-03-16 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET having superlattice stressor
EP2682983B1 (en) * 2012-07-03 2016-08-31 Imec CMOS device comprising silicon and germanium and method for manufacturing thereof
US8823102B2 (en) 2012-11-16 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Device with a strained Fin
EP2741320B1 (en) 2012-12-05 2020-06-17 IMEC vzw Manufacturing method of a finfet device with dual-strained channels
US8865561B2 (en) * 2013-03-14 2014-10-21 International Business Machines Corporation Back-gated substrate and semiconductor device, and related method of fabrication
US9337109B2 (en) * 2013-05-24 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-threshold voltage FETs
US9000498B2 (en) 2013-06-28 2015-04-07 Stmicroelectronics, Inc. FinFET with multiple concentration percentages
US8952420B1 (en) 2013-07-29 2015-02-10 Stmicroelectronics, Inc. Method to induce strain in 3-D microfabricated structures
US9099559B2 (en) 2013-09-16 2015-08-04 Stmicroelectronics, Inc. Method to induce strain in finFET channels from an adjacent region
US9570609B2 (en) 2013-11-01 2017-02-14 Samsung Electronics Co., Ltd. Crystalline multiple-nanosheet strained channel FETs and methods of fabricating the same
US9023705B1 (en) 2013-11-01 2015-05-05 Globalfoundries Inc. Methods of forming stressed multilayer FinFET devices with alternative channel materials
US9263522B2 (en) * 2013-12-09 2016-02-16 Qualcomm Incorporated Transistor with a diffusion barrier
US9362277B2 (en) 2014-02-07 2016-06-07 Globalfounries Inc. FinFET with multilayer fins for multi-value logic (MVL) applications and method of forming

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