KR102441728B1 - 수직 전계 효과 장치 및 이의 제조 방법 - Google Patents

수직 전계 효과 장치 및 이의 제조 방법 Download PDF

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Abstract

수직 전계 효과 장치 및 이의 제조 방법이 제공된다. 수직 전계 효과 장치는, 기판, InxGa1 - xAs를 포함하는 수직 채널로, 상기 기판으로부터 연장되는 필러 및 서로 마주보는 수직 표면을 포함하는 수직 채널, 상기 수직 채널의 서로 마주보는 수직 표면 상에 형성되는 스트레서 층으로, 상기 수직 채널 상에 에피텍셜하게(epitaxially) 형성되는 에피텍셜 결정질 물질 층(layer of epitaxial crystalline material)을 포함하는 스트레서 층, 상기 스트레서 층 상에 형성되는 유전체 층 및 상기 유전체 층 상에 형성되는 게이트 전극을 포함하고, 상기 에피텍셜 결정질 물질 층은, 상기 수직 채널의 서로 마주보는 수직 표면 중 어느 하나에 상응하는 수직 평면에서 제1 격자 상수를 갖고, 상기 제1 격자 상수는, 상기 수직 평면에 상응하는 상기 수직 채널의 제2 격자 상수보다 크다.

Description

수직 전계 효과 장치 및 이의 제조 방법{Vertical field effect device and method for fabricating the same}
본 발명은 전계 효과 트랜지스터 및 이의 제조 방법에 관한 것이다. 좀 더 구체적으로, 본 발명은 수직 전계 효과 트랜지스터(Vertical Field Effect Transistor, vFET) 장치 및 이의 제조 방법에 관한 것이다.
빠른 동작 속도 및 향상된 수준의 집적도를 갖는 반도체 장치를 제공하기 위해, MOS 전계 효과 트랜지스터(MOSFET)의 채널 길이는 점차적으로 감소되고 있다. 그러나, 평면의 MOSFET 장치 구조에서 채널 길이를 감소시키는 것은, 장치의 전류 구동 용량을 감소시키는 단 채널 효과(short channel effect)를 야기시킬 수 있다. 평면 MOSFET의 문턱 전압을 제어하기 위해, 채널에서 불순물의 농도를 증가시키는 것이 바람직할 수 있다. 그러나 이는, 장치의 온(ON) 상태 전류를 감소시킬 수 있는 채널 내의 캐리어 이동도를 감소시킬 수 있다. 그러므로, 평면의 MOSFET 구조에서, 단 채널 효과를 억제시키면서 좀 더 빠른 동작 속도와 향상된 집적도 수준을 얻기는 쉽지 않다.
수직 전계 효과 트랜지스터 장치는, 단 채널 효과를 감소시킬 수 있는 구조를 가지고 있다. 수직 전계 효과 트랜지스터 장치는, 채널의 위 또는 아래의 소오스 및 드레인 영역을 포함하는 3차원적 핀 형태를 갖는 액티브 영역을 포함할 수 있다. 채널 영역은 게이트 전극에 의해 둘러싸여 있다. 그러므로, 3차원 채널은, 핀의 수직 표면 또는 측벽을 따라 형성될 수 있다. 채널이 핀의 측벽 상에 형성되므로, 수직 전계 효과 트랜지스터 장치는 종래의 평면 MOSFET에 비해 비교적 작은 수평 면적을 갖는 큰 유효 채널 폭을 가질 수 있다. 그러므로, 수직 전계 효과 트랜지스터 반도체 장치는, 비교적 작은 크기일 수 있고, 또한 크기가 비슷한 종래의 평면 MOSFET 장치에 비해 더욱 빠른 동작 속도를 가질 수 있다.
n- 채널 장치에 있어서 InGaAs에 기초한 3족-5족 채널을 이용하는 수직 전계 효과 트랜지스터는, 실리콘(Si)에 기초한 채널을 이용하는 수직 전계 효과 트랜지스터 보다 상당히 높은 캐리어 이동도와 주입 속도를 제공할 수 있다. 그러나, InGaAs 채널의 운반 속성은 바람직한 반면, InGaAs 장치는 Si 장치보다 더욱 제한된 최대 VDD를 갖는다. 이러한 VDD의 한계에는 두 가지가 있다. 인듐(In)이 풍부한 채널 층의 경우, 밴드갭이 좁아질 수 있고, BTBT 누설 (Band-To-Band-Tunneling (BTBT) leakage)은 커질 수 있다. BTBT 누설은, 일반적으로 7nm 기술 노드 및 그 이후에서, 장치에 대해 약 0.75V 정도로 VDD의 상한을 제한하는, 강한 종속 전압(voltage dependent)이다.
반대로, 갈륨(Ga)이 풍부한 채널은, 적게 연관된 BTBT 문제와 함께 큰 밴드갭을 가질 수 있다. 그러나, 갈륨이 풍부한 채널을 갖는 장치에서, 전도대에서의 감마(Gamma) 및 L 밸리(L valley)는, 예를 들어, 약 0.4eV 보다 적은 에너지 격리(energy separation)를 갖는 에너지에 가까울 수 있다. 수많은 반도체 물질의 전도대 에너지 다이어그램은, k가 0인 모멘텀에 가까운 감마 밸리(Gamma valley)(또는 Γ-밸리(Γ-valley))라고 불리는, 밸리(valley)를 갖는다. 그러나, 모멘텀의 높거나 낮은 레벨에서, L 밸리라고 불리는 전도대 에너지 다이어그램의 다른 밸리가 있을 수 있다. 감마 밸리의 밑 부분과 L 밸리의 밑 부분 사이의 에너지 차이는, L-Г 갭으로 언급될 수 있다. L 밸리의 캐리어는, 감마 밸리 내의 캐리어들과 비교하여, 낮은 이동도를 가질 수 있다. 그러므로, 장치의 채널의 모든 또는 대부분의 캐리어들은, 낮은 감마 밸리에 제한되어 장치를 동작시키는 것이 바람직하다.
감마 밸리에서 L 밸리로의 캐리어 스필오버(Spillover of carriers)는, 캐리어들의 일부와 함께, 인가된 게이트 전압에 응답하여 발생될 수 있다. 캐리어들의 일부는, 인가된 게이트 전압과 함께 감마 밸리에서 급격히 투하되는 캐리어들의 일부일 수 있다. 예를 들어, 5nm 두께의 스트레인 받지 않은(unstrained) GaAs 채널 층의 경우, 감마 밸리에서 0.9 이상의 캐리어들의 일부를 얻기 위해, 문턱 전압이 약 ~0.4V라면, 최대 게이트 전압은 ~0.55V일 수 있다.
감마 및 L 밸리 에너지 레벨의 인접성(close proximity)은, 양자역학적 효과(quantum mechanical effect)가 감마 및 L 밸리의 상대적인 격리(separation)를 감소시키는, 얇은 채널 장치에서 특히 그러하다. 적은 격리는 평형 상태에서 L 밸리에 있는 전자 집단의 상당 부분이 이동성이 낮아지는 결과를 야기시킬 수 있다. 따라서, 채널 두께는 좁아질 수 있고, 캐리어 스필오버는 더 발생할 수 있다.
L 밸리에서 캐리어들의 낮은 이동성으로 인해, L 밸리의 점령(occupation)은 성능 악화를 야기시킬 수 있다. 그 효과가 (BTBT에서 일어날 수 있는) 누설 전류의 증가만큼 치명적인 것은 아니지만, 그럼에도 불구하고 이는 성능 향상의 관점에서 VDD를 쓸데 없이 증가시킬 수 있다. 다시 말해서, VDD가 증가함에 따라 장치는, 소비전력이 증가되는 동안에도, 제한되거나 성능 향상이 없는 모습을 보일 수 있다.
이상적인 VDD 레벨에서 장치 성능을 최적화 하기 위해, InGaAs 채널의 인듐 함량을 조정할 수 있지만, 조성의 최적화만으로는 고성능 및/또는 낮은 누설을 갖는 높은 VDD 동작 범위를 제공하기 위해 충분하지 않을 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 스트레서 층을 이용하여 채널 영역에 스트레인을 줄 수 있는 수직 전계 효과 장치 및 이의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 수직 전계 효과 장치는, 기판, InxGa1 - xAs를 포함하는 수직 채널로, 기판으로부터 연장되는 필러 및 서로 마주보는 수직 표면을 포함하는 수직 채널, 수직 채널의 서로 마주보는 수직 표면 상에 형성되는 스트레서 층으로, 수직 채널 상에 에피텍셜하게(epitaxially) 형성되는 에피텍셜 결정질 물질 층(layer of epitaxial crystalline material)을 포함하는 스트레서 층, 스트레서 층 상에 형성되는 유전체 층 및 상기 유전체 층 상에 형성되는 게이트 전극을 포함하고, 에피텍셜 결정질 물질 층은, 수직 채널의 서로 마주보는 수직 표면 중 어느 하나에 상응하는 수직 평면에서 제1 격자 상수를 갖고, 제1 격자 상수는, 수직 평면에 상응하는 상기 수직 채널의 제2 격자 상수보다 크다.
몇몇 실시예에서, 상기 스트레서 층은, 상기 수직 채널의 서로 마주보는 수직 표면에 상응하는 상기 수직 평면 내의 수직 채널에 2축 인장 스트레인(biaxial tensile strain)을 줄 수 있다.
몇몇 실시예에서, 상기 스트레서 층은 3족-5족 화합물 반도체 물질을 포함할 수 있다.
몇몇 실시예에서, 상기 스트레서 층은 InP, AlSb 또는 GaSb 중 어느 하나를 포함할 수 있다.
몇몇 실시예에서, 상기 스트레서 층은 2족-6족 화합물 반도체 물질을 포함할 수 있다.
몇몇 실시예에서, 상기 스트레서 층은 CdSe 또는 ZnTe 중 어느 하나를 포함할 수 있다.
몇몇 실시예에서, 상기 스트레서 층은 상기 수직 채널에 대해 0.5GPa 내지 1.5GPa의 2축 스트레인을 줄 수 있다.
몇몇 실시예에서, 상기 수직 채널의 서로 마주보는 수직 표면은 상기 서로 마주보는 수직 표면의 제1 쌍을 포함하고, 상기 수직 평면은 제1 수직 평면을 포함하고, 상기 수직 채널은, 상기 서로 마주보는 수직 표면의 제2 쌍을 포함하되, 상기 서로 마주보는 수직 표면의 제2 쌍은, 상기 제1 수직 평면에 대해 수직인 제2 수직 평면에 대해 평행하게 연장되고, 상기 스트레서 층은, 상기 서로 마주보는 수직 표면의 제2 쌍 상에 형성되고, 상기 스트레서 층은 상기 제2 수직 평면에서 제3 격자 상수를 갖고, 상기 제3 격자 상수는 상기 제2 수직 평면에서 상기 수직 채널의 제4 격자 상수보다 클 수 있다.
몇몇 실시예에서, 상기 스트레서 층은 상기 수직 채널을 둘러쌀 수 있다.
몇몇 실시예에서, 상기 InxGa1 - xAs의 x는 0.1 보다 크고 0.3 보다 작을 수 있다.
몇몇 실시예에서, 상기 InxGa1 - xAs의 x는 0.15 보다 크고 0.25 보다 작을 수 있다.
몇몇 실시예에서, 상기 제1 격자 상수는, 상기 수직 채널의 제2 격자 상수 보다 1% 내지 3%만큼 클 수 있다.
몇몇 실시예에서, 상기 스트레서 층의 두께는, 상기 수직 채널 층의 두께의 0.5 내지 2배일 수 있다.
몇몇 실시예에서, 상기 스트레서 층은 상기 수직 채널에 관하여 적어도 200meV의 전도대 오프셋을 갖을 수 있다.
몇몇 실시예에서, 상기 수직 채널에서 감마-L 에너지 격리는 350meV 보다 클 수 있다.
몇몇 실시예에서, 상기 수직 채널은 1eV 보다 큰 밴드갭을 갖을 수 있다.
몇몇 실시예에서, 상기 수직 채널은 20nm 내지 40nm의 게이트 길이를 갖을 수 있다.
몇몇 실시예에서, 상기 수직 채널은 10nm 보다 큰 채널 폭을 갖을 수 있다.
몇몇 실시예에서, 상기 수직 채널은 3nm 내지 10nm의 두께를 갖을 수 있다.
몇몇 실시예에서, 상기 수직 채널은, 상기 서로 마주보는 수직 표면에 대해 평행하지 않은 제2 수직 표면을 포함하고, 상기 스트레서 층은 상기 수직 채널의 서로 마주보는 수직 표면과 상기 수직 채널의 제2 수직 표면에 2축 스트레인을 줄 수 있다.
몇몇 실시예에서, 상기 제2 수직 표면은 상기 서로 마주보는 수직 표면에 대해 수직하고, 상기 서로 마주보는 수직 표면 사이에서 연장될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 수직 전계 효과 장치의 제조 방법은, 기판 상에, 희생 게이트를 포함하는 예비 장치 구조체를 형성하고, 상기 예비 장치 구조체를 관통하도록 식각하여 트렌치를 형성하되, 상기 트렌치는 상기 희생 게이트를 관통하여 연장되고, 상기 트렌치 내에, 에피텍셜 InxGa1 - xAs를 포함하는 수직 채널 층을 형성하되, 상기 에피텍셜 InxGa1 - xAs의 x는 0.1 보다 크고 0.3 보다 작고, 상기 희생 게이트를 제거하여 상기 수직 채널 층의 수직 측벽을 노출시키고, 상기 수직 채널 층의 노출된 수직 측벽 상에 스트레서 층을 형성하고, 상기 스트레서 층 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트를 형성하는 것을 포함하고, 상기 스트레서 층은, 제1 격자 상수를 갖는 에피텍셜하게 성장한 결정을 포함하고, 상기 제1 격자 상수는, 상기 수직 채널 층의 수직 측벽에 상응하는 평면에서 상기 수직 채널 층의 상응하는 제2 격자 상수보다 크고, 상기 스트레서 층은 상기 수직 채널 층에 2축 인장 스트레인을 줄 수 있다.
몇몇 실시예에서, 상기 스트레서 층은 상기 수직 채널 층에 0.5 GPa 내지 1.5 GPa의 2축 스트레인을 줄 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1A는 본 발명의 몇몇 실시예들에 따른 vFET 장치의 단면도이다.
도 1B는 도 1A의 B-B선을 따라 절단한 단면도이다.
도 2는 본 발명의 몇몇 실시예들에 따른 수직 전계 효과 장치의 제조 방법을 설명하기 위한 순서도이다.
도 3A 내지 도 3H는 본 발명의 몇몇 실시예들에 따른 수직 전계 효과 장치의 제조 방법을 설명하기 위한 중간단계 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 몇몇 실시예들은 결과 구조 및 반도체 장치를 형성하기 위한 방법을 제공할 수 있다. 이러한 실시예들은 헤테로 에피텍셜(heteroepitaxial) 기판 상의 필러 또는 핀들을 하나 또는 그 이상 갖는 FET 트랜지스터를 형성하는 것에 대해 아래에서 논의된다.
본 발명의 몇몇 실시예들은, 두 개의 축 방향으로(biaxially) 스트레인을 받는(strained) InGaAs 채널을 갖는 vFET을 제공할 수 있다. 2축 스트레인(biaxial strain)은, 채널 상의 결정질 스트레서 층(crystalline stressor layer)에 의해 전달될 수 있다. 채널은 밴드갭을 증가시켜 밴드간 터널링을 감소시킬 수 있도록, 낮은 인듐 함유량을 가질 수 있다.
스트레서 층에 의해 전달된 2축 스트레인은, 인장(tensile)일 수 있고, 채널 층에서 감마-L 밸리의 격리(separation)를 증가시키는 효과를 가질 수 있다. 감마-L 밸리의 격리가 증가함에 따라, L 밸리에서 감마 밸리로의 전자 스필오버는 억제될 수 있고, 증가된 VDD 동작을 가능하게 할 수 있다.
1GPa 2축 인장 스트레인(biaxial tensile strain)과 결부된 InGaAs 채널 층에서의 적당한 인듐 함유량(약 20%정도, 즉 갈륨이 풍부한 경우)은, BTBT 또는 실질적인 전자 스필오버가 없는, 1V 이상의 VDD에서 동작할 수 있는 장치를 가능하게 할 수 있다. 나아가, 이동성 및 주입 속도(injection velocity)는, 종래의 높은 인듐 함유량(예를 들어, 40% 이상)을 갖는 스트레인 받지 않은(unstrained) InGaAs 장치 보다(스트레인으로 인해) 약간 향상될 수 있다.
본 발명의 몇몇 실시예들에 따른 장치의 동작 VDD 전압 범위는, 1V와 가깝거나 그 이상일 수 있다. 이는 VDD의 최대값이 약 0.75V 또는 그 이하인 전형적인 InGaAs 장치에 비해 매우 높은 값이다. 본 발명의 몇몇 실시예들에 따른 장치의 동작 VDD 전압 범위는, 전자 스필오버가 억제될 수 있기 때문에, 커질 수 있다. 채널 층의 인듐 함유량의 감소는 밴드갭을 증가시킬 수 있고, 이는 밴드간 터널링을 억제시키는데 도움이 될 수 있다.
나아가, 채널 이동도는, 스트레서 층의 결정질 성질(crystalline nature)에 의해 더욱 더 향상될 수 있다. 또한, 채널 이동도는 채널의 2축 스트레인에 의해 어느 정도 향상될 수 있다. 이는, 수평 디바이스(horizontal device)에서 실현 가능하지 않을 수 있다.
따라서, 몇몇 실시예들은, InxGa1 - xAs FET을 위한 VDD 상한값을 제한하는 FET 장치 디자인에 있어서의 두 가지 문제점을 동시에 다룰 수 있다. 인듐(In) 원자의 비율(x)이 0.15 이하인 장치는, 예를 들어, 1.2eV 보다 크고 넓은 밴드갭을 가질 수 있다. 이러한 넓은 밴드갭으로 인해, BTBT(Band-To-Band Tunneling) 누설은, 전압이 1V보다 크다 하더라도 발생하지 않을 수 있다. 그러나, 갈륨(Ga)이 풍부한 장치들은, 전도대에서 감마와 L 밸리 사이의 에너지 격리(energy separation)가 작을 수 있다. 이러한 격리는, 양자 역학적 영향의 제한으로 인해, 두께가 얇은 채널에서 특히 작아질 수 있다(200meV 이하).
평형 페르미 준위는 대략, 전형적인 반전 조건 하에서 감마 밸리의 최소값 보다 큰 200meV이기 때문에, L 밸리는 거의 변질되어 점령(occupied)되게 된다(즉, 스필오버). L 밸리의 높은 점령 부분은, L 밸리에서 캐리어의 이동도 및 속도가 비교적 낮아지기 때문에, 장치의 성능이 저하되는 결과를 야기시킬 수 있다. 성능의 관점에서, 모든 캐리어들을 감마 밸리에 두는 것이 바람직할 수 있다. 스필오버는 즉각적인 장치의 실패 혹은 지나친 누설 또는 열 발생(heating)으로 이어지도록 하진 않지만, 향상된 성능을 위한 증가된 VDD의 유용성을 대체로 제거시킬 수 있다. (이는, VDD 증가의 크기에 의존하여, 최대한의 열화와 매우 작은 향상이 있기 때문이다.)
갈륨(Ga)이 풍부한 장치에서와는 달리, 인듐(In)이 풍부한 장치(예를 들어, 인듐 원자의 비율(x)이 0.5 이상인 장치)는, 감마와 L 밸리 사이의 큰 격리를 가질 수 있다. 또한, 인듐(In)이 풍부한 장치는 일반적으로, 1-D 제한 하에서 스필오버의 영향을 받지 않을 수 있다. 이는, 예를 들어, FinFET, 나노 시트 및 vFET 구조체에서 그러할 수 있으나, 나노 와이어는 그렇지 않을 수 있다. 그러나, 인듐이 풍부만 물질들의 밴드갭은 예를 들어, 0.75eV 이하로 작을 수 있고, 인듐이 풍부한 채널을 갖는 장치는 큰 BTBT 누설 전류를 갖기 쉬운 경향이 있을 수 있다. 그러므로 BTBT를 줄이기 위해, 인듐이 풍부한 장치에서 낮은 VDD를 유지하는 것이 바람직하다. 따라서 인듐이 풍부한 장치 또는 갈륨이 풍부한 장치 모두, 서로 다른 제한된 요소들로 인해, 높은 VDD에서는 동작하지 않을 수 있다.
본 발명의 몇몇 실시예들에 따른 FET 장치는, 갈륨이 풍부한 장치에서 스필오버 제한 및 인듐이 풍부한 장치에서 밴드간 터널링 효과를 극복할 수 있다. 따라서, 본 발명의 몇몇 실시예들에 따른 FET 장치는, 높은 VDD에서도 동작이 가능할 수 있다. 이는 채널에서 2축 스트레인의 높은 레벨을 유인(introducing)함으로서 달성될 수 있다. 시뮬레이션에 기초하여, 인장 2축 스트레인은 갈륨이 풍부한 채널에서, 감마-L 격리를 증가시킬 수 있다. 1GPa의 인장 2축 스트레인과 함께, 5nm의 두꺼운 채널에서 In0 . 25Ga0 . 75As의 감마-L 격리는 대략 0.5eV일 수 있다. 반대로, 시뮬레이션은, 단축 스트레인(uniaxial strain)은 감마-L 격리 증가에 있어서, 2축 스트레인 만큼 효과가 있지 않다는 것을 나타낼 수 있다.
이하에서, 도 1A 내지 도 1B를 참조하여, 본 발명의 몇몇 실시예들에 따른 vFET 장치에 대해 설명한다.
도 1A는 본 발명의 몇몇 실시예들에 따른 vFET 장치의 단면도이다. 도 1B는 도 1A의 B-B선을 따라 절단한 단면도이다.
도 1A 및 도 1B를 참조하면, vFET 장치(100)는 에피텍셜 성장 기판(10) 상에 형성될 수 있다. 에피텍셜 성장 기판(10)은 예를 들어 InP와 같은 3족-5족 반도체 물질을 포함할 수 있다. 또한, 지지층은 에피텍셜 성장 기판(10) 아래에, 구조체를 기계적으로 지지하기 위해 제공될 수 있다. 지지층은, 예를 들어, 실리콘, SOI(silicon-on-oxide) 또는 다른 물질들을 포함할 수 있다. 몇몇 실시예에서, 에피텍셜 성장 기판(10)은 남아있는 층들의 성장 후에 제거될 수 있다. 그러므로, 에피텍셜 성장 기판(10)은 최종 장치 구조체에서 생략될 수도 있다. 스트레인 완화 버퍼(strain relief buffer) 층(11)은, 후속의 3족-As 기반 장치 층들의 형성을 가능하게 하기 위해, 에피텍셜 성장 기판(10) 상에 형성될 수 있다. 스트레인 완화 버퍼 층(11)은, 예를 들어, GaAs 층일 수 있다.
GaAs 기반 반도체 물질을 포함하는 필러(40)는, 에피텍셜 성장 기판(10) 상에 형성될 수 있다. 필러(40)를 둘러싸는 인접한 적층된 구조체는, 제1 소오스/드레인 층(12A), 제1 도핑된 산화물 스페이서(14A), 제1 도핑되지 않은 산화물 스페이서(16A), 게이트 전극(18), 제2 도핑되지 않은 산화물 스페이서(16B), 제2 도핑된 산화물 스페이서(14B) 및 제2 소오스/드레인 층(12B)을 포함할 수 있다. 필러(40)의 상부 및 하부는, 필러(40)의 하부에 제1 소오스/드레인 영역(15A)을 제공하고, 필러(40)의 상부에 제2 소오스/드레인 영역(15B) 제공하기 위해, 제1 전도도 유형 도펀트로 도핑될 수 있다. 게이트 전극(18)과 인접한 필러(40)의 중앙 부분은, 장치의 채널 영역(30)을 형성하기 위해 제2 전도도 유형 도펀트로 도핑될 수 있다. 제1 및 제2 전도도 유형 도펀트는 서로 반대되는 전도도 유형을 가질 수 있고, 이로 인해 필러(40)의 PN 접합(36A, 36B)이 정의될 수 있다.
채널 영역(30)은 InxGa1 - xAs을 포함하는 형태로 형성되는 반면, 소오스/드레인 영역(15A, 15B) 및 소오스/드레인 층(12A, 12B)은 InyGa1 - yAs을 포함할 수 있다. 이 때, x<y 혹은 x>y 일 수 있다. 다시 말해서, 채널 영역(30), 소오스/드레인 영역(15A, 15B), 및 소오스/드레인 층(12A, 12B) 모두는 InGaAs-기반 물질들을 포함할 수 있다. 그러나, 채널 영역(30), 소오스/드레인 영역(15A, 15B), 및 소오스/드레인 층(12A, 12B)은, 서로 다른 물질의 구성을 가질 수 있다. 몇몇 실시예에서, 채널 영역(30)에서 인듐의 원자 비율을 나타내는 x 값은 0.1<x<0.3 범위 내의 값일 수 있다. 몇몇 실시예에서, x는 0.15<x<0.25 범위 내의 값일 수 있다. 따라서, 몇몇 실시예들에 따른 장치의 채널 영역(30)은 상대적으로 낮은 인듐 농도를 가질 수 있다. 이는, 채널 영역(30)의 밴드갭을 증가시킬 수 있고, 밴드간 터널링을 감소시킬 수 있다. 구체적으로, 수직 채널 영역(30)은 몇몇 실시예에서, 약 1eV 이상의 밴드갭을 가질 수 있다.
제1 도핑된 산화물 스페이서(14A) 및 제2 도핑된 산화물 스페이서(14B)는, 제1 전도도 유형 도펀트로 도핑될 수 있다. 제1 도핑된 산화물 스페이서(14A) 및 제2 도핑된 산화물 스페이서(14B)는, 소오스/드레인 영역(15A, 15B)을 위한 도핑 소스로 사용될 수 있다. 이에 대한 자세한 사항은 후술한다.
몇몇 실시예에서, 제1 소오스/드레인 영역(15A) 및 제2 소오스/드레인 영역(15B)은, 에피텍셜 성장 기판(10)으로부터의 거리에 따라 도펀트 원자의 농도가 변하는 기울기를 갖는 도핑 프로파일을 가질 수 있다.
도 1A 및 도 1B를 참조하면, 스트레서 층(50)은 채널 영역(30)과 인접한 필러(40) 상에 형성될 수 있다. 스트레서 층(50)은 결정질 층일 수 있다. 스트레서 층(50)은 채널 영역(30)과 인접한 필러(40)의 측벽 상에, 채널 영역(30)과 인접한 필러(40)의 측벽을 감싸도록 에피텍셜하게 형성될 수 있다. 스트레서 층(50)은 채널 영역(30)에 2축 인장 스트레인을 줄 수 있다. 이에 대한 자세한 사항은 후술한다. "2축(biaxial)"은, 스트레인이 채널 영역에, 예를 들어 도 1A 및 도 1B에 도시된 바와 같이 y 방향 및 z 방향의 적어도 두 개의 축을 따라 가해지는 것을 의미할 수 있다. 스트레스는 x 방향으로 가해질 수 있다. 그러나, x 방향으로 가해지는 스트레스는, y 및 z 방향으로 가해지는 스트레스보다 작을 수 있다.
몇몇 실시예들에 따른 vFET 장치(100)에서, 스트레서 층(50)은 채널 영역(30) 상에 에피텍셜하게 성장될 수 있다. 스트레서 층(50)은, 채널 층의 상응하는 격자 상수보다 큰 격자 상수를 가질 수 있고, 이로 인해 채널 영역(30)에 인장 스트레인이 가해질 수 있다. 이 결과로 초래된 스트레인은, 종래의 FinFET의 경우와는 달리 대부분 2축일 수 있다. 종래의 FinFET에서는, 핀에서 프리(free) 핀 표면상의 스트레인 완화로 인해, 기판으로부터의 2축 스트레인이 단축 스트레인으로 바뀔 수 있다.
몇몇 실시예에서, 스트레서 층(50)의 물질은 또한, 채널 층의 물질에 대해 큰 전도대 오프셋(예를 들어, 적어도 200meV)을 가질 수 있다. 이는, 전자들이 채널 영역(30)에 갇힐 수 있고, 스트레서 층(50)으로 퍼지지 않는다는 것을 의미할 수 있다. 게다가, 스트레서 층(50)의 강도는, 스트레서 층(50)이 매우 두껍지 않아도 채널 영역(30)에 성공적으로 스트레인을 주기 위해 채널 영역(30) 보다 크거나 그와 비슷할 수 있다. 유연하거나(pliable) 비정질인 스트레서 층(50)은, 스트레서 층(50)이 매우 두껍지 않는 한, 채널 영역(30)에 상당한 스트레인을 전달하지 않을 수 있고, 이는 장치의 정전기를 약화시킬 수 있다.
또한, 채널 영역(30)와 스트레서 층(50) 사이의 인터페이스가 가능한한 결함이 없는(defect-free)것이 바람직하다. 심한 결함이 있는 인터페이스는 장치의 정전기 및/또는 이동도를 약화시킬 수 있다. 트랩 인터페이스 밀도 (Dit) (영역의 밀도 및 에너지)에 의한 특징으로서 인터페이스의 결함은, 문턱전압 이하 레짐(regime)에서 채널 용량을 증가시킬 수 있다. 증가된 채널 용량은, 게이트 전극/채널 스택을 거쳐 인가된 게이트 전압의 용량성 전압 분할의 감소를 야기시킬 수 있다. (이상적으로는 임의의 증가된 게이트 전압은 채널을 가로지르면서 완전히 내려가지만, 전술한 전압 분배로 인해 실제로는 완전히 내려가지는 않는다.) 이러한 전압 분배의 열화로 인해, 채널 표면 포텐셜은 불완전하게 인가된 게이트 전압을 따를 수 있다. 이를 "열화된 게이트 제어"라고 하며, 이는 문턱전압 아래의 기울기(sub-threshold slpe, SS)가 증가되는 것을 통해 알 수 있다. 증가된 SS의 결과는 정합 오프 상태 전류(matched off-state current)에서 더 큰 문턱 전압(Vt)의 값을 요구할 수 있고, 더 큰 뭄ㄴ턱 전압(Vt)는 온 상태 성능을 감소시키는 결과를 야기할 수 있다. 앞서 설명한 문턱 레짐에서, 경계 상태는 채널 내의 캐리어의 이동도를 감소시키는 이온화 불순물 스케터링 센터(impurity scattering center)로 작용할 수 있다. 인터페이스의 패시베이션(passivation)을 위한 다양한 공정 전략들은 Dit를 감소시키거나 최소화하기 위해 적용될 수 있다.
스트레서 층(50)의 물질은 매우 많은 후보들로부터 결정될 수 있다. 3족-5족 반도체 그룹에서는, 채널의 격자 상수보다 큰 격자상수를 갖고 기계적 강도가 채널과 비슷한 AlSb가 적합한 물질일 수 있다. 2족-6족 반도체 그룹에서는, ZnTe, CdS 및 CdSe 모두 적합한 물질일 수 있다. 다른 물질들도, 앞서 설명한 요구조건들을 충족한다면, 스트레서 층(50)으로서 이용될 수 있다.
몇몇 실시예에서, 스트레서 층(50)은 수직 채널 영역(30)에 약 0.5GPa 내지 약 1.5 GPa의 2축 스트레인을 줄 수 있다. 이러한 2축 스트레인으로 인해, 채널 영역(30)의 이동도는 증가될 수 있다.
도 1B에 도시된 바와 같이, 스트레서 층(50)은, 수평 평면(x-y 평면)을 따라 수직 채널 영역(30)을 완전히 감쌀 수 있다.
몇몇 실시예에서, 스트레서 층(50)의 격자 상수는, 수직 채널 영역(30)의 상응하는 격자 상수보다 약 1% 내지 약 3% 정도 클 수 있다. 예를 들어, 도 1A 내지 1B에 도시된 바와 같이, x-y 평면, x-z 평면 및/또는 y-z 평면의 평면 내 스트레서 층(50)의 격자 상수는 수직 채널 영역(30)의 상응하는 격자 상수보다 약 1% 내지 약 3% 정도 클 수 있다.
몇몇 실시예에서, 스트레서 층(50)은 수직 채널 영역(30) 두께(예를 들어, 수직 채널 영역(30)이 형성되는 필러(40)의 두께)의 약 0.5배 내지 약 2배의 두께를 가질 수 있다. 스트레서 층(50)의 두께가 1.5nm에서 20nm 사이인 반면, 수직 채널 영역(30)의 두께는 3nm 내지 10nm의 두께를 가질 수 있다.
몇몇 실시예에서, 스트레서 층(50)은 수직 채널 영역(30)에 비하여 적어도 약 200meV의 전도대 오프셋을 가질 수 있고, 채널 영역(30) 내의 캐리어들은 스트레서 층(50)으로 흘러들어가지 않을 수 있다.
몇몇 실시예에서, 수직 채널 영역(30)의 감마-L 에너지 격리는 약 350meV보다 클 수 있다.
수직 채널 영역(30)은 단 채널 효과를 피하는데에 도움을 줄 수 있는, 20nm 내지 40nm 사이의 게이트 길이를 가질 수 있다. 수직 채널 층은 10nm 보다 큰 채널 폭을 가질 수 있다.
도 1B를 참조하면, 수직 채널은 제1 평행 수직 표면(30a), 제2 평행 수직 표면(30b), 제3 수직 표면(30c) 및 제4 수직 표면(30d)을 포함할 수 있다. 제3 수직 표면(30c) 및 제4 수직 표면(30d)은 제1 수직 표면(30a) 및 제2 수직 표면(30b)에 대해 비스듬할 수 있다. 스트레서 층(50)은 수직 채널의 평행하는 수직 표면(제1 평행 수직 표면(30a), 제2 평행 수직 표면(30b)) 뿐만 아니라 수직 채널 영역의 제3 수직 표면(30c) 및 제4 수직 표면(30d)에 대해 2축 스트레인을 줄 수 있다.
시뮬레이션을 바탕으로, 다양한 두께를 갖는 3족-As 기반 채널 층 상의 단축 스트레인 효과에 대해 논의한다. 만약 (100) 평면((100) plane)에 인장 단축 스트레인(SXX)이 인가된다면, 감마-L 밸리 격리(즉, LG갭(LGgap))은 일반적으로 증가하고, 밴드갭은 감소할 수 있다. 그러나, 단축 스트레인의 효과는 작을 수 있다. 즉, 의미있는 효과를 달성하기 위해서는, 큰 단축 스트레인이 인가되어야 한다.
감마 밸리에서 L 밸리로의 스필오버는 시뮬레이션 결과에 따르면, 다양한 두께의 GaAs 층 상의 단축 스트레인의 결과로서 영향을 받을 수 있다. 게이트 전압(vg-Vt)의 기능으로서의 스필오버는, 스트레인이 없는 경우와 비교해서, 층에 2GPa의 단축 인장 스트레인이 인가될 때 다소 감소될 수 있다. 그러나, 스필오버는, 특히 채널 층이 얇아지는(예를 들어, 10nm 이하) 문제를 남길 수 있다.
시뮬레이션을 바탕으로, 다양한 두께를 갖는 GaAs 채널 층 상의 2축 스트레인 효과에 대해 논의한다. 만약 인장 2축 스트레인(SXX)이 인가된다면, 스필오버는 단축 스트레인 GaAs와 비교하여 상당히 작을 수 있다. 게다가, GaAs 층의 밴드갭은, 인장 스트레인이 채널 두께의 범위를 넘어 2GPa에 접근하더라도, 1eV 보다 크게 남아있을 수 있다.
In0 . 25Ga0 . 75As 층 상의 2축 스트레인 효과에 대해 논의한다. In0 . 25Ga0 . 75As에서 LG갭은, 증가하는 인장 2축 스트레인(SCC)과 함께 눈에 띄게 증가할 수 있다. 더욱이, In0 . 25Ga0 . 75As의 밴드갭은 채널 두께의 범위를 넘어 2축 인장 스트레인의 적절한 레벨에서 받아들일 수 있을 정도로 크게 남아있을 수 있다.
나아가, 시뮬레이션은, 스트레인을 받지 않은 GaAs 층과 비교하여 1GPa의 2축 인장 스트레인을 받은 In0 . 25Ga0 . 75As 층에서 스필오버가 상당히 감소되는 것을 보여준다.
이하에서, 도 2 및 도 3A 내지 도 3H을 참조하여 본 발명의 몇몇 실시예들에 따른 수직 전계 효과 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 내용은 생략한다.
도 2는 본 발명의 몇몇 실시예들에 따른 수직 전계 효과 장치의 제조 방법을 설명하기 위한 순서도이다. 도 3A 내지 도 3H는 본 발명의 몇몇 실시예들에 따른 수직 전계 효과 장치의 제조 방법을 설명하기 위한 중간단계 도면이다.
도 2 및 도 3A를 참조하면, 단계(202)에서, 기판(10)이 제공될 수 있다. 기판(10)은, 예를 들어 InP와 같이 3족-As 물질을 기판(10) 상에 형성시키는데에 적합한 물질을 포함할 수 있다.
단계(204)에서, 스트레인 완화 버퍼(11)는, 예를 들어, CVD(chemical vapor deposition) 또는 MBE(molecular beam epitaxy)와 같은 에피텍셜 성장 기술을 통해 기판(10) 상에 형성될 수 있다. 스트레인 완화 버퍼(11)는 GaAs, InGaAs 또는 다른 적절한 물질들을 포함할 수 있다.
도 2 및 도 3A를 참조하면, 단계(206)에서, 예비 장치 층의 스택은 스트레인 완화 버퍼(11) 상에 형성될 수 있다. 스택은 제1 희생층(62A), 도핑된 스페이서 층(14A), 도핑되지 않은 스페이서 층(16A), 희생 게이트 층(64), 제2 도핑되지 않은 스페이서 층(16B), 제2 도핑된 스페이서 층(14B) 및 제2 희생 층(62B)을 포함할 수 있다.
스페이서 층(14A, 14B, 16A 및 16B)은 산화물을 포함할 수 있다. 도핑된 스페이서 층(14A, 14B)은 약 1019 cm-3의 농도의 n 타입 도펀트로 도핑될 수 있다. 도핑된 스페이서 층(14A, 14B)은 약 4nm 내지 약 10nm의 두께를 가질 수 있다. 도핑되지 않은 스페이서 층(16A, 16B)은 약 0nm 내지 10nm의 두께를 가질 수 있다.
제1 희생층(62A) 및 제2 희생층(62B)은 각각 약 10nm 내지 약 30nm의 두께를 가질 수 있다. 제1 희생층(62A) 및 제2 희생층(62B)은 각각 산화물 및 실리콘 나이트라이드(Silicon Nitride)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 희생층(62A) 및 제2 희생층(62B)은 비결정질 탄소를 포함할 수 있다.
희생 게이트 층(64)은 약 8nm 내지 약 50nm의 두께를 가질 수 있다. 희생 게이트 층(64)은 예를 들어, 실리콘 나이트라이드와 같은, 산화물에 대해 식각 선택비를 갖는 물질을 포함할 수 있다.
도 2 및 도 3B를 참조하면, 트렌치(66)가 스택 내에 형성될 수 있다. 트렌치(66)는, 예를 들어, RIE(reactive ion etching) 또는 ICP(inductively coupled plasma) 에칭 과 같은 이방성 에칭 프로세스를 이용하여 형성될 수 있다(단계 208). 트렌치(66)는 스택을 관통하여 스트레인 완화 버퍼(11)까지 연장될 수 있다. 트렌치(66)는 후술할 바와 같이, 후속 공정에서 형성되는 핀 또는 필러를 위한 공간을 제공할 수 있다.
도 2 및 도 3C를 참조하면, InGaAs의 필러(40)는 성장 형판(growth template)과 같이 스트레인 완화 버퍼(11)를 이용하여 에피텍셜 재성장을 통해 트렌치(66) 내에서 형성될 수 있다(단계210). InGaAs 필러(40)는 갈륨이 비교적 풍부할 수 있다. 즉, InGaAs 필러(40)는 0.3 이하의 인듐 원자 비율을 가질 수 있다. 몇몇 실시예에서, InGaAs 필러(40)는 0.25 이하의 인듐 원자 비율을 가질 수 있다. 몇몇 실시예에서, InGaAs 필러(40)는 0.1과 0.3 사이의 인듐 원자 비율을 가질 수 있다. 몇몇 실시예에서, InGaAs 필러(40)는 0.15와 0.25 사이의 인듐 원자 비율을 가질 수 있다. 몇몇 실시예에서, InGaAs 필러(40)는 In0 . 25Ga0 . 75As를 포함할 수 있다. 갈륨이 풍부한 필러를 제공함으로써, 최종 장치의 채널은 종래의 In0 . 53Ga0 . 47As 기반 장치에서의 밴드갭보다 큰 밴드갭을 가질 수 있다.
InGaAs 필러(40)는 성장되는 동안, 필러(40)의 상부 및 하부에 가까운 부분은, n 타입 도펀트로 도핑될 수 있다. 또한 InGaAs 필러(40)는 필러(40)의 중앙 부분에 가까운 부분은, p 타입 도펀트로 도핑될 수 있다.
도 2 및 도 3D를 참조하면(단계 212), 도핑된 스페이서 층(14A, 14B)의 n 타입 도펀트는, 드라이브-인 어닐(drive-in anneal) 공정을 통해 필러(40) 내로 확산될 수 있다. 드라이브-인 어닐은 670℃에서 60초간 수행될 수 있다. 이러한 방식으로 필러(40)를 도핑시키는 것은, 희생층(64)과 인접한 채널 영역(30) 및 필러(40)의 채널 영역(30) 위와 아래에 소오스/드레인 영역(15A, 15B)을 정의할 수 있다. 필러의 채널 영역(30) 위와 아래로 형성되는 소오스/드레인 영역(15A, 15B)은, 채널 영역(30)과 함께 p-n 접합(36A, 36B)를 각각 정의할 수 있다.
도 2 및 도 3E를 참조하면, 희생 게이트 층(64)은 필러(40)의 측벽을 노출시키기 위해 제거될 수 있다(단계 214). 희생 게이트 층(64)은 예를 들어, 등방성 에칭을 이용하여 제거될 수 있다. 결정질 스트레서 층(50)은 예를 들어, CVD와 같은 에피텍셜 성장 기술을 통해, 필러(40)의 노출된 측벽 상에 성장될 수 있다(단계 216). 몇몇 실시예에서, 스트레서 층(50)은 필러(40)의 노출된 측벽들을 커버하도록 필러(40)를 둘러쌀 수 있다. 예를 들어 스트레서 층(50)은 사실상 도 1B에 도시된 바와 같이 필러(40) 주변을 감싸도록 형성될 수 있다.
스트레서 층(50)은, 필러(40)에 포함된 물질의 격자상수보다 큰 격자상수를 갖는 물질을 포함할 수 있다. 이로인해, 2축 스트레인은 채널 영역(30)과 인접하는 필러(40)에 가해질 수 있다. 앞서 설명한 바와 같이, 스트레서 층(50)의 물질은, 예를 들어, AlSb와 같은 3족-5족 반도체 그룹 또는 ZnTe, CdS 또는 CdSe와 같은 2족-6족 반도체 그룹을 포함하는 수많은 다양한 후보들로부터 결정될 수 있다.
스트레서 층(50)의 격자 상수는, 수직 채널 영역(30)의 격자 상수 보다 약 1%에서 3% 정도 클 수 있다. 격자 상수의 이러한 차이는, 수직 채널 영역(30)에 약 0.5 내지 약 1.5GPa의 2축 스트레인을 주기 위한 스트레서 층(50)을 야기시킬 수 있다. 2축 스트레인은 채널 영역(30) 내의 캐리어들의 이동도를 증가시킬 수 있고, L-감마 격차를 증가시킬 수 있다.
도 2 및 도 3F를 참조하면, HfO와 같은 고유전율 물질이 게이트 절연막(32)으로서 스트레서 층(50) 상에 증착될 수 있다. 또한, 게이트 전극(18)은 이전에 희생 게이트 층(64)이 형성되어있었던 공간 내에, 게이트 절연막(32) 상에 형성될 수 있다(단계 218). 게이트 절연막(32)을 위한 다른 절연 물질들은 원하는 응용에 따라 이용될 수 있다.
도 2 및 도 3G를 참조하면, 희생 소오스/드레인 층(62A, 62B)은 등방성 에칭 공정을 통해 제거될 수 있다(단계 220).
도 2 및 도 3H를 참조하면, 소오스/드레인 층(12A, 12B)은 InGaAs의 에피텍셜 재성장을 통해 희생 소오스/드레인 층(62A, 62B)이 있었던 공간에 형성될 수 있다(단계 222). 소오스/드레인 층(12A, 12B)은 예를 들어, n-타입 도펀트로 도핑될 수 있다.
마지막으로 도 2를 참조하면, 소오스/드레인 컨택이 소오스/드레인 층(12A, 12B)에 형성되고, 장치 구조체를 완성하게 된다.
본 발명의 몇몇 실시예들에 따르면, 높은 채널 이동도를 갖고 큰 드레인 전압에서 동작할 수 있는 장치가 형성될 수 있다. 나아가, 밴드간 터널링 및 단 채널 효과도 감소될 수 있다.
몇몇 실시예들은, 반도체 층 및/또는 n 타입 또는 p 타입의 전도도 타입을 갖는 영역을 참조하여 설명되었다. 여기서 n 타입 또는 p 타입은 층 및/또는 영역 내의 다수 캐리어 농도로 언급되는 것이다. 따라서, n 타입 물질은 음으로 대전된 전자들의 다수 평형 농도를 갖는 것인 반면, p 타입 물질은 양으로 대전된 홀의 다수 평형 농도를 갖는 것일 수 있다.
순서도에서의 기능/동작은 도시된 동작 순서와 다르게 실행될 수 있다. 예를 들어, 두 개의 블록은, 연관된 기능/동작에 따라, 실질적으로 동시에 실행될 수 있고, 또는 때때로 블록들은 역의 순서로 실행될 수 있다. 비록 몇몇 다이어그램들이 기본적인 커뮤니케이션의 방향을 보여주기 위해 화살표를 포함하고 있으나, 도시된 화살표 방향과 반대 방향으로 커뮤니케이션이 발생될 수 있음을 이해하여야 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 30: 채널 영역
40: 필러 50: 스트레서 층
18: 게이트 전극

Claims (10)

  1. 기판;
    InxGa1-xAs를 포함하는 수직 채널로, 상기 기판으로부터 수직하게 연장되는 필러 및 상기 기판으로부터 수직하게 연장되고, 서로 반대되는 방향으로 향하는 한 쌍의 제1 수직 표면을 포함하는 수직 채널;
    상기 한 쌍의 제1 수직 표면 상에 형성되는 스트레서 층으로, 상기 수직 채널 상에 에피텍셜하게(epitaxially) 형성되는 에피텍셜 결정질 물질 층(layer of epitaxial crystalline material)을 포함하는 스트레서 층;
    상기 스트레서 층 상에 형성되는 유전체 층; 및
    상기 유전체 층 상에 형성되는 게이트 전극을 포함하고,
    상기 스트레서 층의 두께는 상기 게이트 전극의 두께와 동일하고,
    상기 스트레서 층은, 상기 한 쌍의 제1 수직 표면 중 어느 하나에 상응하는 제1 수직 평면에서 제1 격자 상수를 갖고,
    상기 제1 격자 상수는, 상기 제1 수직 평면에 상응하는 상기 수직 채널의 제2 격자 상수보다 큰 수직 전계 효과 장치.
  2. 제 1항에 있어서,
    상기 스트레서 층은, 상기 제1 수직 평면 내의 수직 채널에 2축 인장 스트레인(biaxial tensile strain)을 주는 수직 전계 효과 장치.
  3. 제 2항에 있어서,
    상기 스트레서 층은 상기 수직 채널에 대해 0.5GPa 내지 1.5GPa의 2축 스트레인을 주는 수직 전계 효과 장치.
  4. 제 1항에 있어서,
    상기 수직 채널은, 상기 제1 수직 표면과 교차하고, 서로 반대되는 방향으로 향하는 한 쌍의 제2 수직 표면을 포함하고,
    상기 제2 수직 표면은, 상기 제1 수직 평면에 대해 수직인 제2 수직 평면에 대해 평행하게 연장되고,
    상기 스트레서 층은, 상기 한 쌍의 제2 수직 표면 상에 형성되고,
    상기 스트레서 층은 상기 제2 수직 평면에서 제3 격자 상수를 갖고, 상기 제3 격자 상수는 상기 제2 수직 평면에서 상기 수직 채널의 제4 격자 상수보다 큰 수직 전계 효과 장치.
  5. 제 1항에 있어서,
    상기 InxGa1 - xAs의 x는 0.1 보다 크고 0.3 보다 작은 수직 전계 효과 장치.
  6. 제 1항에 있어서,
    상기 스트레서 층의 제1 격자 상수는, 상기 수직 채널의 제2 격자 상수 보다 1% 내지 3%만큼 큰 수직 전계 효과 장치.
  7. 제 1항에 있어서,
    상기 스트레서 층의 두께는, 상기 수직 채널의 두께의 0.5 내지 2배인 수직 전계 효과 장치.
  8. 제 1항에 있어서,
    상기 수직 채널은 20nm 내지 40nm의 게이트 길이를 갖는 수직 전계 효과 장치.
  9. 제 1항에 있어서,
    상기 수직 채널은, 상기 제1 수직 표면에 대해 평행하지 않은 제2 수직 표면을 포함하고,
    상기 스트레서 층은 상기 수직 채널의 상기 제1 수직 표면과 상기 수직 채널의 상기 제2 수직 표면에 2축 스트레인을 주는 수직 전계 효과 장치.
  10. 기판 상에, 희생 게이트를 포함하는 예비 장치 구조체를 형성하고,
    상기 예비 장치 구조체를 관통하도록 식각하여 트렌치를 형성하되, 상기 트렌치는 상기 희생 게이트를 관통하여 연장되고,
    상기 트렌치 내에, 에피텍셜 InxGa1 - xAs를 포함하는 수직 채널 층을 형성하되, 상기 에피텍셜 InxGa1-xAs의 x는 0.1 보다 크고 0.3 보다 작고,
    상기 희생 게이트를 제거하여 상기 수직 채널 층의 수직 측벽을 노출시키고,
    상기 수직 채널 층의 노출된 수직 측벽 상에 스트레서 층을 형성하고,
    상기 스트레서 층 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 게이트를 형성하는 것을 포함하고,
    상기 스트레서 층은, 제1 격자 상수를 갖는 에피텍셜하게 성장한 결정을 포함하고,
    상기 제1 격자 상수는, 상기 수직 채널 층의 수직 측벽에 상응하는 평면에서 상기 수직 채널 층의 상응하는 제2 격자 상수보다 크고,
    상기 스트레서 층은 상기 수직 채널 층에 2축 인장 스트레인을 주는 수직 전계 효과 장치의 형성 방법.
KR1020160065229A 2015-09-11 2016-05-27 수직 전계 효과 장치 및 이의 제조 방법 KR102441728B1 (ko)

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