KR101547394B1 - 다중 문턱 전압 fet - Google Patents

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쿠마르 크리슈나 부발카
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

변형 엔지니어링을 통해 형성된 다중 문턱 전압(Vt) 전계 효과 트랜지스터(FET)가 제공된다. 실시예 집적 회로 디바이스는 제 1 버퍼 위에 제 1 채널 영역을 포함하는 제 1 트랜지스터, 및 제 2 버퍼 위에 제 2 채널 영역을 포함하는 제 2 트랜지스터를 포함하고, 제 1 채널 영역은 III-V 반도체 물질로 형성되고, 제 2 채널 영역은 III-V 반도체 물질로 형성되고, 제 1 버퍼 및 제 2 버퍼는 격자 불일치를 갖는다. III-V 반도체 물질과 제 1 버퍼 사이의 격자 불일치로 인해 도입된 제 1 변형은 III-V 반도체 물질과 제 2 버퍼 사이의 격자 불일치로 인해 도입된 제 2 변형과 상이하다. 그러므로, 제 1 트랜지스터의 문턱 전압은 제 2 트랜지스터의 문턱 전압과 상이하다.

Description

다중 문턱 전압 FET{MULTI-THRESHOLD VOLTAGE FETS}
본 발명은 집적 회로 디바이스에 관한 것이다.
전계 효과 트랜지스터(field-effect transistor; FET)는 특정한 문턱 전압(Vt)을 갖도록 설계될 수 있다. 예를 들어, 트랜지스터는 낮은 문턱 전압(low threshold voltage; LVT), 표준 문턱 전압(standard threshold voltage; SVT), 또는 높은 문턱 전압(high threshold voltage; HVT)을 가질 수 있다. 트랜지스터를 위해 선택된 특정한 문턱 전압은 요구되는 속도 및 전력 특성에 따라 달라질 수 있다.
벌크 실리콘(Si) 기술에서, 다양한 문턱 전압 특징을 갖는 트랜지스터들이 채널 도핑[예컨대, 웰, Vt 조절, 할로(halo)]을 변경시킴으로써 생성될 수 있다.
유감스럽게도, 채널 도핑은 핀 FET(fin FET; FinFET) 또는 양자 우물 FET(quantum well FET; QWFET)와 같은 얇은 바디 디바이스들에 적합하지 않다. 그러므로, 게이트 길이 조정(Lg-조정) 또는 게이트 일 함수 조정이 이러한 디바이스들에 대한 문턱 전압을 수정하는데 이용될 수 있다.
p형 FET(p-type FET; PFET)의 경우, 실리콘 게르마늄(SiGe) 채널이 문턱 전압을 감소시키는데 이용될 수 있다. 정말로, SiGe의 가전자대(valence band; VB)는 실리콘에 대해 상승한다.
대체로, 문턱 전압 조정은 일반적으로 실리콘(Si) 상보적 금속 산화물 반도체(complimentary metal-oxide-semiconductor; CMOS) 디바이스들에 대해 잘 설정된다.
본 발명의 목적은 다중 문턱 전압 FET를 제공하는 것이다.
실시예 집적 회로 디바이스는 제 1 버퍼 위에 제 1 채널 영역을 포함하는 제 1 트랜지스터, 및 제 2 버퍼 위에 제 2 채널 영역을 포함하는 제 2 트랜지스터를 포함하고, 제 1 채널 영역은 III-V 반도체 물질로 형성되고, 제 2 채널 영역은 III-V 반도체 물질로 형성되며, 제 1 버퍼 및 제 2 버퍼는 격자 불일치를 갖는다.
실시예 집적 회로 디바이스는 제 1 버퍼 위에 제 1 채널 영역을 포함하는 제 1 트랜지스터, 및 제 2 버퍼 위에 제 2 채널 영역을 포함하는 제 2 트랜지스터를 포함하고, 제 1 채널 영역은 III-V 반도체 물질로 형성되고, 제 1 버퍼는 제 1 버퍼 물질로 형성되며, 제 2 채널 영역은 III-V 반도체 물질로 형성되고, 제 2 버퍼는 제 1 버퍼 물질과 상이한 제 2 버퍼 물질로 형성되며, III-V 반도체 물질과 제 1 버퍼 물질 사이의 격자 불일치로 인해 도입된 제 1 변형은 III-V 반도체 물질과 제 2 버퍼 물질 사이의 격자 불일치로 인해 도입된 제 2 변형과 상이하다.
실시예 집적 회로 디바이스는 제 1 버퍼 위에 제 1 채널 영역을 포함하는 제 1 트랜지스터, 제 2 버퍼 위에 제 2 채널 영역을 포함하는 제 2 트랜지스터, 제 1 게이트의 대향 측들 상의 제 1 채널 영역에 내장된 제 1 소스/드레인 응력원, 및 제 2 게이트의 대향 측들 상의 제 2 채널 영역에 내장된 제 2 소스/드레인 응력원을 포함하고, 제 1 채널 영역은 III-V 반도체 물질로 형성되고, 제 1 버퍼는 제 1 버퍼 물질로 형성되며, 제 2 채널 영역은 III-V 반도체 물질로 형성되고, 제 2 버퍼는 제 1 버퍼 물질과 상이한 제 2 버퍼 물질로 형성된다.
본 발명에 따르면, 다중 문턱 전압 FET를 제공하는 것이 가능하다.
본 발명개시 및 본 발명개시의 장점의 보다 완벽한 이해를 위해, 이제부터 첨부된 도면과 함께 이하의 설명을 참조한다.
도 1 내지 도 3은 인듐 비화물(indium arsenide; InAs)에 대한 밴드 구조 시뮬레이션을 나타낸다.
도 4는 도 1의 밴드 구조 시뮬레이션의 주석 버전을 나타낸다.
도 5는 n형 FinFET를 나타낸다.
도 6은 도 5의 n형 FinFET에 대응하는 밴드 다이어그램을 나타낸다.
도 7은 p형 FinFET를 나타낸다.
도 8은 도 7의 p형 FinFET에 대응하는 밴드 다이어그램을 나타낸다.
도 9는 핀의 길이에 대응하는 방향으로 <110> 결정 방위를 갖는 FinFET를 나타낸다.
도 10은 도 9의 FinFET의 횡단면을 나타낸다.
도 11 내지 도 13은 실시예 n형 FinFET를 나타낸다.
도 14는 실시예 p형 FinFET를 나타낸다.
도 15는 핀의 길이에 대응하는 방향으로 <110> 결정 방위를 갖는 FinFET를 나타낸다.
도 16은 도 15의 FinFET의 횡단면을 나타낸다.
도 17은 더욱 두꺼운 소스/드레인 영역을 갖는 도 15의 FinFET의 횡단면을 나타낸다.
도 18 및 도 19는 실시예 n형 FinFET를 나타낸다.
도 20은 실시예 p형 FinFET를 나타낸다.
도 21 내지 도 31은 다중 문턱 전압 종횡비 트래핑(aspect ratio trapping; ART) FinFET를 형성하는 실시예 방법을 총괄하여 나타낸다.
도 32 내지 도 39는 다중 문턱 전압 FinFET를 형성하는 실시예 방법을 총괄하여 나타낸다.
여러 도면들에서의 대응하는 숫자들 및 심볼들은 다르게 언급되지 않는 한 일반적으로 대응하는 부분들을 가리킨다. 실시예들의 관련된 양태들을 명확하게 설명하기 위해 도면들이 도시되고 있으며, 도면들은 반드시 실척도로 도시되어 있지는 않다.
이하에서는 본 실시예들의 제조 및 이용을 자세하게 설명한다. 하지만, 본 발명개시는 폭넓은 다양한 특정한 상황에서 구현될 수 있는 수많은 적용 가능한 발명의 개념을 제공한다는 점을 이해해야 한다. 설명하는 특정한 실시예들은 단지 예시적인 것으로, 본 발명개시의 범위를 한정시키려는 것은 아니다.
문턱 전압 조정은 일반적으로 실리콘(Si) 상보적 금속 산화물 반도체(CMOS) 디바이스들에 대해 잘 설정될 수 있지만, III-V 반도체 물질을 통합하는 CMOS 디바이스들에 대해 동일한 사항이 사실인 것으로 여겨지지 않는다. 정말로, III-V CMOS 디바이스들에 기존 문턱 조정 방법의 이용은 상당한 약점을 갖는다.
예를 들어, 문턱 전압 조정을 위한 도핑(예컨대, 이온 주입 및 열 어닐링)은 III-V CMOS 디바이스들에서 어렵고, 일반적으로 얇은 바디 FET(예컨대, FinFET, QWFET, 나노와이어 FET)에서 비효과적이다. 게다가, 게이트 길이 조정은 리소그래피 공정을 복잡하게 하기 때문에 적합하지 않고, 문턱 전압/게이트 길이 상관성에 의존하며, 이는 추가의 변동성이 포함되기 때문에 바람직하지 않다. 더욱이, 게이트 일 함수 조정은 작은 문턱 전압 윈도우를 갖고, 항상 화학적으로 안정적이지 않다. 한층 더, 문턱 전압 조정을 위한 상이한 채널 물질[실리콘 게르마늄(SiGe) 및 실리콘(Si)를 비교]의 이용은 상이한 게이트 스택 부동화, 접촉 등을 요구한다.
상기에 추가하여, III-V CMOS 디바이스에서 다중 문턱 전압 구현을 위한 적합한 해결책이 있는 것으로 나타나지 않는다.
아래에서 더 자세히 설명되는 바와 같이, 본 발명개시는 III-V 반도체 물질들을 통합하는 집적 회로 디바이스에서 다수의 문턱 전압을 얻기 위해 변형 유도 밴드 시프트의 이용을 상세히 설명한다. 본 발명개시를 특정한 상황, 즉 FinFET 및 QWFET에서의 실시예들에 관하여 설명할 것이다. 하지만, 본 발명개시는 또한 다른 집적 회로, 전자 구조물 등에도 적용될 수 있다.
이제 도 1 내지 도 3을 참조하면, 변형 하에 있는 포텐셜 채널(potential channel)로서 인듐 비화물(InAs)의 밴드 구조 시뮬레이션들(10, 12, 14)이 나타난다. 도 1 내지 도 3이 인듐 비화물에 대한 시뮬레이션들을 도시하였지만, 인듐 갈륨 비화물(InGaAs) 및 인듐 갈륨 안티몬화물(InGaSb)이 유사한 방식으로 반응하는 것으로 여겨지고 있다.
특히, 도 1의 밴드 구조 시뮬레이션(10)은 2축 변형 하에 있는 넓은 디바이스(예컨대, QWFET)와 관련되고, 도 2 및 도 3의 밴드 구조 시뮬레이션들(12, 14)은 <110> 결정 방위 및 <100> 결정 방위 각각을 따라 단축 변형 하에 있는 협소한 디바이스(예컨대, FinFET)와 관련된다.
전도대(conduction band; CB)는 일반적으로 NFET 디바이스들을 설계할 때 고려된다. 도 1 내지 도 3에 도시된 바와 같이, 전도대는 릴렉스 상태(즉, 어떠한 변형도 없음)로부터 시작하고, 일반적으로 압축 변형에 대해 상승하고(낮은 전자 친화도 Xe), 일반적으로 인장 변형에 대해 하강한다(높은 전자 친화도 Xe).
가전자대(VB)는 일반적으로 PFET 디바이스를 구성할 때 고려되고, 이는 통상적으로 압축 변형된다. 전도대와 마찬가지로, 가전자대도 또한 이동한다. 그러나, 효과는 가전자대, 분할과 관련된 가벼운 정공(light hole; LH) 및 무거운 정공(heavy hole; HH) 밴드로 인해 복잡하게 된다. 정말로, 가벼운 정공 및 무거운 정공 밴드는 어떠한 변형도 존재하지 않는 경우 릴렉스 라인에서 서로 일치하지만, 가벼운 정공 및 무거운 정공 밴드는 변형이 도입되는 경우 서로 나뉜다. 참조 및 완전성의 목적을 위해, SOH(split off hole) 밴드가 또한 도 1 내지 도 3에 도시된다.
그래서, 도 1 내지 도 3으로부터, 밴드 구조 시뮬레이션들(10, 12, 14)에서 다양한 밴드들이 압축 변형 또는 인장 변형 중 어느 하나를 추가함으로써 이동될 수 있다는 것을 인식하고 이해해야 한다. 다시 말해서, 전도대 및 가전자대는 변형의 함수로서 에너지 공간에서 이동한다.
이제 도 4를 참조하면, 도 1의 밴드 구조 시뮬레이션(10)이 추가 정보를 갖는 밴드 구조 시뮬레이션(16)을 나타내기 위해 재현되고 주석이 달린다. 도 4에서, 전도대와 가장 높은 가전자대(예컨대, 가벼운 정공 또는 무거운 정공) 사이의 수직 거리는 밴드 갭(Eg)을 나타낸다. 도 4에서, 밴드 갭은 대략 0.4 전자 볼트(eV)이다. 게다가, 진공 에너지와 전도대 사이의 수직 거리는 전자 친화도(Xe)를 나타낸다.
NFET에서, 문턱 전압(Vt)은 전자 친화도에 따라 달라진다. 특히, 낮은 전자 친화도는 높은 문턱 전압(Vt)에 연관된다. PFET에서, 문턱 전압은 전자 친화도 및 밴드 갭 모두에 따라 달라진다. 그러므로, 전자 친화도 및 밴드 갭의 높은 합은 높은 절대 문턱 전압│Vt│에 연관된다.
이제 도 5를 참조하면, n형 FinFET(18)가 나타난다. 도 6에서, 밴드 다이어그램(20)은 디바이스가 오프 상태(왼쪽 다이어그램) 및 온 상태(오른쪽 다이어그램)일 경우의 도 5의 n형 FinFET를 나타낸다. 이제 도 7을 참조하면, p형 FinFET(22)가 나타난다. 도 8에서, 밴드 다이어그램(24)은 디바이스가 오프 상태(왼쪽 다이어그램) 및 온 상태(오른쪽 다이어그램)일 경우의 p형 FinFET를 나타낸다.
도 5 내지 도 8에서, 문턱 전압은 NFET의 경우 전자 친화도에 관련되고, PFET의 경우 전자 친화도와 밴드 갭의 합에 관련된다는 것을 인식해야 한다. 다시 말해서, 기계적 변형이 밴드 갭 및/또는 전자 친화도 변화에 적용되면, 이는 문턱 전압을 변화시킨다. 정말로, 도 6 및 도 8의 밴드가 조작될 수 있으면(즉, 상승 및 하강), 디바이스에 대한 문턱 전압이 조작될 수 있다.
이제 도 9를 참조하면, FinFET(26)가 나타난다. FinFET(26)는 화살표로 표시된 방향으로 <110> 결정 방위를 갖는다. 실시예에서, 그리고 이하에 더욱 자세히 설명되는 바와 같이, FinFET(26)에서 반도체 물질들 간의 격자 불일치는 종횡비 트래핑(ART)를 포함할 수 있는 이질적 에피택시를 포함한다.
도 10에는, 도 9의 몇몇의 FinFET들(26)이 횡단면으로 나타난다. 도 10에 도시된 바와 같이, 기판(28)은 절연 영역(30)을 지지한다. 실시예에서, 기판(28)은 실리콘(Si)이고, 절연 영역(30)은 쉘로우 트렌치 분리(shallow trench isolation; STI) 영역이다. 그렇기는 하지만, 기판(28) 및 절연 영역(30)은 다른 적합한 반도체 물질 및 절연 물질을 각각 이용하여 형성될 수 있다.
계속 도 10을 참조하면, 제 1 트랜지스터(32)는 버퍼(36) 위에 배치된 채널(34)을 갖고, 제 2 트랜지스터(38)는 버퍼(42) 위에 배치된 채널(40)을 갖고, 제 3 트랜지스터(44)는 버퍼(48) 위에 배치된 채널(46)을 갖는다. 실시예에서, 채널들(34, 40, 46) 각각은 동일한 III-V 반도체 물질(예컨대, 물질 C1=C2=C3)을 포함한다. 반대로, 버퍼들(36, 42, 48) 각각은 상이한 버퍼 물질 또는 버퍼 물질 화합물(예컨대, B1 > B2 > B3의 격자 상수)을 포함한다. 그러므로, 격자 불일치가 상이한 버퍼들(36, 42, 48) 간에 존재한다.
상기에 추가하여, 격자 불일치는 또한 제 1 트랜지스터(32)의 채널(34)과 버퍼(36) 사이에, 제 2 트랜지스터(38)의 채널(40)과 버퍼(42) 사이에, 그리고 제 3 트랜지스터(44)의 채널(46)과 버퍼(48) 사이에 존재한다. 따라서, 도 10의 트랜지스터들(32, 38, 44) 각각은 상이한 변형을 경험하고, 따라서 상이한 문턱 전압을 갖는다. 예를 들어, 제 1 트랜지스터(32)는 낮은 문턱 전압(LVT)을 갖고, 제 2 트랜지스터(38)는 표준 문턱 전압(SVT)을 갖고, 제 3 트랜지스터(44)는 높은 문턱 전압(HVT)을 갖는다. 정말로, B1 > B2 > B3의 격자 상수이면, 채널(34)의 변형은 채널(40)의 변형보다 크고, 채널(40)의 변형은 채널(46)의 변형보다 크다(즉, 변형 C1 > C2 > C3).
이제 도 11을 참조하면, 도 9의 몇몇의 FinFET들(26)이 횡단면으로 나타난다. 도시된 바와 같이, 제 1 트랜지스터(50)는 인듐 비화물(InAs)의 템플릿(52), 특정한 조성(예컨대, AlAs0.16Sb0.84)을 갖는 알루미늄 비소 안티몬화물의 버퍼(54), 및 인듐 비화물(InAs)의 채널(56)을 포함한다. 제 2 트랜지스터(58)는 인듐 인화물(InP)의 템플릿(60), 특정한 조성(예컨대, In0.52Al0.48As)을 갖는 인듐 알루미늄 비화물의 버퍼(62), 및 인듐 비화물(InAs)의 채널(64)을 포함한다. 따라서, n 채널 FET로 이용되면, 제 1 트랜지스터(50)는 낮은 문턱 전압을 갖고, 제 2 트랜지스터(58)는 높은 문턱 전압을 갖는다.
실시예에서, 제 1 트랜지스터(50) 및 제 2 트랜지스터(58)는 대략 5 nm와 대략 20 nm 사이의 제 1 폭(66), 대략 10 nm와 대략 40 nm 사이의 채널 높이(68), 대략 100 nm와 대략 300 nm 사이의 버퍼 높이(70), 및 대략 0 nm와 대략 100 nm 사이의 템플릿 높이(72)를 갖는다. 디바이스 치수들은 본 명세서에 개시된 다른 실시예 디바이스들에 적용 가능하지만, 간결함을 위해 반복하지 않는다. 게다가, 치수들은 단지 대표적인 것으로, 원하는 디바이스 특성, 제조 한계 등에 따라 변할 수 있다. 더욱이, 본 명세서에 개시된 템플릿은 선택적 구조물이다.
이제 도 12를 참조하면, 도 9의 몇몇의 FinFET들(26)이 나타난다. 도시된 바와 같이, 제 1 트랜지스터(74)는 인듐 비화물(InAs)의 템플릿(76), 특정한 조성(예컨대, AlAs0 .16Sb0 .84)을 갖는 알루미늄 비소 안티몬화물의 버퍼(78), 및 특정한 조성(In0 .7Ga0 .3As)의 인듐 갈륨 비화물의 채널(80)을 포함한다. 제 2 트랜지스터(82)는 인듐 인화물(InP)의 템플릿(84), 특정한 조성(예컨대, In0 .52Al0 .48As)을 갖는 인듐 알루미늄 비화물의 버퍼(86), 및 특정한 조성(In0 .7Ga0 .3As)의 인듐 갈륨 비화물의 채널(88)을 포함한다. 따라서, n 채널 FET로 이용되면, 제 1 트랜지스터(74)는 낮은 문턱 전압을 갖고, 제 2 트랜지스터(82)는 높은 문턱 전압을 갖는다.
이제 도 13을 참조하면, 도 9의 몇몇의 FinFET들(26)이 나타난다. 도시된 바와 같이, 제 1 트랜지스터(90)는 인듐 인화물(InP)의 템플릿(92), 특정한 조성(예컨대, InxAl1 - xAs, 여기서 x>0.52)을 갖는 인듐 알루미늄 비화물의 버퍼(94), 및 인듐 갈륨 비화물(InGaAs)의 채널(96)을 포함한다. 제 2 트랜지스터(98)는 인듐 인화물(InP)의 템플릿(100), 특정한 조성(예컨대, In0 .52Al0 .48As)을 갖는 인듐 알루미늄 비화물의 버퍼(102), 및 인듐 갈륨 비화물(InGaAs)의 채널(104)을 포함한다. 제 3 트랜지스터(106)는 인듐 인화물(InP)의 템플릿(108), 특정한 조성(예컨대, InyAly -1As, 여기서 y<0.52)을 갖는 인듐 알루미늄 비화물의 버퍼(110), 및 인듐 갈륨 비화물(InGaAs)의 채널(112)을 포함한다. 따라서, n 채널 FET로 이용되면, 제 1 트랜지스터(90)는 낮은 문턱 전압을 갖고, 제 2 트랜지스터(98)는 표준 문턱 전압을 갖고, 제 3 트랜지스터(106)는 높은 문턱 전압을 갖는다.
이제 도 14를 참조하면, 도 9의 몇몇의 FinFET들(26)이 나타난다. 도시된 바와 같이, 제 1 트랜지스터(114)는 갈륨 안티몬화물(GaSb)의 템플릿(116), 알루미늄 안티몬화물의 버퍼(118), 및 인듐 갈륨 안티몬화물(InGaSb)의 채널(120)을 포함한다. 제 2 트랜지스터(122)는 갈륨 안티몬화물(GaSb)의 템플릿(124), 특정한 조성(예컨대, InxAl1 - xSb)을 갖는 인듐 알루미늄 안티몬화물의 버퍼(126), 및 인듐 갈륨 안티몬화물(InGaSb)의 채널(128)을 포함한다. 따라서, p 채널 FET로 이용되면, 제 1 트랜지스터(114)는 낮은 문턱 전압을 갖고, 제 2 트랜지스터(122)는 높은 문턱 전압을 갖는다.
특히, 앞서 언급되고 도 11 내지 도 14 및 본 명세서 다른 곳에 나타난 아키텍처는 예를 들어 양자 우물 FET 또는 다른 평면 디바이스들에도 구현될 수 있다.
이제 도 15를 참조하면, FinFET(130)가 나타난다. FinFET(130)는 화살표로 표시된 방향으로 <110> 결정 방위를 갖는다.
도 16에는, 도 15의 몇몇의 FinFET들(130)이 횡단면으로 나타난다. 도시된 바와 같이, 제 1 트랜지스터(132)는 버퍼(134), 채널(136), 소스/드레인 영역(138), 및 게이트(140)를 포함한다. 제 2 트랜지스터(142)는 버퍼(144), 채널(146) 및 게이트(148)를 포함한다. 제 3 트랜지스터(150)는 버퍼(152), 채널(154), 소스/드레인 영역(156), 및 게이트(158)를 포함한다. 게이트들(140, 148, 158)은 예컨대, 각각 고유전율(high-k) 유전체 및 금속인, 절연체 및 전극을 포함할 수 있다. 도시된 바와 같이, 제 1 트랜지스터(132) 및 제 3 트랜지스터(150)의 소스/드레인 영역들(138, 156)은 일반적으로 채널들(136, 154)에 내장되어 응력원(stressor)의 역할을 한다. 실시예에서, 제 1 트랜지스터(132)의 소스/드레인(138) 응력원은 장력을 제공하고, 제 3 트랜지스터(150)의 소스/드레인(156) 응력원은 압축을 제공한다. 그러므로, 제 1 트랜지스터(132)는 낮은 문턱 전압을 갖고, 제 2 트랜지스터(142)는 표준 문턱 전압을 갖고, 제 3 트랜지스터(150)는 높은 문턱 전압을 갖는다.
이제 도 17을 참조하면, 실시예에서, 소스/드레인(138, 156) 응력원들은 게이트(140, 158)의 하부 표면 위로 상승된 상부 표면을 갖는다.
이제 도 18을 참조하면, 도 15의 몇몇의 FinFET들(130)이 횡단면으로 나타난다. 도시된 바와 같이, 제 1 트랜지스터(160)는 인듐 인화물(InP)의 템플릿(162), 특정한 조성(예컨대, In0.52Al0.48As)을 갖는 인듐 알루미늄 비화물의 버퍼(164), 특정한 조성(InxGa1 - xAs)을 갖는 인듐 갈륨 비화물의 채널(166), 특정한 조성(InyGa1 - yAs, 여기서 y<x)을 갖는 소스/드레인(168) 응력원, 및 게이트(170)를 포함한다. 제 2 트랜지스터(172)는 인듐 인화물(InP)의 템플릿(174), 특정한 조성(예컨대, In0 .52Al0 .48As)을 갖는 인듐 알루미늄 비화물의 버퍼(174), 특정한 조성(InxGa1 - xAs)을 갖는 인듐 갈륨 비화물의 채널(178), 및 게이트(180)를 포함한다. 제 3 트랜지스터(182)는 인듐 인화물(InP)의 템플릿(184), 특정한 조성(예컨대, In0 .52Al0 .48As)을 갖는 인듐 알루미늄 비화물의 버퍼(186), 특정한 조성(InxGa1 - xAs)을 갖는 인듐 갈륨 비화물의 채널(188), 특정한 조성(InzGa1 - zAs, z>x)을 갖는 소스/드레인(190) 응력원, 및 게이트(192)를 포함한다. 따라서, n 채널 FET로 이용되면, 제 1 트랜지스터(160)는 낮은 문턱 전압을 갖고, 제 2 트랜지스터(172)는 표준 문턱 전압을 갖고, 제 3 트랜지스터(182)는 높은 문턱 전압을 갖는다.
이제 도 19를 참조하면, 도 15의 몇몇의 FinFET들(130)이 횡단면으로 나타난다. 도시된 바와 같이, 제 1 트랜지스터(194)는 인듐 비화물(InAs)의 템플릿(196), 특정한 조성(예컨대, AlAs0.16Sb0.84)을 갖는 알루미늄 비소 안티몬화물의 버퍼(198), 인듐 비화물(InAs)의 채널(200), 인듐 갈륨 비화물(InGaAs)의 소스/드레인(202) 응력원, 및 게이트(204)를 포함한다. 제 2 트랜지스터(206)는 인듐 비화물(InAs)의 템플릿(208), 특정한 조성(예컨대, AlAs0.16Sb0.84)을 갖는 알루미늄 비소 안티몬화물의 버퍼(210), 인듐 비화물(InAs)의 채널(212), 및 게이트(214)를 포함한다. 제 3 트랜지스터(216)는 인듐 비화물(InAs)의 템플릿(218), 특정한 조성(예컨대, AlAs0.16Sb0.84)을 갖는 알루미늄 비소 안티몬화물의 버퍼(220), 인듐 비화물(InAs)의 채널(222), 인듐 비소 안티몬화물(InAsSb)의 소스/드레인(224) 응력원, 및 게이트(226)를 포함한다. 따라서, n 채널 FET로 이용되면, 제 1 트랜지스터(194)는 낮은 문턱 전압을 갖고, 제 2 트랜지스터(206)는 표준 문턱 전압을 갖고, 제 3 트랜지스터(216)는 높은 문턱 전압을 갖는다.
이제 도 20을 참조하면, 도 15의 몇몇의 FinFET들(130)이 횡단면으로 나타난다. 도시된 바와 같이, 제 1 트랜지스터(228)는 갈륨 안티몬화물(GaSb)의 템플릿(230), 알루미늄 안티몬화물(AlSb)의 버퍼(232), 특정한 조성(예컨대, InxGa1 - xSb)을 갖는 인듐 갈륨 안티몬화물의 채널(234), 특정한 조성(예컨대, InyGa1-ySb, 여기서 y>x)을 갖는 인듐 갈륨 안티몬화물의 소스/드레인(236) 응력원, 및 게이트(238)를 포함한다. 제 2 트랜지스터(240)는 갈륨 안티몬화물(GaSb)의 템플릿(242), 알루미늄 안티몬화물(AlSb)의 버퍼(244), 특정한 조성(예컨대, InxGa1 - xSb)을 갖는 인듐 갈륨 안티몬화물의 채널(246), 및 게이트(248)를 포함한다. 제 3 트랜지스터(250)는 갈륨 안티몬화물(GaSb)의 템플릿(252), 알루미늄 안티몬화물(AlSb)의 버퍼(254), 특정한 조성(예컨대, InxGa1 - xSb)을 갖는 인듐 갈륨 안티몬화물의 채널(256), 특정한 조성(예컨대, InzGa1 - zSb, 여기서 z<x)을 갖는 인듐 갈륨 안티몬화물의 소스/드레인(258) 응력원, 및 게이트(260)를 포함한다. 따라서, p 채널 FET로 적용되면, 제 1 트랜지스터(228)는 낮은 문턱 전압을 갖고, 제 2 트랜지스터(240)는 표준 문턱 전압을 갖고, 제 3 트랜지스터(250)는 높은 문턱 전압을 갖는다.
도 21 내지 도 31을 총괄하여 참조하면, 다중 문턱 전압 종횡비 트래핑(ART) FinFET 디바이스를 형성하는 실시예 방법이 일반적으로 기술된다. 도 21에서, 실리콘 기판(28)이 제공된다. 도 22에서, 분리 영역(30)(예컨대, STI)에 의해 둘러싸인 핀(262) 또는 활성 영역이 표준 공정을 이용하여 형성될 수 있다. 도 23에서, 실리콘이 에치백(etch-back)되어 트렌치(264)를 개방한다. 도 24에서, 제 1 레지스트(266)가 트렌치(264) 중 하나 위에 형성된다. 도 25에서, 제 1 템플릿(268) 및 제 1 버퍼(270)가 노출된 트렌치에 형성된다. 그 이후에, 레지스트(266)가 도 26에 도시된 바와 같이 제거된다. 도 27에서, 제 2 레지스트(266)이 제 1 템플릿(268) 및 제 1 버퍼(270)를 포함하는 트렌치 위에 형성되고, 제 2 템플릿(272) 및 제 2 버퍼(274)가 노출된 트렌치에서 성장된다.
도 28에서, 레지스트(266)는 제거된다. 도 29에서, 채널 물질(276)이 성장된다. 도시된 바와 같이, 채널 물질(276)은 과성장되어 공정 마진을 제공할 수 있다. 도 30에서, 별도의 채널들(278, 280)이 화학적 기계적 연마(chemical-mechanical polishing; CMP) 공정을 이용하여 채널 물질(276)을 평탄화함으로써 정의된다. 도 31에서, STI 영역(30)이 리세스되어 핀(262)이 방출된다.
도 32 내지 도 39를 총괄하여 참조하면, 다중 문턱 전압 FinFET 디바이스를 형성하는 실시예 방법이 일반적으로 기술된다. 제 1 트랜지스터(282), 제 2 트랜지스터(284), 및 제 3 트랜지스터(286)가 도 21 내지 도 31에 나타난 방법을 이용하여 일반적으로 형성된 이후에, 방법은 트랜지스터들 각각의 대향 스페이서들(290) 사이에 게이트(288)의 형성으로 시작한다. 도 33에서, 레지스트(292)가 제 2 트랜지스터(284) 및 제 3 트랜지스터(286) 위에 형성된다.
도 34에서, 제 1 트랜지스터(282)의 채널(294)이 리세스된다. 실시예에서, 채널(294)은 건식 에칭 공정을 이용하여 리세스된다. 그 이후에, 도 35에서, 인장 응력을 제공하는 소스/드레인(296) 응력원이 리세스된 채널(294)에 성장되고, 그리고 나서 레지스트(292)는 제거된다. 다음으로, 도 36에서, 다른 레지스트(292)가 제 1 트랜지스터(282) 및 제 2 트랜지스터(284) 위에 형성된다. 도 37에서, 제 3 트랜지스터(286)의 채널(298)이 리세스된다. 실시예에서, 채널(298)은 건식 에칭 공정을 이용하여 리세스된다. 그 이후에, 도 38에서, 압축 응력을 제공하는 소스/드레인(300) 응력원이 리세스된 채널(298)에 성장된다. 그리고 나서, 도 39에서, 레지스트(292)는 제거된다.
앞서 말한 것으로부터, 본 명세서에 개시된 방법들은 III-V 화합물을 통합하는 다중 문턱 전압 트랜지스터를 제조할 때 도핑, 일 함수 조정, 게이트 길이 조정, 및 상이한 채널의 이용에 대한 대안을 제공한다는 것을 인식해야 한다. 더욱이, 방법은 에피택시 관련 (전도) 배드 구조 엔지니어링에 의해 n형 FET(NFET)의 경우 대략 0.25 볼트에서 대략 0.5 볼트 사이의 문턱 전압 조정 범위를 제공한다. 동일한 원리가 전도대 구조 엔지니어링에 기초하여 p형 FET(PFET)에 대한 문턱 전압 조정에도 적용 가능하다.
실시예 집적 회로 디바이스는 제 1 버퍼 위에 제 1 채널 영역을 포함하는 제 1 트랜지스터, 및 제 2 버퍼 위에 제 2 채널 영역을 포함하는 제 2 트랜지스터를 포함하고, 제 1 채널 영역은 III-V 반도체 물질로 형성되고, 제 2 채널 영역은 III-V 반도체 물질로 형성되며, 제 1 버퍼 및 제 2 버퍼는 격자 불일치를 갖는다.
실시예 집적 회로 디바이스는 제 1 버퍼 위에 제 1 채널 영역을 포함하는 제 1 트랜지스터, 및 제 2 버퍼 위에 제 2 채널 영역을 포함하는 제 2 트랜지스터를 포함하고, 제 1 채널 영역은 III-V 반도체 물질로 형성되고, 제 1 버퍼는 제 1 버퍼 물질로 형성되며, 제 2 채널 영역은 III-V 반도체 물질로 형성되고, 제 2 버퍼는 제 1 버퍼 물질과 상이한 제 2 버퍼 물질로 형성되며, III-V 반도체 물질과 제 1 버퍼 물질 사이의 격자 불일치로 인해 도입된 제 1 변형은 III-V 반도체 물질과 제 2 버퍼 물질 사이의 격자 불일치로 인해 도입된 제 2 변형과 상이하다.
실시예 집적 회로 디바이스는 제 1 버퍼 위에 제 1 채널 영역을 포함하는 제 1 트랜지스터, 제 2 버퍼 위에 제 2 채널 영역을 포함하는 제 2 트랜지스터, 제 1 게이트의 대향 측들 상의 제 1 채널 영역에 내장된 제 1 소스/드레인 응력원, 및 제 2 게이트의 대향 측들 상의 제 2 채널 영역에 내장된 제 2 소스/드레인 응력원을 포함하고, 제 1 채널 영역은 III-V 반도체 물질로 형성되고, 제 1 버퍼는 제 1 버퍼 물질로 형성되며, 제 2 채널 영역은 III-V 반도체 물질로 형성되고, 제 2 버퍼는 제 1 버퍼 물질과 상이한 제 2 버퍼 물질로 형성된다.
본 개시는 예시적인 실시예들을 제공하였지만, 이 설명은 제한적 의미로 해석되도록 의도되지 않는다. 다른 실시예들은 물론 예시적인 실시예들의 다양한 변형 및 조합은 본 설명을 참조하여 당업자에게 이해될 것이다. 그러므로, 첨부된 특허청구 범위가 임의의 변형 및 실시예들을 포함하는 것으로 의도된다.

Claims (10)

  1. 집적 회로 디바이스에 있어서,
    기판;
    상기 기판 위의 제 1 트랜지스터로서, 상기 제 1 트랜지스터는 제 1 버퍼 위에 제 1 채널 영역을 포함하고, 상기 제 1 채널 영역은 III-V 반도체 물질로 형성되며, 상기 제 1 버퍼는 상기 기판 및 상기 제 1 채널 영역 사이에 배치되는 것인, 상기 제 1 트랜지스터; 및
    상기 기판 위의 제 2 트랜지스터로서, 상기 제 2 트랜지스터는 제 2 버퍼 위에 제 2 채널 영역을 포함하고, 상기 제 2 채널 영역은 상기 III-V 반도체 물질로 형성되며, 상기 제 2 버퍼는 상기 기판 및 상기 제 2 채널 영역 사이에 배치되고, 상기 제 1 버퍼 및 상기 제 2 버퍼는 격자 불일치를 갖는 것인, 상기 제 2 트랜지스터를 포함하는 집적 회로 디바이스.
  2. 제 1 항에 있어서, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 각각 n형 전계 효과 트랜지스터(field-effect transistor; FET)이고, 상기 n형 전계 효과 트랜지스터는 핀 전계 효과 트랜지스터(fin FET; FinFET) 및 양자 우물 전계 효과 트랜지스터(quantum well FET; QWFET) 중 하나인 것인 집적 회로 디바이스.
  3. 제 2 항에 있어서, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 내의 상기 III-V 반도체 물질은 인듐 비화물(InAs) 및 인듐 갈륨 비화물(InGaAs) 중 하나인 것인 집적 회로 디바이스.
  4. 제 3 항에 있어서, 상기 제 1 버퍼는 알루미늄 비소 안티몬화물(AlAsSb)이고, 상기 제 2 버퍼는 인듐 알루미늄 비화물(InAlAs)인 것인 집적 회로 디바이스.
  5. 제 3 항에 있어서, 상기 제 1 버퍼는 인듐 알루미늄 비화물(InAlAs)의 제 1 화합물이고, 상기 제 2 버퍼는 상기 제 1 화합물과는 상이한 인듐 알루미늄 비화물(InAlAs)의 제 2 화합물인 것인 집적 회로 디바이스.
  6. 제 2 항에 있어서,
    제 3 버퍼 위에 제 3 채널 영역을 포함하는 제 3 트랜지스터를 더 포함하고, 상기 제 3 채널 영역은 상기 III-V 반도체 물질로 형성되며, 상기 제 1 버퍼, 상기 제 2 버퍼, 및 상기 제 3 버퍼는 격자 불일치를 갖는 것인 집적 회로 디바이스.
  7. 제 1 항에 있어서, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 각각 p형 전계 효과 트랜지스터(FET)이고, 상기 p형 전계 효과 트랜지스터는 핀 전계 효과 트랜지스터(FinFET) 및 양자 우물 전계 효과 트랜지스터(QWFET) 중 하나인 것인 집적 회로 디바이스.
  8. 제 7 항에 있어서, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 내의 상기 III-V 반도체 물질은 인듐 갈륨 안티몬화물(InGaSb)이고, 상기 제 1 버퍼는 알루미늄 안티몬화물(AlSb)이고, 상기 제 2 버퍼는 인듐 알루미늄 안티몬화물(InAlSb)인 것인 집적 회로 디바이스.
  9. 집적 회로 디바이스에 있어서,
    기판;
    상기 기판 위의 제 1 트랜지스터로서, 상기 제 1 트랜지스터는 제 1 버퍼 위에 제 1 채널 영역을 포함하고, 상기 제 1 채널 영역은 III-V 반도체 물질로 형성되며, 상기 제 1 버퍼는 제 1 버퍼 물질로 형성되고, 상기 제 1 버퍼는 상기 기판 및 상기 제 1 채널 영역 사이에 배치되는 것인, 상기 제 1 트랜지스터; 및
    상기 기판 위의 제 2 트랜지스터로서, 상기 제 2 트랜지스터는 제 2 버퍼 위에 제 2 채널 영역을 포함하고, 상기 제 2 채널 영역은 상기 III-V 반도체 물질로 형성되며, 상기 제 2 버퍼는 상기 제 1 버퍼 물질과 상이한 제 2 버퍼 물질로 형성되고, 상기 제 2 버퍼는 상기 기판 및 상기 제 2 채널 영역 사이에 배치되는 것인, 상기 제 2 트랜지스터를 포함하고,
    상기 III-V 반도체 물질과 상기 제 1 버퍼 사이의 격자 불일치로 인해 도입된 제 1 변형은 상기 III-V 반도체 물질과 상기 제 2 버퍼 사이의 격자 불일치로 인해 도입된 제 2 변형과 상이한 것인 집적 회로 디바이스.
  10. 집적 회로 디바이스에 있어서,
    기판;
    상기 기판 위의 제 1 트랜지스터로서, 상기 제 1 트랜지스터는 제 1 버퍼 위에 제 1 채널 영역을 포함하고, 상기 제 1 채널 영역은 III-V 반도체 물질로 형성되며, 상기 제 1 버퍼는 제 1 버퍼 물질로 형성되고, 상기 제 1 버퍼는 상기 기판 및 상기 제 1 채널 영역 사이에 배치되는 것인, 상기 제 1 트랜지스터;
    상기 기판 위의 제 2 트랜지스터로서, 상기 제 2 트랜지스터는 제 2 버퍼 위에 제 2 채널 영역을 포함하고, 상기 제 2 채널 영역은 상기 III-V 반도체 물질로 형성되며, 상기 제 2 버퍼는 상기 제 1 버퍼 물질과 상이한 제 2 버퍼 물질로 형성되고, 상기 제 2 버퍼는 상기 기판 및 상기 제 2 채널 영역 사이에 배치되는 것인, 상기 제 2 트랜지스터;
    제 1 게이트의 대향하는 측들 상의 상기 제 1 채널 영역에 내장된 제 1 소스/드레인 응력원; 및
    제 2 게이트의 대향하는 측들 상의 상기 제 2 채널 영역에 내장된 제 2 소스/드레인 응력원을 포함하는 집적 회로 디바이스.
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