JPS63202075A - 半導体デバイス - Google Patents
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- JPS63202075A JPS63202075A JP62248209A JP24820987A JPS63202075A JP S63202075 A JPS63202075 A JP S63202075A JP 62248209 A JP62248209 A JP 62248209A JP 24820987 A JP24820987 A JP 24820987A JP S63202075 A JPS63202075 A JP S63202075A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
-
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明は半導体デバイス、より具体的には多層接点を有
する半導体デバイスに関する。
する半導体デバイスに関する。
B、従来技術およびその問題点
トランジスタなどの半導体デバイスは、複数の半導体ま
たは絶縁体の層から構成することができる。垂直型トラ
ンジスタでは、エミッタ、ベース、コレクタを含めて少
なくとも3つの層がある。電荷担体、すなわち正孔また
は電子あるいはその両者が、エミッタからベースを経て
コレクタに移動する。各層には、トランジスタを動作さ
せるための金属接点が付着される。
たは絶縁体の層から構成することができる。垂直型トラ
ンジスタでは、エミッタ、ベース、コレクタを含めて少
なくとも3つの層がある。電荷担体、すなわち正孔また
は電子あるいはその両者が、エミッタからベースを経て
コレクタに移動する。各層には、トランジスタを動作さ
せるための金属接点が付着される。
水平型すなわち電界効果トランジスタも多層デバイスで
ある。ソース、ゲート、ドレインはそれぞれ共通の上表
面に金属接点を有する。ゲートは、ショットキー・バリ
アを含むことがある。これは、ゲートの下をソースから
ドレインへ流れる電荷の移動を制御する空乏層を作り出
す。
ある。ソース、ゲート、ドレインはそれぞれ共通の上表
面に金属接点を有する。ゲートは、ショットキー・バリ
アを含むことがある。これは、ゲートの下をソースから
ドレインへ流れる電荷の移動を制御する空乏層を作り出
す。
半導体技術の最近の発展により、多層へテロ接合デバイ
スが生まれた。こうしたデバイスは、垂直型トランジス
タであれ水平型トランジスタであれ、通常はガリウム砒
素(GaAs)とアルミニウムガリウム砒素(AミGa
As)の交互の層から形成される。こうしたデバイスに
適当な電圧を印加すると、こうした材料同志の接合部に
高移動度領域が形成される。この領域は、水平型トラン
ジスタでは、2次元電子ガス(2DEG)と呼ばれる。
スが生まれた。こうしたデバイスは、垂直型トランジス
タであれ水平型トランジスタであれ、通常はガリウム砒
素(GaAs)とアルミニウムガリウム砒素(AミGa
As)の交互の層から形成される。こうしたデバイスに
適当な電圧を印加すると、こうした材料同志の接合部に
高移動度領域が形成される。この領域は、水平型トラン
ジスタでは、2次元電子ガス(2DEG)と呼ばれる。
2DECに入った電子は、非常に迅速に移動できる。こ
うした迅速な移動により、こうしたトランジスタのスイ
ッチング速度が他のトランジスタの4倍近くになる。
うした迅速な移動により、こうしたトランジスタのスイ
ッチング速度が他のトランジスタの4倍近くになる。
電界効果トランジスタなどの水平型高移動度デバイスで
は、共通の上表面にソースおよびドレイン接点を設ける
ことが知られている。ショットキーのバリアが、ゲート
としてソースとドレインの間および上表面に配置される
。ゲート電極の下の2DECを空乏化することによって
、ゲートはソースとドレインの間で2DEG内の電荷の
流れを制御する。たとえば、米国特許第4558337
号および第4471367号および第4455564号
を参照のこと。ソース接点とドレイン接点は、共に上の
層にあり、他の層には延在しない。
は、共通の上表面にソースおよびドレイン接点を設ける
ことが知られている。ショットキーのバリアが、ゲート
としてソースとドレインの間および上表面に配置される
。ゲート電極の下の2DECを空乏化することによって
、ゲートはソースとドレインの間で2DEG内の電荷の
流れを制御する。たとえば、米国特許第4558337
号および第4471367号および第4455564号
を参照のこと。ソース接点とドレイン接点は、共に上の
層にあり、他の層には延在しない。
垂直型高移動度デバイスは、製造がより難しい。
これらのデバイスは非常に薄い層を含み、これは精密に
付着またはエツチングしてオーミック接点を形成するた
めに下の層を露出させなければならない。層の厚さとし
ては、200オングストロームが普通である。こうした
薄い層は分子ビーム・エピタキシャル付着装置で付着で
きる。しかし、こうし・た薄い層を有するデバイスに金
属接点を取り付けるのは困難である。その上、ある種の
適用例、たとえば発振器では、異なる層同志の間で導電
経路を切り替えることが好ましい。したがって、2層以
上の層に選択的に接続できる金属接点、すなわち多層接
点をデバイスに設けることが望ましい。こうした接点は
上表面から下の所期の層へと延びることができる。こう
した接点を用いると、接点層を露出させて金属接点を受
けるために中間の薄い層を精密にエツチングする必要性
が低減する。
付着またはエツチングしてオーミック接点を形成するた
めに下の層を露出させなければならない。層の厚さとし
ては、200オングストロームが普通である。こうした
薄い層は分子ビーム・エピタキシャル付着装置で付着で
きる。しかし、こうし・た薄い層を有するデバイスに金
属接点を取り付けるのは困難である。その上、ある種の
適用例、たとえば発振器では、異なる層同志の間で導電
経路を切り替えることが好ましい。したがって、2層以
上の層に選択的に接続できる金属接点、すなわち多層接
点をデバイスに設けることが望ましい。こうした接点は
上表面から下の所期の層へと延びることができる。こう
した接点を用いると、接点層を露出させて金属接点を受
けるために中間の薄い層を精密にエツチングする必要性
が低減する。
C0問題点を解決するための手段
本発明は、単一接点を有するデバイスの各層を独立に接
触させた装置を提供する。第1の高導電性領域または接
点が、デバイス表面を経てデバイスの下側の層まで延び
る。第2の高導電性領域または接点が、第1の領域また
は接点から分離され、デバイス表面から表面に隣接する
別の層に延びる。
触させた装置を提供する。第1の高導電性領域または接
点が、デバイス表面を経てデバイスの下側の層まで延び
る。第2の高導電性領域または接点が、第1の領域また
は接点から分離され、デバイス表面から表面に隣接する
別の層に延びる。
ショットキー・バリアなどの電荷空乏化制御手段がデバ
イス表面の第1と第2の高導電性領域または接点の間に
付着される。この制御手段は、2つの接点間の領域から
担体を奪い、それによって2つの層が独立に接触するよ
うに一方の層の一部分の導電性を制御する。したがって
、表面層上の接点間に別個の絶縁体を設けたり、下側の
層を露出させて金属接点を受けるために上層から物質を
物理的に除去したりする必要なしに、垂直に分離された
2つの層に対して別々に接点が設けられる。
イス表面の第1と第2の高導電性領域または接点の間に
付着される。この制御手段は、2つの接点間の領域から
担体を奪い、それによって2つの層が独立に接触するよ
うに一方の層の一部分の導電性を制御する。したがって
、表面層上の接点間に別個の絶縁体を設けたり、下側の
層を露出させて金属接点を受けるために上層から物質を
物理的に除去したりする必要なしに、垂直に分離された
2つの層に対して別々に接点が設けられる。
したがって、本発明は、衝撃式またはトンネル効果型ホ
ット拳エレクトロン移動式増幅器(THETA)デバイ
スなどの垂直型へテロ接合単一担体デバイスに特にを用
である。層厚は僅か200オングストロームであるが、
各層に対する電気接触が維持される。こうした技術を用
いると、200オングストローム以下の薄い層を使って
導体を分離することができるので、デバイスの全体寸法
をさらに減らすことができるはずである。本発明は、層
間金属接点が実現できるので、3次元またはスタック式
のマイクロプロセッサの開発を促進することができるは
ずである。
ット拳エレクトロン移動式増幅器(THETA)デバイ
スなどの垂直型へテロ接合単一担体デバイスに特にを用
である。層厚は僅か200オングストロームであるが、
各層に対する電気接触が維持される。こうした技術を用
いると、200オングストローム以下の薄い層を使って
導体を分離することができるので、デバイスの全体寸法
をさらに減らすことができるはずである。本発明は、層
間金属接点が実現できるので、3次元またはスタック式
のマイクロプロセッサの開発を促進することができるは
ずである。
D、実施例
第1図の構造10は、本発明の特徴を一般的に示したも
のである。第1の高導電性領域または金属合金接点11
が電極12と導電層14からバリア層15を経て導電層
17に延びている。第2の高導電性領域または金属合金
接点30が、導電層14上に付着された上側の電極21
内へと延びている。
のである。第1の高導電性領域または金属合金接点11
が電極12と導電層14からバリア層15を経て導電層
17に延びている。第2の高導電性領域または金属合金
接点30が、導電層14上に付着された上側の電極21
内へと延びている。
電極12と21は、n+ドープGaAsから形成される
。電極12と21は、それぞれ厚さが約2000オング
ストローム、ドーピング濃度が5×1018/cm3で
ある。電極12と21は、共通の上表面25から導電層
14へと延びている。導電層14は電極12と21の下
にあり、厚さ約1000オングストローム、ドーピング
濃度が1×1017cm3のn−ドープGaAsからな
る。導電層14の下にバリア層15がああり、導電層1
4と17を分離している。これは、図では厚さ200オ
ングストロームのAE=G’aAs層として示しである
。下側の導電層16は、厚さ2000オングストローム
の変調ドープA=GaAsJlである。
。電極12と21は、それぞれ厚さが約2000オング
ストローム、ドーピング濃度が5×1018/cm3で
ある。電極12と21は、共通の上表面25から導電層
14へと延びている。導電層14は電極12と21の下
にあり、厚さ約1000オングストローム、ドーピング
濃度が1×1017cm3のn−ドープGaAsからな
る。導電層14の下にバリア層15がああり、導電層1
4と17を分離している。これは、図では厚さ200オ
ングストロームのAE=G’aAs層として示しである
。下側の導電層16は、厚さ2000オングストローム
の変調ドープA=GaAsJlである。
GaAsとAミGaAsの伝導帯が導電層17と16の
間のへテロ接合部で整列されているため、層17中に高
移動度2DEG17が形成される。
間のへテロ接合部で整列されているため、層17中に高
移動度2DEG17が形成される。
しかし、2DECが必要でない場合は、導電層17を高
濃度ドープGaAs層とし、導電層16は省略または未
ドープのAミGaAsで置き換えることができる。
濃度ドープGaAs層とし、導電層16は省略または未
ドープのAミGaAsで置き換えることができる。
導電層14の上表面28の電極12と21の間に、シジ
ットキー轡バリア電極18からなる空乏化制御手段が付
着される。適当なバイアス電圧をかけると、空乏化制御
電極18は導電層14内に空乏領域19を生成する。空
乏領域19の境界20を破線で示しである。電極18に
印加されるバイアス電圧を調節して、境界20をバリア
層15まで延ばし、それによって導電層14の電極12
の下にある部分を他の部分からを効に絶縁することがで
きる。こうして、接点11が接点30から絶縁される。
ットキー轡バリア電極18からなる空乏化制御手段が付
着される。適当なバイアス電圧をかけると、空乏化制御
電極18は導電層14内に空乏領域19を生成する。空
乏領域19の境界20を破線で示しである。電極18に
印加されるバイアス電圧を調節して、境界20をバリア
層15まで延ばし、それによって導電層14の電極12
の下にある部分を他の部分からを効に絶縁することがで
きる。こうして、接点11が接点30から絶縁される。
デバイス10は、したがって下の層17と接触し、層1
4を介して電極21へ選択的に接続できる2層式接点1
1を有する。したがって、電極21にあるバイアス電圧
を加え、層1θに別のバイアス電圧を印加することがで
きる。制御電極18に適当な制御電圧を印加して、電極
21ならびに層14の基本的部分を層16から絶縁され
た状態に保つことができる。別法として、制御電極18
にかかる電圧を空乏領域19が減少するように変化させ
て、電極21とJllBを電気的に接続することもでき
る。したがって、層16を露出させるためにそれよりも
上にある層14と15を精密にエツチングしなくとも、
上の層14の接続とは独立に下の層16を接続させるこ
とができる。
4を介して電極21へ選択的に接続できる2層式接点1
1を有する。したがって、電極21にあるバイアス電圧
を加え、層1θに別のバイアス電圧を印加することがで
きる。制御電極18に適当な制御電圧を印加して、電極
21ならびに層14の基本的部分を層16から絶縁され
た状態に保つことができる。別法として、制御電極18
にかかる電圧を空乏領域19が減少するように変化させ
て、電極21とJllBを電気的に接続することもでき
る。したがって、層16を露出させるためにそれよりも
上にある層14と15を精密にエツチングしなくとも、
上の層14の接続とは独立に下の層16を接続させるこ
とができる。
動作の際には、第1図の構造を使ってオーミック特性ま
たは、1115.16.17によって決まる特性の出力
をもたらすことができる。電極18にかかるバイアス電
圧がゼロの場合、V=IRという簡単な式に従って接点
11と30の間を電流が流れる。電極17にバイアス電
圧を印加して抵抗Rを有効に増加させることができる。
たは、1115.16.17によって決まる特性の出力
をもたらすことができる。電極18にかかるバイアス電
圧がゼロの場合、V=IRという簡単な式に従って接点
11と30の間を電流が流れる。電極17にバイアス電
圧を印加して抵抗Rを有効に増加させることができる。
しかし、空乏領域が層15まで延びるときは、通常のオ
ーミック電流は遮断される。その後、デバイスのI/V
特性は異なるものとなり、負の抵抗特性をもつこともあ
る。この特性は、層15.1f3.17を構成する材料
の種類および2DEC層の効果に依存するはずである。
ーミック電流は遮断される。その後、デバイスのI/V
特性は異なるものとなり、負の抵抗特性をもつこともあ
る。この特性は、層15.1f3.17を構成する材料
の種類および2DEC層の効果に依存するはずである。
こうした2重特性デバイスは、発振器の製造にとくに有
用である。
用である。
こうした2重特性を第2図に示す。ただし、■は接点1
1と30の間を流れる電流、■はこれらの接点間の電圧
である。2本の特性曲線40と42を示しである。電極
18にかかるバイアス電圧が閾値より低いとき、構造1
0のデバイスの抵抗特性曲線は40となる。閾値を超え
ると、空乏領域19が層14を層17から絶縁し、第2
の特性曲線42が見られる。こうした2重特性デバイス
は、電極にかかる所定のバイアス電圧(V o )に応
じて異なる2つの値(Iい I2)をもつので、増幅器
または発振器として有用である。
1と30の間を流れる電流、■はこれらの接点間の電圧
である。2本の特性曲線40と42を示しである。電極
18にかかるバイアス電圧が閾値より低いとき、構造1
0のデバイスの抵抗特性曲線は40となる。閾値を超え
ると、空乏領域19が層14を層17から絶縁し、第2
の特性曲線42が見られる。こうした2重特性デバイス
は、電極にかかる所定のバイアス電圧(V o )に応
じて異なる2つの値(Iい I2)をもつので、増幅器
または発振器として有用である。
E0発明の効果
本発明を利用すれば共通接点をもつ能動層の分離が可能
になる。こうした特徴を利用すれば、分子エピタキシャ
ル法で付着した薄い層を用いて分離が行なえるので、半
導体デバイスの寸法をさらに減少させることができる。
になる。こうした特徴を利用すれば、分子エピタキシャ
ル法で付着した薄い層を用いて分離が行なえるので、半
導体デバイスの寸法をさらに減少させることができる。
第1図は、本発明の好ましい実施例の断面図である。
第2図は、本発明の構造の電圧−電流特性のグラフであ
る。 10・・・・構造、11.20・・・・金属合金接点、
12.21・・・・電極、14.16.17・・・・導
電層、15・・・・バリア層、18・・・・ショットキ
ー・バリア電極、19・・・・空乏領域。 出願人 インターナシロナル・ビジネス・マシーンズ
・コーボレーシロン 復代理人 弁理士 篠 1) 文 雄II 第1図
る。 10・・・・構造、11.20・・・・金属合金接点、
12.21・・・・電極、14.16.17・・・・導
電層、15・・・・バリア層、18・・・・ショットキ
ー・バリア電極、19・・・・空乏領域。 出願人 インターナシロナル・ビジネス・マシーンズ
・コーボレーシロン 復代理人 弁理士 篠 1) 文 雄II 第1図
Claims (1)
- 【特許請求の範囲】 露出された表面と、その表面に対して実質的に並行に
重層化された少なくとも2つの隣接層であって電荷担体
を有し個別的なオーミック接点が設けられた隣接層と、
を含む半導体デバイスであって、上記表面(例えば25
)から、上記隣接層(例えば14、17)のうちの下側
の層(例えば17)までの各層と接触して延びた第1の
高導電性領域(例えば11)と、 上記第1の高導電性領域とは別個に上記表面から、上記
隣接層のうちの上側の層(例えば14)まで延びた第2
の高導電性領域(例えば30)と、上記第1及び第2の
高導電性領域の間に配置され、上記上側の層を空乏化す
るように働く電荷担体空乏化制御手段と、 より成り、上記空乏化制御手段により上記下側の層と上
側の層とを選択的に接続するようにした半導体デバイス
。
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