JPS61172373A - 横双方向パワ−電界効果トランジスタ - Google Patents

横双方向パワ−電界効果トランジスタ

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JPS61172373A
JPS61172373A JP60125011A JP12501185A JPS61172373A JP S61172373 A JPS61172373 A JP S61172373A JP 60125011 A JP60125011 A JP 60125011A JP 12501185 A JP12501185 A JP 12501185A JP S61172373 A JPS61172373 A JP S61172373A
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JP60125011A
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ジエームス　アントニイ　ベンジヤミン
ロバート　ワルター　レイド
ハーマン　ピーター　シユツテン
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Eaton Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、高耐電圧スイッチング半導体装置、特に、電
力用の金属酸化物半導体電界効果トランジスタ（ＭＯＳ
ＦＥＴ）などにか＼わる。
を含む双方向電力スイッチング用として提供される。共
通ドリフト領域は交番する導電型の層からなる第１のス
タックと第２のスタックとの間にあシ、各スタックは、
複数のソース領域の間に介在され六複数のチャネル包含
領域を持っている。それらチャネルは、その導電型を反
転して、そのスタック及びドリフト領域を直列に通して
双方向伝導を可能にさせることによりゲート「オン」さ
れる。「オフ」状態において、スタックの層間で直列に
ある複数の接合部は、「オフ」状態における増大された
電圧阻止能力を達成する〇 好ましい形態において、半導体本体は、水平状横方向に
延在しそして垂直に積み重ねられている複数の交番する
導電型の層を持って与えられている。ノツチは、複数の
交番する導電型の層を通して下方に、その下にあるドリ
フト領域へと腐食される。そのノツチは、そこでの層を
第１及び第２の横方向に隔置されたスタックへと分離し
、各スタックは、複数のソース領域の間に介在された複
数のチャネル包含領域を持っている。第１の主電極は左
側の頂部ソース領域に接触し、そして第２の主電極はは
右側の頂部ソース領域に接触している。絶縁されたゲー
ト電極手段は、スタックの層に近接してそのノツチ内に
設けられている。電流路は、まず、そのノツチの片側に
沿つ７’ｌ；つのスタックの層を通や、次いでそのノツ
チの底部付近でのドリフト領域ｔ−通り、そしてそのノ
ツチの他の側に沿った他のスタックの層を通して直列に
走っている。
（実施例） 第１図は半導体本体４における水平双方向パワーＦＥＴ
構造２を示している０共通ドリフト領域６は、交番する
導電型の層からなる第１のスタック８と第２のスタック
ｌＯとの間にある。
各スタックは、複数のソース領域の間に介在されている
複数のチャネル包含領域を持っている。
例えば、第１のスタック８において、１２〜１４のよう
なチャネル包含領域はソース領域１５４１７の間に介在
されている。第２のスタック１０において、チャネル包
含領域１８〜２（Ｉｔソース領域２１〜２３の間に介在
されている。ゲート手段２４は、それらチャネルをゲー
ト「オン」させて、その導電型を反転させ、ドリフト領
域を通したソース領域間に導通を生じさせるために与え
られている。
ソニス領域は、ｎ型のような１つの導電型の半導体材料
からなっている。チャネル包含領域は、Ｐ型のようなソ
ース領域に対して極性が反対の導電型からなりをそして
ソース領域と共に接合部を形成する。ドリフト領域６は
、ｎ型のような１つの導電型の半導体材料からなりをそ
して第１のスタック８のチャネル包含領域１４と共に第
１の接合部２６を形成し、第２のスタック１０のチャネ
ル包含領域２０と共に第２の接合部２８を形成している
。
ゲート手段２４は、誘電体絶縁層３０とゲート電極３２
とを含んでおり、チャネル１２ａ〜１４ｍ及び１８ａ〜
２０＆に隣接して設けられていて、そしてそれらチャネ
ルにおける導電型を反転させるのに十分な強度の電界を
作り出す電位を印加するように適合されている。例えば
、ゲート端子Ｇ上における正の電位は、領域１２での電
子を吸引して、部分１２ａＫおける導電性ヲｎ型に変え
、それにより、ｎ型ソース領域１５及び１６間にｎ型の
伝導チャネル１２ａｆ：誘導する。これは残りのチャネ
ルに対しても同様に適用する。第２のスタックｌＯのソ
ース領域２１に関連した第１のスタック８のソース領域
１５に対するいづれかの極性の電圧の印加に際して、電
流は、ゲート手段２４の電位の制御の下で、その誘導さ
れた伝導チャネル及びドリフト領域６全通してそれらの
間におけるそれぞれの対応する方向に流れることができ
る。
第１の主電極Ｔ１は、金属化物３４ｔ−介して、ドリフ
ト領域６から最も離れている第１のスタック８の頂部ソ
ース領域１５に接続されている。
「オン」状態において、第１の主電極Ｔ１とドリフト領
域との間における電流は、ソース領域１５〜１７の各々
とそしてそこに介在されているチャネル１２ａ〜１４ａ
　とを通して流れる。第２の主電極Ｔ２は、金属化部３
６を通して、ドリフト領域から最も離れている第２のス
タックのソース領域２１に接続されている。「オン」状
態において、第２の主電極Ｔ２とドリフト領域６との間
における電流は、ソース領域２１〜２３の各々とそして
そこに介在されているチャネル１８ａ〜２０ａ　　を通
して流れる。
ノツチ手段３８は、第１及び第２のスタック８及び１０
間に延在し且つそれらを分離し、そしてドリフト領域６
へと延在している０各スタツク８及びｌＯにおける交番
する導電型の層は水平方向または横方向に延在している
０積み重ねの方向は垂直である０ノツチ３８は、半導体
本体へと異方的に腐食されそして頂部主面４０から下方
に延在している０チャネル１２１Ｌ−１４ａ及び１８ａ
〜２０ａはノツチ３８のそれぞれの側部に沿ってハソ垂
直に延在する。ドリフト領域はそれらチャネルの下部で
、ノツチの底部付近に位置している。
第１の主電極Ｔ１は第１のスタックの頂部ソース領域１
５に接続され、そして第２の主電極Ｔ２は第２のスタッ
クのソース領域２１に接続されている。第１のスタック
８のソース領域及びチャネル包含領域は、ノツチ３８に
より、第２のスタック１０のソース領域及びチャネル包
含領域から横方向に隔置されている。
主電極ＴＩ及び１２間での１つの方向における電流路は
、頂部ソース領域１５から、その下に位置し、ノツチ３
８の左側に沿って誘導された伝導チャネル１２ａ’１通
り、その後、次のソース領域１６ｔ−通して下方に、そ
の後、誘導された伝導チャネル１３ａ’ｉ通して下方に
、その後、次のノース領域１７ｔ−通して下方に、その
後、誘導された伝導チャネル１４１を通して下方に、そ
の後、ドリフト領域６でノツチ３Ｂの底部付近を通して
横方向に、その後、ノツチ３８の右側に沿って上方に、
すなわち、そのノツチの右側に沿って誘導された伝導チ
ャネル２０ａ全通して上方に、その後、ソース領域２３
′ｔ−通して上方に、その後、誘導された租４チャネル
１９ａｋ通して上方に、その後、ソース領域ｚ２を通し
て上方に、その後、誘導された伝導チャネルｔｅａを通
して、右側の頂部ソース領域へと延在する。主電極Ｔ２
から主電極Ｔ１への電流は、前と同じ通路ではあるが反
対の方向に、すなわち、ノツチ３８の右側での交番する
チャネル及びソース領域を通して直列に下方に、その後
、そのノツチの底部付近でのドリフト領域６を通して横
方向に、その後、ノツチの左側における交番するチャネ
ル及びソース領域を直列に通して上方へと流れる。
第２図は好ましいゲート構造を示し、理解の便宜上、第
１図において用いられたのと同じ参照数字が使用されて
いる。ゲート手段２４は、ノツチ３８の内面に沿って延
在している絶縁層３０と、その絶縁層に沿ってそのノツ
チに設けられたゲート電極３２とを含み、そのゲート電
極はスタック８及び１０の層に沿って隣り合せて延在し
且つそｊ、から電気的に絶縁されている。
誘導される伝導チャネル１２ａ−１４ａ及びｉ８ａ〜２
０ａｔ１ノツチ３８の側部に沿ってはソ垂直に延在して
いる。
第１のゲート・リフアレンス端子手段４２は、第１のス
タック８におけるチャネル包含領域１２〜１４に接続さ
れている。第２のゲート・リフアレンス端子手段４４は
第２のスタック１０に。
おけるチャネル包含領域１ε〜２０に接続されている。
第１のゲート・リフアレンス端子手段４２は、Ｐ型のよ
うな極性が反対の導電型の半導体材料からなる第１のゲ
ート・リフアレンス層４６を含んでいる０２層４６は第
１のスタック８の層を横切って延在し且つその層に接触
している。また、ゲート・リフアレンス端子４２は、ゲ
ート・リフアレンス層４６に接触しているゲート・リフ
アレンス電極４８を含んでいる。
第２のゲート・リフアレンス端子４４は、第１の端子４
２と同様に構成され、第２のスタック１００層を横切っ
て延在し且つそれに接触しているＰ型ゲート舎すファレ
ンス層５０と、そして層５０に接触しているゲート・リ
フアレンス電極５２とを含んでいる。：、第１及び第２
のゲート・リフアレンス溝５４及び５６は、第１及び第
２のスタック８及び１０へとそれぞれ異方的に腐食され
るか又は垂直に切り込まれて、そしてそζに、それぞれ
のゲート端子４２及び４４を受入れている。
ゲート端子Ｇは、スイッチ５８を通して、ゲート・バイ
アス電位源６０に接続され、その基準端子はゲート・リ
フアレンス端子４２及び４４に接続されている。スイッ
チ５８の上部位置において、ゲート電極３２には、リフ
ァレンス電極４８及び５２に関して正のゲート・バイア
ス電位が印加される二に、チャネル包含領域１２〜１４
及び１８〜２０を横切って電位が加えられる。その結果
、電子がチャネル１２凰〜１４ａ及び１８＆〜２Ｇ＆へ
と吸引されるのを可能にする十分な強度の電界が作り出
され、それにより、それらチャネルにおける導電型をｎ
型へと反転させて、誘導さ゛れた伝導チャネルを生じさ
せる。
主端子ＴＩ及びＴ２は、負荷６２及び交流源６４を含む
交流負荷ラインに接続されていて、「オン」状態では、
前述の双方向伝導を実施する。
「オフ」状態において、スイッチ５８は、中央位置か又
は下側位置に置かれる。下側位置の場合には、リファレ
ンス電極４８及び５２に関しで負の電位がゲート電極３
２へと印加され、ノツチ３８に向っての少数キャリヤ電
子の吸引を防止して、１２ａ〜１４ａ　　及び１８ａ〜
２０Ｌにおける伝導チャネルの望ましくない誘導を防止
する。「オフ」状態において、電圧は、接合部２６及び
２８に加えて、それらスタックでの眉間における複数の
接合部を横切って直列に降下されるので、「オフ」状態
での増大された電圧阻止能力を達成する。
第３には、代替可能なゲート配列が示されていて、理屏
を容易にするために、第２図において用いられたのと同
じ参照数字が使用されている。第３図における配列は２
主端子を基準にしたゲート電位を持つことが望ましい応
用に対して適している。第２図のゲート電極３２は、チ
ャネル１２ａ〜１４＆　　に対する第１のゲート電極６
６とそしてチャネル１８ａ〜２０１Ｌに対する第２のゲ
ート電極６８とを含む第３図での分割ゲート構造によっ
て置き換えられている。それぞれの絶縁層７０及び７２
は、それら電極をそこでのチャネルから絶縁しており、
中央の絶縁層７４けそれら電極を分離している。第１の
ゲート電極６６は、端子Ｇ１及びスイッチ７６を通して
、第１のゲート−バイアス電位源７８に接続され、電位
源７８の基準端子は、第１の主電極で１に、そしてスイ
ッチ８０を通してゲート・リフアレンス端子４２にそれ
ぞれ連動されている。第２のゲート電極６８は、端子Ｇ
２及びスイッチ８２を通して、第２のゲート・バイアス
電位源８４に接続され、電位源８４け第２の主端子Ｔ２
に連動されていると同時に、スイッチ８６を通して第２
のゲート・リフアレンス端子４４に連動されている。ｒ
オン」状態におφて、スイッチ８０．７６、　８２　　
及び８６はそれらの左側位置にある。「オフ」状態にお
いて。
スイッチ８Ｇ、　　７６、８２　　及び８６はそれらの
右側位置にある。ノツチ３８の底部は、本体４と共に単
結晶でおるがしかし実質的に非導電性である陽極化され
た多孔性のシリコン領域８８を含み、ノツチの底部付近
におけるドリフト領域での電流通路長を増大させている
。
以上本発明がその好ましい実施例に基づいて記述されて
いるが１本発明はそれに限定されるものではなく、当業
者においては、幾多の変更及び修正がその請求の範囲か
ら逸脱するととなしに成し得るものと理解されたい。
【図面の簡単な説明】
第１図は本発明に従って構成され九ＦＥＴ構造の断面説
明図である。 第２図は、第１図に類似の図であって、特に。 ゲート構造の１つの形態を示している断面説明図である
口 第３図は、第２図に同様の図であって２％に。 代替可能な別なゲート構造を示している断面説明図であ
る。 Ｇ・・・・・・・・・ゲート端子 ＴＩ、　Ｔ２・・・・・・主電極（第１Ｓ２）２・・・
・−・パワーＦＥＴ ４・・・・・・半導体本体 ６・・・・・・共通ドリフトｆｉＡ ８．１０・−・スタック（第１．第２）１２〜１４．１
８〜２０・・・・・・チャネル包含領域１２ａ　〜１４
！Ｌ、１８ａ　〜２０＆−−−−−チャネル１５〜１７
．２１〜２３・・・・−・ソース領域２４・・・・・・
ゲート手段 ２６、２８・・・・−接合部 ３０・・・・・・誘電体絶縁層 ３ｚ・・・・−ゲート電極 特許出ｍ人　　イートン　コーポレーション手続補正書 昭和６０年　２月２２日 昭和６０年　特　許　願　第１２５０１１号２、発明の
名称 横双方向パワー電界効果トランジスタ ３、補正する者 事件との関係　　特許出願人 名称イートン　コーボレーシゴン ４、代理人 住所　東京都千代田区神田駿河台１の６５、補正命令の
日付 昭和８１年　１月　８日 （発送日；昭和ａｔ年　１月２８日） ６、補正の対象

Claims (15)

    【特許請求の範囲】
  1. （１）半導体本体に、交番する導電型の層からなる第１
    及び第２のスタック間に位置する共通ドリフト領域を含
    み、各スタックは複数のソース領域の間に介在されてい
    る複数のチャネル包含領域を含み、更に、前記チャネル
    の導電型を反転させそして前記ドリフト領域を通した前
    記ソース領域間での伝導を可能にさせるために、前記チ
    ャネルをゲート「オン」させるための手段を含んでいる
    ことを特徴とする横双方向パワー電界効果トランジスタ
    。
  2. （２）前記ソース領域は１つの導電型の半導体材料から
    なり； 前記チャネル包含領域は、前記ソース領域 と極性が反対の導電型の半導体材料からなり、そして前
    記ソース領域と共に接合部を形成し；前記ドリフト領域
    は、前記１つの導電型の 半導体材料からなり、前記第１のスタックのチャネル包
    含領域と共に第１の接合部を形成し、そして前記第２の
    スタックのチャネル包含領域と共に第２の接合部を形成
    し； 前記ゲート手段は、前記チャネルに隣接し て設けられていて、そして前記チャネルにおける導電型
    を反転させるのに十分な強度の電界を作り出すための電
    位を印加するように適合されており； さらに、前記第２のスタックの所定のソー ス領域に関連した前記第１のスタックの所定のソース領
    域に対するいずれかの極性の電圧の印加に際して、電流
    は、前記ゲート手段の前記電位の制御下において、前記
    チャネル及び前記ドリフト領域を通してそれらの間で、
    それぞれの対応する方向に流れることを特徴とする特許
    請求の範囲第１項に記載の横双方向パワー電界効果トラ
    ンジスタ。
  3. （３）前記ドリフト領域から最も離れている前記第１の
    スタックのソース領域に接続された第１の主電極を含み
    、「オン」状態において、前記第１の主電極と前記ドリ
    フト領域との間の電流が、前記ソース領域の各々と前記
    第１のスタックの介在されているチャネルとを通して流
    れるようになつており；更に、 前記ドリフト領域から最も離れている前記 第２のスタックのソース領域に接続されている第２の主
    電極を含み、「オン」状態において、前記第２の主電極
    と前記ドリフト領域との間の電流は、前記ソース領域の
    各々と、そして前記第２のスタックの介在されているチ
    ャネルとを通して流れるようになつていることを特徴と
    する特許請求の範囲第２項に記載の横双方向パワー電界
    効果トランジスタ。
  4. （４）前記第１及び第２のスタックのソース領域及びチ
    ャネル包含領域間に延在し且つそれらスタックを分離し
    ていて、そして前記ドリフト領域へと延在しているノッ
    チ手段を更に含んでいることを特徴とする特許請求の範
    囲第３項に記載の横双方向パワー電界効果トランジスタ
    。
  5. （５）前記第１のスタックは、垂直に積み重ねられてい
    る複数の交番する導電型の横方向に延在する水平層を含
    み； 前記第２のスタックは、垂直に積み重ねら れている複数の交番する導電型の横方向に延在する水平
    層を含み； 前記第１の主電極は前記第１のスタックの 頂部ソース領域に接続されており； 前記第２の主電極は前記第２のスタックの 頂部ソース領域に接続されており； 前記第１のスタックの前記チャネル包含領 域は、前記第２のスタックの前記チャネル包含領域から
    、その間にある前記ノッチ手段によつて横方向に隔置さ
    れており； 前記ノッチ手段は前記ＦＥＴの頂部主面か ら下方に延在し、そしてそれらチャネルは、前記ノッチ
    手段のそれぞれの側部に沿つてほぼ垂直に延在しており
    ；そして 前記ドリフト領域は、それらチャネルの下 で、前記ノッチ手段の底部付近に位置されていることを
    特徴とする特許請求の範囲第４項に記載の横双方向パワ
    ー電界効果トランジスタ。
  6. （６）前記主電極間の電流路は、それぞれの頂部ソース
    領域から、前記ノッチ手段の側部に沿いその下に位置し
    ているチャネルを通して下方に、その後、次のソース領
    域を通して下方方に、その後、次のチャネルを通して下
    方にというように延在し、次に、前記ノッチ手段の底部
    周囲を通して横方向に、その後、前記ノッチ手段の他の
    側部における交番するチャネル及びソース領域を通して
    直列に上方に延在していることを特徴とする特許請求の
    範囲第５項に記載の横双方向パワー電界効果トランジス
    タ。
  7. （７）双方向電界効果トランジスタにおいて、半導体本
    体に； 交番する導電型の層からなる第１のスタッ クを備え、該スタックは： １つの導電型からなる複数のソース領域と；前記ソース
    領域の間に介在されていて、反 対の導電型からなる複数のチャネル包含領域とを含み； 前記第１のスタックは、ソース領域を１端 に、そしてチャネル包含領域を他端に持つており；そし
    て、 前記１つの導電型からなり、前記第１のス タックの前記他端において前記チャネル包含領域と共に
    接合部を形成しているドリフト領域を含んでおり；更に
    、 交番する導電型の層からなる第２のスタッ クを備え、該スタックは： １つの導電型からなる複数のソース領域と；前記ソース
    領域と極性が反対の導電型から なりを前記最後に述べたソース領域の間に介在されてい
    る複数のチャネル包含領域とを含み； 前記第２のスタツクは、１端にソース領域 を持ち、そして他端に、前記ドリフト領域と共に接合部
    を形成するチャネル包含領域を持つており；更に、 前記チャネル包含領域における導電型を前 記１つの導電型へと反転させ、前記ソース領域間に伝導
    チャネルを誘導し、そして前記第１のスタックの前記１
    端における前記ソース領域と前記第２のスタックの前記
    １端における前記ソース領域との間における前記ドリフ
    ト領域及び前記スタックを通して双方向電流路を作り出
    すための手段を備えていることを特徴とする横双方向パ
    ワー電界効果トランジスタ。
  8. （８）前記第１及び第２のスタック間に延在し且つそれ
    らを分離していて、しかも前記ドリフト領域へと延在し
    ているノッチを更に含み、前記ゲート手段は、前記チャ
    ネル包含領域 に隣接して前記ノッチ内に設けた絶縁されたゲート電極
    を含み、そして前記伝導チャネルを誘導するのに十分な
    強度の電界を作り出すための電位を印加するように適合
    されており、さらに、前記第２のスタックの前記１端に おける前記ソース領域に関連した前記第１のスタックの
    前記１端における前記ソース領域に対するいずれかの極
    性の電圧の印加に際して、電流は、前記ゲート手段の前
    記電位の制御下において、それらの間でのそれぞれの対
    応する方向に流れることができるようになつており、そ
    の電流路は、前記ノッチの１つの側部に沿つた１つのス
    タックの層を通して直列に、その後、前記ノッチの端部
    付近にある前記ドリフト領域を通して、その後、前記ノ
    ッチの他の側部に沿つた他のスタックの層を直列に通し
    て横切つていることを特徴とする特許請求の範囲第７項
    に記載の横双方向パワー電界効果トランジスタ。
  9. （９）各スタックの前記層は水平方向または横方向に延
    在し、そして積み重ねの方向は垂直であり； 前記スタックは、その間の前記ノッチによ つて横方向に隔置されており； 前記ノッチは、前記ＦＥＴの頂部主面から 下方に前記ドリフト領域へと延在しており；そして 前記ドリフト領域は前記スタックの下部に 位置していることを特徴とする特許請求の範囲第８項に
    記載の横双方向パワー電界効果トランジスタ。
  10. （１０）前記第１のスタックの前記１端における前記ソ
    ース領域は、前記頂部主面に沿つて該第１のスタックの
    頂部にあり； 前記第２のスタックの前記１端における前 記ソース領域は、前記頂部主面に沿つて該第２のスタッ
    クの頂部にあり； 前記頂部ソース領域は、その間における前 記ノッチによつて前記頂部主面に沿つて横方向に隔置さ
    れており； 前記第１のスタックの前記他端における前 記チャネル包含領域は、該第１のスタックの底部にあつ
    て、前記ドリフト領域と共に接合部を形成しており； 前記第２のスタックの前記他端における前 記チャネル包含領域は、該第２のスタックの底部にあつ
    て、前記ドリフト領域と共に接合部を形成しており；そ
    して 前記底部チャネル包含領域は、その間にあ る前記ノッチによつて横方向に隔置されていることを特
    徴とする特許請求の範囲第８項に記載の双方向電界効果
    トランジスタ。
  11. （１１）前記第１のスタックの前記頂部ソース領域に接
    続されている第１の主電極と；そして 前記第２のスタックの前記頂部ソース領域 に接続されている第２の主電極とを更に含み；そして前
    記ゲート手段は： 前記ノッチの内面に沿つて延在している 絶縁層手段と；そして 前記スタックの層に沿つて隣り合せて延 在しそして該層から電気的に絶縁されるよ うに、前記絶縁層手段に沿つて前記ノッチ に設けられるゲート電極手段とを含んでい ることを特徴とする特許請求の範囲第１０ 項に記載の横双方向パワー電界効果トランジスタ。
  12. （１２）前記誘導された伝導チャネルは前記ノッチの側
    部に沿つてほゞ垂直に延在していることを特徴とする特
    許請求の範囲第１１項に記載の横双方向パワー電界効果
    トランジスタ。
  13. （１３）前記第１のスタックにおける前記他の導電型の
    前記チャネル包含領域に接続されている第１のゲート・
    リフアレンス端子手段と；そして 前記第２のスタックにおける前記他の導電 型の前記チャネル包含領域に接続されている第２のゲー
    ト・リフアレンス端子手段とを更に含んでいることを特
    徴とする特許請求の範囲第１２項に記載の横双方向パワ
    ー電界効果トランジスタ。
  14. （１４）前記第１のゲート・リフアレンス端子手段は： 前記極性が反対の導電型の半導体材料からなり、前記第
    １のスタックの前記層を横切つて延在し且つ該層に接触
    している第１のゲート・リフアレンス層と；そして 前記第１のゲート・リフアレンス層に接触 している第１のゲート・リフアレンス電極とを含んでお
    り； 前記第２のゲート・リフアレンス端子手段 は： 前記極性が反対の導電型の半導体材料から なり、前記第２のスタックの前記層を横切つて延在し且
    つ該層に接触している第２のゲート・リフアレンス層と
    ；そして 前記第２のゲート・リフアレンス層に接触 している第２のゲート・リフアレンス電極とを含んでい
    ることを特徴とする特許請求の範囲第１３項に記載の横
    双方向パワー電界効果トランジスタ。
  15. （１５）前記第１のスタツクへと垂直に切り込まれてい
    る第１のゲート・リフアレンス溝と； 前記第２のスタツクへと垂直に切り込まれ ている第２のゲート・リフアレンス溝とを更に含んでお
    り； そしてそこにおいて： 前記第１のゲート・リフアレンス端子手段 は前記第１のゲート・リフアレンス溝に設けられており
    ；そして 前記第２のゲート・リフアレンス端子手段 は前記第２のゲート・リフアレンス溝に設けられている
    ことを特徴とする特許請求の範囲第１４項に記載の横双
    方向パワー電界効果トランジスタ。
JP60125011A 1984-06-08 1985-06-08 横双方向パワ−電界効果トランジスタ Pending JPS61172373A (ja)

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US06/618,537 US4622569A (en) 1984-06-08 1984-06-08 Lateral bidirectional power FET with notched multi-channel stacking and with dual gate reference terminal means
US618537 1984-06-08

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JPS61172373A true JPS61172373A (ja) 1986-08-04

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US4622569A (en) 1986-11-11
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