JPH03215947A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、一般に超格子多状態回路に関するものであり
、特に、多状態記憶回路または多状態論理回路で利用で
きる基本的構成単位の多状態インバータ回路に関するも
のである。多状態インバータ回路は、階段状のドレイン
電流−ゲート電圧特性を有する、インバータ負荷と直列
な超格子トランジスタを含む。特定の実施例では、各記
憶セルが３つ以上の安定な記憶状態を有する交差結合さ
れた１対のインバータ回路を含み、各インバータが超格
子電界効果トランジスタを有する、改良された消去可能
なメモリが形成される。

Ｂ．従来の技術 従来の消去可能半導体記憶セルは、２つの安定状態のい
ずれかをラッチ（ロック）する１対の交差結合されたイ
ンバータを含む、ラッチ回路に基づいている。記憶セル
の２つの状態（０．１）は、単にインバータの安定な論
理状態であり、インバータの伝達関数によって決まる。

電界効果トランジスタ（ＦＥＴ）に関して具体的に本発
明の説明を行なうが、本明細書の教示は、他の種類のト
ランジスタおよび半導体にも適用できる。電界効果トラ
ンジスタは一般に単層のデバイスで、電荷のキャリアが
ゲートの制御下でソースからドレインへ流れるものであ
り、ソース、ゲート、およびドレインはそれぞれ金属製
の接点電極を有する。ゲートは、ゲートの下をソースか
らドレインへ流れる電荷の伝達を制御するため、空乏層
を形成するショットキー・バリアを含むことができる。

最近の半導体の発達により、多層へテロ接合デバイスが
開発された。これらのデバイスは、一般にガリウムひ素
（ＧａＡｓ）とアルミニウムガリウムひ素（ＡｆｌＧａ
Ａｓ）の交互の層から構成されている。このようなデバ
イスに適当な電圧を印加すると、ＧａＡｓ層の材料接合
部に、易動度の高い電子が高濃度で形成できる。この領
域を２次元電子ガス（２ＤＥＣ）という。２ＤＥＧ中の
電子は易動度がきわめて高く、高濃度であり、このため
他のトランジスタに比べてスイッチング速度がほぼ４倍
のトランジスタが得られる。

電界効果トランジスタなど易動度の高いデバイスでは、
共通の上面にソース接点およびドレイン接点を設けるこ
とが知られている。ショットキー・バリアをゲートとし
て、共通の上面上のソースとドレインの間に設ける。こ
のゲートは、ゲート電極の下の２ＤＥＧ中の電荷の流れ
を制御する。たとえば、米国特許第４５５８３３７号、
第４４７１３６７号、および第４４５５５６４号明細書
を参照のこと。これらのデバイスでは、ソース接点およ
びドレイン接点は、上部導電層にのみ延びて５− いる。

従来技術におけるもうひとつの方法は、超格子から形成
したベース領域を有するトランジスタを製作するもので
ある。米国特許第４１３７５４２号明細書に開示するよ
うに、超格子は、Ｇ　ａ　Ａ　ｓとＧａＡＱＡｓなどの
異種の材料の交互の層から形成することができる。超格
子の他の例は、Ｓｕｒｆａｃｅ　Ｓｃｉｅｎｃｅｓ　Ｎ
ｏ．　　１　１　３、１　９　８　２年、ｐｐ．４７９
〜４８０に開示されたもので、固有層を間に挟んで、ｎ
型およびｐ型にドーピングしたＧａＡｓ層を周期的に配
列したものである。特開昭５８−１１４４５５は、ｎ型
にドーピングしたＧａＩｎＡｓのエミッタ層とコレクタ
層の間に挟んだ、ｐ＋にドーピングしたＧａＡｓＳｂと
、ｐ−にドーピングしたＧａ　Ｉ　ｎＡｓの交互の層か
ら形成した超格子ベースを開示している。さらに、米国
特許第４４２４５２５号明細書には、本明細書に開示す
るものと類似のへテロ構造超格子電界効果トランジスタ
が開示されている。しかし、本発明と、上記の多くの従
来技術によるＧａＡｓと６一 ＧａＡＱＡｓの交互の層を有するデバイスとの主な相違
点は、従来技術によるデバイスでは、ＧａＡｓ層のみが
電荷キャリアを有しＮ　Ｇ　ａ　Ａ　Ｑ　Ａ　ｓにはな
＜、シたがって通常の動作中に本発明の階段状のド１ノ
イン電流−ゲート電圧特性が得られないことである。

数個の２状態デバイスを接続して多状態出力を得るとい
う概念も、従来技術で知られている。たとえば、１つの
記憶セル中で、しきい電圧の小さい順に電界効果トラン
ジスタを接続すると、多状態出力が得られる。第２の例
は、従来技術による階段状の伝達特性を有する離散型多
状態回路であり）これはＮ　　”　Ｅｌｅｃｔｒｏｎｉ
ｃ　Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ　ｏｆＭｕｌｔｉｖ
ａｌｕｅｄ　Ｌｏｇｉｃ　Ｎｅｔｗｏｒｋｓ　”　ｚ　
Ａｐｐｌ．　Ｐｈｙｓ．Ｌｅｔｔ．、Ｖｏｌ．３３、Ｎ
ｏ．７、１９７８年、ｐｐ．６６５〜６６７に記載され
ている。

Ｃ．発明が解決しようとする課題 本発明の主目的は、階段状のドレイン電流−ゲート電圧
特性を有する、超格子トランジスタと直列なインバータ
負荷を含む基本的構成単位の多状態インバータ回路で形
成された、超格子多杖態回路を提供することにある。こ
の多状態インバータは、基本的構成要素となる回路で、
組合せ論理回路、順次論理回路、消去可能記憶回路など
の各種の回路で使用することができる。

本発明の他の目的は、複数ビット（ワード）のデータが
各記憶セルに記憶できるように各多状態記憶セル中のデ
ータ記憶容量を増大させた、改良された消去可能多状態
メモリを提供することにある。

Ｄ．課題を解決するための手段 各記憶セルは、１対の交差結合されたインバータ回路か
ら形成され、各回路は超格子トランジスタを宵し、３つ
以上の安定な記憶状態が得られる。

この超格子トランジスタ・インバータは、従来の記憶セ
ルの交差結合されたトランジスタ・インバータの代りに
使用でき、多状態の交差結合されたインバータを、適当
な駆動電圧の印加によって駆動すると、複数の安定状態
の任意の１つをとらせることができる。本明細書に開示
する実施例では、交差結合された超格子トランジスタは
、４つの安定な記憶状態の任意の１つに駆動され、２ビ
ットのメモリを形成する。超格子内の層の数に応じて、
超格子トランジスタから形成される交差結合されたイン
バータ回路を、実用の範囲内で任意の数、たとえば８つ
の安定状態に駆動して３ビットのメモリを形成し、また
は１６の安定状態の任意の１つに駆動して４ビットのメ
モリを形成するように設計することもできる。

本明細書の教示によれば、本発明は、階段状のドレイン
電流−ゲート電圧特性を宵する超格子トランジスタと直
列なインバータ負荷を含む、基本的多状態インバータ回
路を提供する。このトランジスタは、移動性キャリアの
最大濃度が高く、キャリアの易動度が高い、高σ伝導度
の半導体材料と、移動性キャリアの最大濃度が低く、キ
ャリアの易動度が低い、低σ伝導度の半導体材料の複数
の交互の層から形成され、電流がデバイスの異なる層を
選択的に通過する、多層チャネル構造を有する。

高σ層は電流を通す層で、低グの比較的非導電性一９ー の層によって互いに分離されている。各導電層は独立の
電流経路を画定し、これにより少なくとも２つの独立し
た電流経路が得られる。キャリア空乏制御手段が、導電
層および比較的非導電性の層中の電荷キャリアの空乏を
制御して、導電層中を流れる電流を、階段状の特性が得
られるように選択的に制御する。最大濃度とは、キャリ
アがその層に流れるようにゲートにバイアスをかけた時
に達する濃度であり、そうでない場合は、この層はキャ
リアの空乏を生じる。各層で到達できる濃度は、その層
の材料の特性だけでなく、ｉ）構造中での層の配置（２
ＤＥＣの場合のように、隣接の層がドーピングされてい
るかどうか）およびｉｉ）バイアス状態にも依存する。

印加されるドレイン電圧での層の伝導度によって、ゲー
ト電圧の増加に比例するドレイン電流の増加が決まる。

超格子の様々な実施例では、キャリアは電子でも正孔で
もまたはその両方でもよく、実施例によっては、層によ
ってキャリアが異なることがある。各トランジスタは、
多層チャネルの両側にソースおよび一１０一 ドレインを宵する電界効果トランジスタが好ましい。伝
導度は、易動度μと移動性キャリアの濃度の積であり、
材料特性であってバイアス条件等には無関係な易動度μ
とは違って、ゲートのバイアス条件に依存する。

好ましい実施例では、多層チャネル構造は、露出した表
面に実質的に平行な基板」二に設けた高σおよび低グの
半導体材料の交互に重ねた複数の層を含む。ソース電極
およびドレイン電極の領域が、露出した表面から複数の
層を通って延び、各高σ導電層と各低σ導電層を電気的
に接触させる。キャリアの空乏制御または蓄積制御手段
が、露出した表面の第１および第２の表面接点の間にあ
り、導電層および比較的非導電性の層中に電荷キャリア
が順次存在できるようにする。キャリア空乏制御手段は
、これにより導電層を通ってソース電極からドレイン電
極へ流れる電流を選択的に制御する。

キャリア空乏制御手段は、デバイスの表面上に設けたシ
ョットキー・バリア電極の形でよい。例示した常時オフ
の実施例では、ショットキー電極にバイアス電圧が印加
されない時は、ソース電極とドレイン電極の間に電流が
流れない。ショットキー・ゲート電極の下の、一番下の
導電層中の電荷キャリアの空乏を不可能にするのに十分
な、小さいバイアス電圧をショットキー電極に印加する
と、一番下の導電層に電流が流れる。ショッ１・キー・
ゲート電極に印加する電位を増大させると、そのすぐ上
の空乏になっていない導電層にも電流が流れ、同様にし
て、その他の空乏になっていない導電層にも次々に電流
が流れる。

これとは異なる常時オンの多層ゲート構造の実施例も、
ゲート電極にバイアス電圧を印加しないと常時オンで動
作し、バイアス電圧を増大させると、その下の導電層お
よび比較的非導電性の層中で電荷キャリアが次第に空乏
になるような、適当な材料およびドーピング・レベルを
用いて設計することができる。

Ｅ．実施例 第２図は、従来の消去可能な半導体記憶セルを形成する
、１対の交差結合されたインバータＱｌ−Ｒ１およびＱ
２−Ｒ２を含む、従来技術による代表的なメモリ・ラッ
チ回路を示す。この回路で、トランジスタＱ３およびＱ
４は通過制御トランジスタであり、記憶素子へのデータ
・ビット（Ｏまたは１）の書込み、または記憶素子の状
態（０または１）の読取りを可能にするオン／オフ・ス
イッチとして機能する。抵抗Ｒ１およびＲ２はＮＶＤＤ
と、交差結合されたインバータ・トランジスタＱ１およ
びＱ２との間に接続された電流供給抵抗、すなわち負荷
抵抗であり、概念的に、抵抗Ｒ１およびＲ２は等価の電
流供給トランジスタで置き換えることができる。

交差結合されたインバータＱｌ−ＲｌおよびＱ２−Ｒ２
は、第３図に示すインバータ伝達関数によって決まる安
定な論理状態である、２つの安定状態（０または１）の
いずれかにラッチすることができる。第３図は、２つの
安定な状態と不安定な状態を決定する、伝達関数を実線
で示し、反射を破線で示す。Ｖｏｕｔ＝４．５Ｖ、Ｖｉ
ｎ＝０．５■、およびＶｏｕｔ＝０．５Ｖ、Ｖｉｎ＝４
．１３ ５ｖにおける２つの安定状態は、１ビットのデータを安
定に記憶することができる。記憶セルは、通過制御トラ
ンジスタＱ３（書込み１）または通過制御トランジスタ
Ｑ４（書込み０）を介して駆動電位を供給することによ
り、いずれかの安定な状態に駆動することができ、駆動
電位を除去した後も記憶セルは安定な状態に保たれ、通
過制御トランジスタＱ３またはＱ４のいずれかを介して
電位をサンプリングすることによりそれを読み取ること
ができる。

第４図は、Ｖｏｕｔ＝３．５Ｖ、Ｖｉｎ＝０．５ＶＮ　
ＶＯ　ｕ　ｔ＝２．５ＶＮ　Ｖ　ｉｎ＝　１．５Ｖ１Ｖ
ｏｕｔ＝１．５Ｖｓ　Ｖｉｎ＝２．５Ｖ１およびＶｏｕ
ｔ＝０．５Ｖ、Ｖｉｎ＝３．５Ｖにおける黒丸で示した
、本明細書で教示する多状態（論理または記憶）回路の
基礎となる４つの安定状態を有するデバイスの概念的な
伝達特性曲線を示す。

第５図は、各種の多状態論理回路で使用できる、本発明
による多状態インバータ回路を示す。トランジスタＱＯ
は、第１図に示すような超格子多状一１４ 態トランジスタであり、第６図に示すような階段状のド
レイン電流−ゲート電圧特性を有する。この回路で、負
荷抵抗ＲＯは適当な負荷トランジスタで置き換えること
ができる。第５図に示すインバータ回路は、消去可能な
記憶回路、および各種の組合せ回路または順次論理回路
の基本要素であり）Ｖｒａｎｅｓｉｃ，　ｅｔ　ａｌ．
１″ＥｌｅｃｔｒｏｎｉｃＩｍｐｌｅｍｅｎｔａｔｉｏ
ｎ　ｏｆ　Ｍｕｌｔｉ−Ｖａｌｕｅｄ　ＬｏｇｉｃＮｅ
ｔｗｏｒｋｓ　”　Ｎ　１９７４　Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ　Ｓｙｍｐｏｓｉｕｍ　ｏｎＭｕｌｔｉｐｌｅ
−Ｖａｌｕｅｄ　Ｌｏｇｉｃｚ米国ヴアージニア州Ｍｏ
ｒｇａｎｔｏｗｎ　ｚに開示され教示されているように
して、論理回路に利用することができる。

第５図のインバータ回路は、第２図の交差結合されたイ
ンバータ回路Ｑｌ−ＲｌおよびＱ２−Ｒ２のそれぞれの
代りに使用することができ、適当な駆動電圧の印加によ
って駆動して、複数の安定状態の任意の１つをとらせる
ことができる。本明細書に開示する記憶回路の特定の実
施例では、超格子トランジスタを有する交差結合された
インバータ回路は、４つの安定状態の任意の１つに駆動
されて、２ビットのメモリを形成することができる。

超格子構造内に多少の層を有する超格子トランジスタは
、実用の範囲内で、任意の数、たとえば３元メモリで３
つの安定状態、すなわち８つの安定状態に駆動して３ビ
ッｌ・のメモリを形成し、または１６の安定状態の任意
の１つに駆動して４ビットのメモリを形成するように設
計することもできる。

第１図のへテロ構造超格子構造は、階段状のドレイン電
流−ゲート電圧特性を存するＦＥＴをもたらす。この構
造は、表面接点電極を有するゲート１４で分離された、
表面接点電極を有するｎ＋にドーピングしたソース１０
と、表面接点電極を有するｎ＋にドーピングしたドレイ
ン１２を含み、ｎ型にドーピングしたＡ　Ｑ　Ｇ　ａ’
　Ａ　ｓ等の低σ伝導度の材料の層の間に、ドーピング
しないＧａＡｓ等の高σ材料の層を挟んで構成された多
層超格子構造で形成されている。第１図を参照すると、
半絶縁体であるＧａＡｓ基板３２上に、複数のｎ型にド
ーピングしたＡＱＧａＡｓ層１８、２２、２６、３０と
、複数のドーピングしないＧａＡｓの層１６、２０、２
４、２８を交互に成長させる。

この後、ＡＱＧａＡｓ層とＧａＡｓ層をｎ＋にドーピン
グして、ソース電極およびドレイン電極領域を形成する
。第５図のゲート構造の材料およびドーピング・レベル
は、ショットキー電極にバイアス電極が印加されない場
合はソースとドレインの間に電流が流れない、常時オフ
のデバイスをもたらすように選択する。ショットキー・
ゲート電極の下の、一番下の導電層１６中の電荷キャリ
アの空乏を不可能にするのに十分な小さいバイアス電圧
をショットキー・ゲート電極に印加すると、一番下の導
電層中に電流が流れる。ショットキー・ゲート電極に印
加する電位を増大すると、比較的非導電性の層１８にも
ある程度の電流が流れることがあるが、多くはない。し
かし、ゲートに印加する電位をさらに増大すると、下か
ら２番目の空乏でない導電層２０にもかなりの電流が流
れ、同様にして、その次の空乏でない導電層２４、２８
にも電流が流れ、第６図に示すような階段状の特性曲−
１７一 線が得られる。

ゲート電極にバイアス電圧を印加しない場合は常時オン
で動作し、バイアス電圧を増大すると、その下の高σ層
および低σ層が、下の届ほど電荷キャリアが次第に空乏
になる、別の常時オンの多層ゲート構造の実施例も、適
当な材料とドーピング・レベルで設計することができる
。

ソース表面電極接点１０とドレイン表面電極接点１２の
間にショットキー・ゲート電極１４を設ける。強化モー
ドでは、ゲート・ソース間の電圧ＶａＳを増大させるに
つれて、次第に浅い多層ゲート領域が伝導に関与するよ
うになる。第１図の構造では、高σＧａＡｓ半導体材料
と低σＧ　ａＡｆｌＡｓ半導体材料の交互の超格子層の
厚みは、約１０ＯＡである。低σＧａＡＱＡｓ半導体材
料は、アルミニウムを含みかつ不純物が拡散しているた
めに、キャリアの易動度が低く、またキャリア濃度が高
いにもかかわらず、キャリアが捕捉されるために、移動
性キャリアの濃度が低＜、シたがって、電流を余り運ば
ない。高σＧａＡｓ半導体材１８　ー 料はアルミニウムを含まず、不純物の拡散がなく、２Ｄ
ＥＣが形成されるために、移動性キャリアの濃度が高ク
、シたがって電流を比較的よく通す。

第１図のドーピング・レベルと構造は、ゲート電極のバ
イアス電圧がＯの場合にデバイスが常時オフとなり、高
σ層および低σ層１６ないし３０のすべてでキャリアが
空乏となるように選択する。

第６図に示すように、ゲートに小さい正の電圧ＶＱＳを
印加すると、一番下の高σ層１６中のキャリアが、曲線
の最下部Ａに示すようなドレイン電流ＩＤを与える。ゲ
ート電位をさらに増大すると、空乏でないキャリア領域
が、次第に一番下の低σ層１８を含むようになる。しか
し、低σ層１８は、ドレイン電流Ｉ。には余り寄与せず
、ドレイン電流は曲線の部分Ｂの間、比較的一定に保た
れる。

ゲート電位を増大すると、空乏でないキャリア領域が、
次第に下から２番目の高σ層２０を含むようになり、曲
線の部分Ａ“で示すように、電流が次第に増大する。ゲ
ート電位をさらに増大すると、空乏でないキャリア領域
が、次第に下から２番目の低σ層２２を含むようになる
。しかし、低σ層２２は、ドレイン電流■。には余り寄
与せず、ドレイン電流は、曲線の部分Ｂ“の間、比較的
一定に保たれる。このようにして、ゲート電位が増大し
て次々に上の高σ層を含むようになるにつれて、ドレイ
ン電流Ｉｎは次第に増大し、ゲート電位が増大して次第
に上の低σ層を含むようになるときは、ドレイン電流は
平坦に保たれ、第６図の曲線が得られる。

このように、ヘテロ構造の超格子構造は４つの安定な動
作状態（電圧値）を有し、交差結合したインバータでこ
れを使用して、第４図の伝達特性曲線に示すように、４
つの安定状態の任意の１つでラッチすることにより、安
定なメモリを形成することができる。

本発明に使用するトランジスタは、シリコン、ゲルマニ
ウム、ガリウムひ素等、任意の半導体材料で製作するこ
とができる。ペテロ結合構造ではなく、同一材料で異な
るドーピングを行なった層を有するトランジスタも使用
することができる。

ドーピングした層とドーピングしない層の各対の厚み、
すなわち超格子の周期は、用途に応じて選択することが
できる。

【図面の簡単な説明】

第１図は、多状態論理回路または多状態記憶セルを形成
するのに利用できる、ペテロ構造超格子電界効果トラン
ジスタの構造を示す図である。 第２図は、１対の交差結合されたインバータから形成し
た、従来技術による消去可能な記憶セルを示す図である
。 第３図は、第２図に示す従来技術による消去可能な記憶
セルの伝達特性曲線を示すグラフである。 第４図は、第１図に示すような４つの安定状態を有する
多状態論理回路または多状態記憶セルの基礎となる、概
念的な伝達特性曲線を示すグラフである。 第５図は、各種の多状態論理回路または記憶回路で使用
できる、本発明による多状態インバータ回路を示す図で
ある。 第６図は、ゲート電圧Ｖ。，を増大させるとき、２１ ドレイン電流工，が階段状になる性質を示す、第１図の
トランジスタの特性曲線である。 １０・・・・ソース、１２・・・・ドレイン、１４・・
・・ゲート、１６、２０、２４、２８・・・・高ｃｒ（
ＧａＡｓ）層、１８、２２、２６、３０・・・・低σ（
ＡＱＧａＡｓ）層、３２・・・・基板。

Claims (6)

【特許請求の範囲】
1. （１）階段状のドレイン電流−ゲート電圧特性を有する
   、超格子トランジスタと直列なインバータ負荷を含むイ
   ンバータ回路において、 上記のトランジスタが、デバイスの異なる層を電流が選
   択的に通過できるようにする多層チャネル構造と、キャ
   リア空乏制御手段とを含み、上記の多層チャネル構造は
   、高σ伝導度の半導体材料と、低σ伝導度の半導体材料
   とを交互に重ね合わせた複数の層を含み、高σ層は電荷
   キャリアを含み電流を伝導する層であり、やはり電荷キ
   ャリアを含むがσ伝導度が低く、比較的非導電性である
   低σ伝導度の層によって互いに分離されて、各導電層が
   独立した電流経路を画定し、これにより少なくとも２つ
   の独立した電流経路を形成し、上記のキャリア空乏制御
   手段は、導電層および非導電層中の電荷キャリアの空乏
   を制御して、上記の階段状の特性により、導電層を通る
   電流を選択的に制御することを特徴とする、インバータ
   回路。
2. （２）各トランジスタが、上記チャネルの両側にソース
   とドレインを有するヘテロ構造の電界効果トランジスタ
   であることを特徴とする、請求項１に記載のインバータ
   回路。
3. （３）複数の記憶セルを含む高密度の消去可能な記憶回
   路中にあり、 各記憶セルは、３つ以上の安定な記憶状態のうちの任意
   の１つをラッチすることにより、２ビット以上の情報を
   記憶することができ、 各消去可能記憶セルは、３つ以上の安定した記憶状態を
   提供する１対の交差結合した上記のインバータ回路を含
   み、適当な駆動電圧の印加によって駆動されて、安定な
   記憶状態のうち任意の１つをとるようになることを特徴
   とする、請求項１に記載のインバータ回路。
4. （４）多層チャネル構造が、少なくとも４層の、高σお
   よび低σ伝導度半導体材料の交互の層を含み、交差結合
   されたインバータ回路が４つの安定状態のうち任意の１
   つに駆動されて、少なくとも２ビットのメモリを形成す
   ることができることを特徴とする、請求項３に記載のイ
   ンバータ回路。
5. （５）組合せ論理回路中で使用される、請求項１に記載
   のインバータ回路。
6. （６）順次論理回路中で使用される、請求項１に記載の
   インバータ回路。