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Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer vertikalen Isolation für ein elektronisches Bauelement, und ferner auf elektronische Bauelemente, die basierend auf der vertikalen Isolation mit sehr geringer Bauelementgesamtkapazität und eng begrenzten Bauelementtoleranzen herstellbar sind.
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Moderne Bauelemente, insbesondere Bauelemente für die Hoch- und Höchstfrequenztechnik wie z. B. GHz-Schottky-Dioden, müssen für eine fehlerfreie Funktionsweise innerhalb der Spezifikationsgrenzen sehr geringe parasitäre Effekte aufweisen. Insbesondere sind die Widerstandsverluste in den Zuleitungen gering zu halten und parasitäre Koppelkapazitäten sind zu vermeiden. Um Widerstandsverluste in den Zuleitungen gering zu halten, kann beispielsweise eine hohe Dotierung der Halbleiterbereiche erfolgen, durch welche die Zuleitung zu dem Bauelement (Anschlussleitung) in einem Substrat realisiert ist. Für die metallische Zuleitung ist der Skineffekt zu berücksichtigen, was eine Ausführung der Zuleitungen z. B. in Gold oder Goldmetallisierung nahe legt. Zur Reduktion von parasitären Koppelkapazitäten ist weiterhin eine größtmögliche vertikale Entkopplung (vertikalen Isolation) von Bauelementbereichen und Zuleitungen notwendig. Eine solche vertikale Entkopplung lässt sich z. B. dadurch realisieren, dass große Bereiche von Silizium in dem Bauelement durch ein isolierendes Oxid ersetzt, sowie kapazitiv wirksame Überlappungen von Zuleitungsleiterbahnen und hochdotiertem Substrat auf ein Mindestmaß begrenzt werden. Ferner ist bei der Herstellung eines Bauelements ein möglichst geringes Temperaturbudget anzustreben, um eingebrachte Dotierstoffe (insbesondere in hochdotierten Bereichen, durch welche die Zuleitungen gebildet sind) und weitere Dotierstoffgebiete zu stabilisieren.
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Dies bedeutet insbesondere, dass eine Ausdiffusion von Dotierstoffen über bekannte (gewünschte) Grenzen hinaus zu vermeiden ist, um die durch die Dotierung beabsichtigte elektrische Funktionalität der jeweiligen Bauelementbereiche nicht zu beeinträchtigen. In diesem Fall ist z. B. eine Ausdiffusion einer vergrabenen Schicht (Buried Layer) in eine darauf aufgewachsene EPI-Zone (Epitaxieschicht) zu vermeiden bzw. so gering wie möglich zu halten.
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Herkömmlicherweise wurde eine Reduktion der Gesamtkapazität dadurch erreicht, dass für die Zuleitungen Luftbrücken vorgesehen wurden. Eine weitere Möglichkeit der kapazitiven Entkopplung besteht darin, das Siliziumsubstrat mit einer Silizium-Ätzung am Prozessende weitgehend zu entfernen und anschließend mit einer Spin-On-Glas-Verfüllung (SOG-Verfüllung) wieder aufzufüllen. Nachteilhaft ist hierbei jedoch, dass eine sehr dicke Metallisierung zur Ausbildung von tragfähigen Leiterbahnen notwendig ist, die dem Spin-On-Prozess widerstehen. Ferner ist bei der Silizium-Ätzung mit kritischen Unterätzungen zu rechnen, die einer schlechten Kontrollmöglichkeit unterliegen. Es ist hierbei anzumerken, dass durch die herkömmlichen Verfahren zum Sicherstellen von geringen parasitären Effekten ein Ausbeute-kritischer Prozess am Ende der Produktionskette notwendig ist.
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Eine im Stand der Technik bekannte Isolationsmöglichkeit ist der sogenannte STI-Prozess (STI = Shallow-Trench-Isolation). Dieser kann zur Lösung der oben genannten Probleme jedoch nicht verwendet werden, da das thermische Budget für einen derartigen Prozess zu hoch ist und somit keine ausreichende Stabilität von Dotierstoffgebieten sicherstellt. Weiterhin muss ein mögliches Anschleifen des Substrats, beispielsweise durch einen chemisch-mechanischen Poliervorgang, bzw. eine Degradation des Substrats auf jeden Fall verhindert werden.
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Die
US 5 759 871 A zeigt eine Struktur zum Testen von Übergangsleckstellen von silizidierten Bauelementen, die unter Verwendung von Shallow-Trench- und Wiederverfüll-Techniken hergestellt wurden. Hierzu wird eine Maske auf einem Substrat angeordnet und das Substrat bis auf den durch die Maske abgedeckten Bereich rückgeätzt. Hieran anschließend wird ein CVD-Oxid (CVD = chemical vapour deposition = Gasphasenabscheidung) auf den rückgeätzten Bereich des Substrats sowie die Maske aufgebracht und so weit entfernt, bis die als Maske verwendete Schicht über das CVD-Oxid hinaussteht. Hieran anschließend erfolgt ein Dotieren, um eine dotierte vergrabene Schicht in einem Substratbereich unter der Maske und eine dotierte Schicht neben der oberen Oberfläche zu erhalten. Hieran anschließend wird eine Schutzmaske auf die Oberfläche des CVD-Oxids und einen Teil der Maske abgeschieden, wobei ein weiterer Teilbereich der Maske freiliegend bleibt. Hieran anschließend wird auf den freiliegenden Bereich der Maske eine Metallschicht aufgebracht und durch eine Silizidierung ein Silizid gebildet. Nachteilhaft weist sich das in der
US 5 759 871 A offenbarte Verfahren dadurch aus, dass durch den Schritt des Dotierens eine hohe Temperatur aufzuwenden ist, und weiterhin eine Kontaktierung der durch die Dotierung hergestellten vergrabenen Schichtproblematisch ist.
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Weiter zeigt die
US 5 128 271 A ein Verfahren zum Herstellen einer Hochleistungs-Vertikalbipolartransistorstruktur über einen selbstjustierenden Prozess. Hierzu lehrt die
US 5,128,271 ein Abdecken eines Halbleiterbereichs durch eine Kollektorkontaktschicht und eine Opferschicht um einen Bereich des Substrats rückzuätzen, deren Schicht durch die Kollektorkontaktschicht und die Opferschicht abgedeckt ist, und nachfolgend den rückgeätzten Bereich wieder aufzufüllen und hierbei zu dotieren. Anschließend wird der aufgefüllte Bereich wiederum rückgeätzt und durch eine Isolations- bzw. Dielektrikumsschicht passiviert. Hieran anschließend erfolgt ein Abtragen der Opferschicht, um die Kollektorkontaktschicht freizulegen. Hieran anschließend erfolgt eine thermische Behandlung, um eine Emitterregion zu erhalten. Nachfolgend werden die Kollektorkontaktschicht sowie die dotierte verfüllte Schicht kontaktiert. Nachteilig erweist sich hierbei wiederum, dass durch den Schritt des Diffundierens zum Ausbilden des Emitterbereichs ein hohes thermisches Budget anzuwenden ist, das zu einer Ausdiffusion in anderen Bereichen des zu erstellenden Halbleiterbauelements führen kann.
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Ferner zeigt die
US 5 622 877 A ein Verfahren zum Herstellen einer Hochspannungs-Hochgeschwindigkeits-Galliumarsenid-Leistungs-Schottky-Diode, die durch das chemische Abscheiden einer Nickelbarrierenelektrode auf dem Halbleiter hergestellt wird, wobei der Halbleiter Galliumarsenid umfasst.
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Die
US 5 153 692 A zeigt ein Halbleiterbauelement, in dem eine Verarmungszone in einem Teilbereich einer Emitterregion gebildet wird, dadurch, dass das Fermi-Niveau am Schottkyübergang oder einem Übergangsbereich und einer hochohmigen Halbleiterschicht oder eine Oberfläche davon fixiert wird. Zur Herstellung eines derartigen Halbleiterbauelements ist jedoch wiederum ein hohes thermisches Budget notwendig.
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Die
JP 5 183 047 B2 beschreibt ein Verfahren zur Herstellung eines Halbleiterbauelements, bei dem eine zweischichtige aktive Mesa-Struktur mit unterschiedlich hoch dotierten Schichten vorgesehen wird. Zwei Bauelementbereiche innerhalb dieser Schichtfolge sind durch einen Schlitz voneinander getrennt, der sich durch die niederdotierte, obere Schicht der Schichtfolge in die untere, hochdotierte Schicht der Schichtfolge erstreckt.
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Die
US 5 346 862 A beschreibt ein Verfahren zur elektrischen Isolation eines Schaltungselements, welches in Form einer Mesa-Struktur vorgesehen ist. Ein dielektrisches Material wird auf die gesamte Oberfläche abgeschieden, und so weit zurückgeätzt, dass die obere Oberfläche der Mesa-Struktur freigelegt ist.
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Ausgehend von diesem Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, ein Verfahren zu schaffen, welches auf einfache Art und Weise eine hohe vertikale Entkopplung (insbesondere eine hohe vertikale Isolation) von aktiven Bauelementbereichen und Zuleitungen ermöglicht.
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Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 gelöst.
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Erfindungsgemäß wird der oben beschriebene herkömmliche Ansatz, bei dem die vertikale Entkopplung durch eine Nachbearbeitung des bereits prozessierten Bauelements erfolgt, verlassen. Erfindungsgemäß nutzt der entwickelte Prozess eine modifizierte Shallow-Trench-Isolations-Prozesstechnologie (STI) in Kombination mit einer vorzugsweise epitaktisch aufgewachsenen Silizium-Schicht. Beim STI-Verfahren werden überwiegend kleine bis kleinste Bereiche geätzt und mit Oxid verfüllt. Das erfindungsgemäße Verfahren nutzt eine hierzu inverse Vorgehensweise, gemäß der bis auf kleinste Silizium-Inseln, welche die aktiven Bereiche, z. B. Diodenbereiche, darstellen, das gesamte Substrat rückgeätzt wird. Eine nachfolgende Verfüllung mit CVD-Oxiden und ein chemisch-mechanisches Polieren (CMP) erzeugt wiederum eine planare Oberfläche. Die aktiven Bereiche sind in diesem Stadium vorzugsweise noch mit einem Isolationsschichtstapel passiviert. Nasschemische Ätzprozesse legen während der folgenden Prozessierung den aktiven Bereich frei. In diesem Prozesszustand steht der aktive Bereich über das mit dem Isoliermaterial abgedeckte Substrat hervor. Damit wird erreicht, dass für den aktiven Bereich nur die Toleranzen der nun folgenden Prozesse wirksam werden. Damit sind eng tolerierte Bauelemente fertigbar.
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Mit dieser Technik ist eine weitgehende Entkopplung von auf dem Substrat nachfolgend aufgebrachten Leiterbahnen und dem Substrat bzw. einer darin vergrabenen Schicht (buried layer) zu erreichen, also eine vertikale Entkopplung (VIT = Vertical Isolation Technique).
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Das erfindungsgemäße Verfahren bietet gemäß einem bevorzugten Ausführungsbeispiel den Vorteil, dass eine Isolationsschicht als Puffer zwischen dem aktiven Bereich und einer CMP-Stoppschicht eingefügt wird. Nach einem Abtragen der CMP-Stoppschicht im aktiven Bereich ist dieser immer noch ausreichend dick mit Oxid passiviert, um jegliche Einflussnahme der Prozessierung auf die Silizium-Inseln zu verhindern. Hierdurch ist es bereits während dem Herstellungsprozess eines Bauelements möglich ist, eine vertikale Isolation mit definierten Parameterwerten auszubilden, ohne einen Ausbeutekritischen Prozess am Ende des Herstellungsverfahrens anwenden zu müssen. Von entscheidendem Vorteil ist ferner, dass mit der Freilegung des aktiven Bereichs bisherige Prozesstoleranzen größtenteils nicht mehr in die Bauelementcharakteristik eingehen. Mit anderen Worten ermögliche die vorliegende Erfindung die Herstellung einer vertikalen Isolation, die keine oder nur geringe Auswirkungen auf das nachfolgend fertig zu prozessierende Bauelement haben.
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Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zur Herstellung einer Schottky-Diode geschaffen, das auf das erfindungsgemäßen Verfahren aufsetzt. Zur Herstellung der Schottky-Diode folgt nachfolgend zu der Erzeugung der vertikalen Isolation die Abscheidung einer weiteren Isolationsschicht, die Öffnung der Kontaktbereiche im aktiven Bereich und auf der vergrabenen Schicht (hochdotierte Halbleiterschicht), vorzugsweise nasschemisch, sowie die Silizidierung, gedampfte Metallisierung mit integrierter Barriere, Passivierung und die Herstellung der Bump-Kontakte. Der Vorteil gemäß diesem Aspekt besteht darin, dass ohne Wolfram-Plugs gearbeitet werden kann.
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Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung wird nachfolgend anhand der beiliegenden Zeichnungen näher erläutert. Es zeigen:
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1 bis 15 die Schritte des erfindungsgemäßen Verfahrens zur Herstellung einer vertikalen Isolation eines elektronischen Bauelements anhand des Beispiels einer Schottky-Diode.
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Anhand der 1 bis 15 wird nachfolgend ein bevorzugtes Ausführungsbeispiel des erfindungsgemäßen Verfahrens am Beispiel der Herstellung einer Schottky-Diode näher erläutert. In 1 ist ein Substrat 100 (z. B. ein Si-Substrat) mit einer Substratoberfläche 102 gezeigt, wobei das Substrat 100 einen ersten Leitfähigkeitstyp (p-Typ oder n-Typ) umfasst. Vorzugsweise umfasst das Substrat 100 ein p-dotiertes Silizium-Material. In das Substrat 100 ist eine vergrabene Schicht (buried layer) 104 mit einer Oberfläche 106 eingebracht, wobei die vergrabene Schicht 104 einen zweiten Leitfähigkeitstyp (n-Typ oder p-Typ) umfasst. Vorzugsweise weist die vergrabene Schicht 104 eine sehr hohe Dotierstoffkonzentration zum Ausbilden eines n++-dotierten Materials auf.
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Wie in 2 gezeigt ist, wird auf die Substratoberfläche 102 und die Oberfläche 106 der vergrabenen Schicht 104 eine Halbleiterschicht 108 aufgebracht, die den gleichen Leitfähigkeitstyp (gleicher oder unterschiedlicher Dotierstoff) wie die vergrabene Schicht 104 aufweist. Die Halbleiterschicht 108, die epitaktisch aufgebracht wurde, umfasst ein n-dotiertes Material, wobei die Dotierstoffkonzentration gegenüber der Dotierstoffkonzentration in der vergrabenen Schicht 104 niedriger ist.
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Auf einer der Substratoberfläche 102 und der Oberfläche 106 der vergrabenen Schicht 104 gegenüberliegenden Oberfläche 110 der Halbleiterschicht 108 (siehe 2) wird anschließend eine erste Oxidschicht 112 angeordnet, die vorzugsweise ein thermisches Oxid mit geringer Dicke (beispielsweise etwa 10 nm) umfasst, wie dies in 3 gezeigt ist.
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Dann wird auf einer der Oberfläche 110 der Halbleiterschicht 108 gegenüberliegenden Oberfläche 114 der ersten Oxidschicht 112 (siehe 3) eine zweite Oxidschicht 116 angeordnet, wobei die zweite Oxidschicht 116 gegenüber der ersten Oxidschicht 112 eine größere Dicke (beispielsweise etwa 100 nm) aufweist (siehe 4).
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Dann wird, wie in 5 gezeigt ist, auf einer der Oberfläche 114 der ersten Oxidschicht 112 gegenüberliegenden Oberfläche 118 der zweiten Oxidschicht 116 (siehe 4) eine Nitridschicht 120 erzeugt, welche vorzugsweise eine Dicke von etwa 300 nm aufweist. Bei Verwendung von z. B. CVD-Verfahren zur Herstellung der zweiten Oxidschicht 116 und der Nitridschicht 120 lässt sich die oben beschriebene Schichtfolge 112, 116, 120 mit einem geringen thermischen Budget herstellen.
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In einem nachfolgenden Verfahrensschritt wird auf eine der Oberfläche 118 der zweiten Oxidschicht 116 gegenüberliegenden Oberfläche 122 der Nitridschicht 120 (siehe 5) ein Resist abgeschieden, der derart strukturiert wird, dass lediglich ein Bereich 124 des Resists auf einem Bereich der Oberfläche 122 der Nitridschicht 120 verbleibt, der oberhalb der vergrabenen Schicht 104 angeordnet ist. Durch den Bereich 124 des Resists wird somit derjenige Bereich definiert, in dem in einem nachfolgenden Verfahrensschritt die Schottky-Diode zu erzeugen ist. Die sich nach diesem Verfahrensschritt ergebende Struktur ist in 6 dargestellt.
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Nachfolgend wird die in 6 gezeigte Struktur einem Ätzschritt unterworfen, um in den nicht maskierten Bereichen die Nitridschicht 120, die zweite Oxidschicht 116, die erste Oxidschicht 112 und die Halbleiterschicht 108 sowie durch Überätzung einen Teil des Substrats 100 und der vergrabenen Schicht (hochdotiertes Gebiet) 104 zu entfernen. Es bildet sich somit eine neue freiliegende Oberfläche 126 der vergrabenen Schicht 104 sowie eine neue Substratoberfläche 128, die unterhalb der ursprünglichen Oberfläche 106 der vergrabenen Schicht 104 und der ursprünglichen Oberfläche 102 des Substrats 100 liegen. Die sich nach diesem Verfahrensschritt ergebende Sockelstruktur ist in 7 gezeigt.
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In einem nachfolgenden Verfahrensschritt wird der Bereich 124 des Resists entfernt. Die sich nach diesem Schritt ergebende Struktur ist in 8 dargestellt.
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Anschließend wird die in 8 gezeigte Struktur einem thermischen Oxidationsprozess unterworfen, um eine dünne Oxidschicht 130 (liner oxide) auf der freiliegenden Oberfläche 128 des Substrats 100, der freiliegenden Oberfläche 126 der vergrabenen Schicht 102 und einem seitlichen Randbereich der Halbleiterschicht 108 zu bilden. Zur Anwendung kommt vorzugsweise eine kurze Niedertemperaturoxidation, z. B. bei 850°C, so dass sich die thermische Oxidationsschicht 130 mit beispielsweise 10 nm ergibt. Ein kurzes thermisches Oxidieren bei niedriger Temperatur weist den Vorteil einer verminderten Ausdiffusion von Dotierstoffen über vordefinierte bzw. gewünschte Grenzen hinweg auf. Ferner passiviert die thermische Oxidation die Substratoberfläche und unterbindet unerwünschte Oberflächeneffekte. Eine sich nach diesem Verfahrensschritt ergebende Struktur ist in 9 dargestellt.
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Auf die Oberfläche 132 der dünnen Oxidschicht 130 wird nachfolgend eine dicke Oxidschicht 140 aufgetragen. Das Auftragen der dicken Oxidschicht 140 erfolgt vorzugsweise durch ein CVD-Verfahren mit niedriger Prozesstemperatur (d. h. ein niedriges thermisches Budget). Vorzugsweise hat die dicke Oxidschicht 140 eine Dicke von etwa 1100 nm und wird mittels TEOS erzeugt, um eine entsprechende Kantenkonformität sicherzustellen. Die Oberfläche 142 der dicken Oxidschicht 140 ist oberhalb der Oberfläche 110 der Halbleiterschicht 108 angeordnet. Hierdurch wird der im Verfahrensschritt des Rückätzens freigelegte Bereich im wesentlichen durch das abgeschiedene Oxidmaterial wieder aufgefüllt. Eine sich nach diesem Verfahrensschritt ergebende Struktur ist in 10 dargestellt.
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Durch ein Planarisieren, vorzugsweise durch ein chemisch-mechanisches Polieren (CMP), wird in die Nitridschicht 120 hineingeschliffen und in ihr gestoppt. Eine neue Oberfläche 144 der Nitridschicht 120 sowie ein neuer Nitridkörper 146 werden dadurch erzeugt und die Oberfläche 142 der dicken Oxidschicht 140 derart geglättet, dass sich eine planarisierte Gesamtoberfläche 150 ergibt. Der CMP-Prozess stoppt in der Nitridschicht 120 und bildet somit die Grundlage für eine selbstjustierende Abstandsbildung (Dicke der Schicht 116 und der Schicht 112) zu der Oberfläche 110. Basis hierfür ist die Möglichkeit im weiteren Prozessablauf den verbleibenden Nitridkörper 146 selektiv zu den umgebenden Oxidschichten 140 und 116 zu entfernen. Durch das Planarisieren ist weiterhin sichergestellt, dass die sich nach den vorstehend beschriebenen Schritten ergebende Struktur eine weitere Prozessierung des Bauelements mit kostengünstigen und einfachen Verfahren der Halbleitertechnologie ermöglicht. Eine sich nach diesem Verfahrensschritt ergebende Struktur ist in 11 dargestellt.
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Durch einen nachfolgenden Ätzvorgang, vorzugsweise durch einen nasschemischen Ätzvorgang unter Verwendung von Flusssäure (HF), wird die planarisierte Oberfläche 150 der dicken Oxidschicht 140 derart abgesenkt, dass die Nitridschicht 146 über die nunmehr abgesenkte planarisierte Oberfläche 150 hinaussteht. Hierbei wirkt die Nitridschicht 146 als Ätzbarriere. Die sich nach diesem Verfahrensschritt ergebende Struktur ist in 12 dargestellt.
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Nachfolgend wird die Nitridschicht 146 selektiv zu allen offenliegenden Oxidschichten und zu dem Silizium entfernt, wodurch sich die in 13 dargestellte Struktur ergibt. Dieser Prozess stellt über die Dicke der Schicht 116 und der Schicht 112 einen definierten Abstand zu der Oberfläche 110 her. Dies ist wichtig, um ein gleichzeitiges „Auftauchen” der aktiven Bereiche aus dem „Oxidsee” über die Wafer- bzw. Substratoberfläche zu garantieren.
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Hieran anschließend erfolgt wiederum ein Absenken der Oberfläche 150 der dicken Oxidschicht 140, wobei zugleich die zweite Oxidschicht 116 und die erste Oxidschicht 112 entfernt werden. Das Absenken erfolgt hierbei wiederum vorzugsweise durch einen nasschemischen Ätzvorgang unter Verwendung von Flusssäure (HF), wobei durch den Ätzvorgang eine abgesenkte planarisierte Oberfläche 150 der dicken Oxidschicht 140 erzeugt wird, über welche die Oberfläche 110 der Halbleiterschicht 108 hervorsteht. Die Halbleiterschicht 108 taucht somit aus dem „Oxidsee” als Insel auf. Da die Halbleiterschicht 108 vorzugsweise ein Silizium-Material umfasst, werden diese hervorstehenden Bereich der Halbleiterschicht 108 auch als Silizium-Inseln bezeichnet. Bis zum Auftauchen der Silizium-Inseln wird durch den nasschemischen Ätzvorgang beispielsweise die Isolationsschicht 140 um eine Dicke von 100 nm reduziert. Die sich nach diesem Verfahrensschritt ergebende Struktur ist in 14 dargestellt.
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In einem abschließenden Verfahrensschritt wird eine weitere Isolationsschicht 160 mit einer freiliegenden Oberfläche 162 auf die abgesenkte planarisierte Oberfläche 150 und die freiliegende Oberfläche 110 der Halbleiterschicht 108 abgeschieden. Dadurch wird erreicht, dass für die weitere Prozessierung auf dem aktiven Bereich nur die Prozesstoleranzen dieser Schicht und die Prozesstoleranzen nachfolgender Prozesse maßgeblich sind. Damit sind eng tolerierte Bauelemente fertigbar. Die sich hiernach ergebende Struktur ist in 15 dargestellt.
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Durch die in 15 gezeigte Struktur ist somit eine vertikale Isolation für ein Bauelement gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung hergestellt, wobei die Schicht 160 vorzugsweise vorgesehen ist. Ausgehend von dieser Struktur erfolgt die Fertigstellung des Bauelements, bei dem beschriebenen Ausführungsbeispiel der Schottky-Diode. Zunächst werden nasschemisch Öffnungen in die Isolationsschichten 140 und 160 eingebracht, um einen oder mehrere Bereich der vergrabene Schicht 104 und den aktiven Bereich 108 zur Kontaktierung freizulegen. Die freigelegten Kontaktbereiche werden silizidiert. Anschließend erfolgt das Abscheiden der Metallisierung, die Abscheidung und Strukturierung einer Passivierung sowie abschließend die Herstellung von Bumps.
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Der gesamte Prozessablauf zur Herstellung eines Halbleiterbauelementes gliedert sich vorzugsweise wie folgt:
- 1. Bereitstellen des hochdotierten Buried-Layers 104 in dem hochohmigem Substrat 100
- 2. Epitaktisches Aufwachsen der Halbleiterschicht 108
- 3. Anwenden eines modifizierten STI-Prozesses zur vertikalen Isolation und Planarisierung (VTI) gemäß 1 bis 15
- 4. Öffnen der Kontaktbereiche
- 5. Aufbringen des Schottky-Metalls mit anschließender Silizidierung
- 6. Metallisierung
- 7. Passivierung
- 8. Kontaktieren der Metallisierung mit Lötperlen (Bumps)
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Der entwickelte Prozess nutzt somit eine modifizierte Shallow-Trench-Isolations-Prozesstechnologie (STI) in Kombination mit einer während des Prozesses gewachsenen epitaktischen Siliziumschicht. Während beim standardisierten STI-Prozess überwiegend kleine bis kleinste Bereiche geätzt und mit Oxid verfüllt werden, wird gemäß dem vorliegenden Ansatz ein Verfahren benutzt, welches zu dem bekannten STI Verfahren invers arbeitet, so dass bis auf kleinste Silizium-Inseln, die die aktiven Diodenbereiche darstellen, das gesamte Substrat und die darin eingebettete vergrabene Schicht inklusive der auf dem Substrat und der vergrabenen Schicht angeordneten Schichten bis auf die auszubildenden Diodenbereiche rückgeätzt werden. Eine nachfolgende Verfüllung mit CVD-Oxiden, ein CMP-Schritt und eine nasschemische Ätzung erzeugt wiederum eine planare Oberfläche mit den offenliegenden aktiven Diodengebieten. Mit dieser Technik ist somit eine weitgehende Entkopplung von Leiterbahnen und dem Substrat bzw. des Buried-Layers zu erreichen, also eine vertikale Entkopplung (das Verfahren wird deshalb auch als Vertical Isolation Technique (VIT) bezeichnet).
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Weiterhin wird durch die Einführung von im wesentlichen mit niedriger Temperatur abgeschiedenen Isolationsschichten 130, 140 eine hohe Passivierung des Substrats 100 und der vergrabenen Schicht 104 erreicht, so dass das Substrat 100 und die vergrabene Schicht 104 nach dem CMP-Schritt und dem Entfernen der Nitridschicht 146 noch ausreichend geschützt sind, um jegliche Einflussnahme der Prozessierung auf die Silizium-Inseln zu verhindern. Das eigentliche Freilegen der Silizium-Inseln erfolgt durch die nasschemische Ätzung. Während der Standard STI-Prozess in erster Linie der lateralen Bauelementeisolation dient, wird im Gegensatz hierzu der erfindungsgemäß modifizierte STI-Prozess zur vertikalen Entkopplung (VIT) eingesetzt.
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Insbesondere findet die vorliegende Erfindung nicht nur Anwendung bei der Herstellung einer Schottky-Diode, sondern auch bei der Herstellung anderer Bauelemente.
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Die vorliegende Erfindung ist ferner nicht auf die in den bevorzugten Ausführungsbeispielen beschriebene vergrabene Schicht beschränkt. Die in dem Substrat angeordnete hochdotierte Region kann auf an sich bekannte Art erzeugt werden, z. B. epitakisch.
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Obwohl die bevorzugten Ausführungsbeispiele anhand von Silizium als Halbleitermaterial beschrieben wurde, ist die vorliegende Erfindung natürlich nicht auf dieses Material beschränkt, sondern findet auch für andere Halbleitermaterialien Anwendung.
