JP3137666B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3137666B2 JP3137666B2 JP03052469A JP5246991A JP3137666B2 JP 3137666 B2 JP3137666 B2 JP 3137666B2 JP 03052469 A JP03052469 A JP 03052469A JP 5246991 A JP5246991 A JP 5246991A JP 3137666 B2 JP3137666 B2 JP 3137666B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特に化合物半導体装置及びそのエッチング
方法に関する。
方法に係り、特に化合物半導体装置及びそのエッチング
方法に関する。
【０００２】
【従来の技術】化合物半導体装置の代表的なものにＨＢ
Ｔ（へテロ接合バイポーラトランジスタ）がある。この
ＨＢＴは、図４（ａ）に示すように、Ｎ型ＡｌＧａＡｓ
エミッタ層６２とｐ+ 型ＧａＡｌＡｓベース層６４との
ヘテロ接合を用いる。通常は、エミッタ注入効率を上げ
るために、ヘテロ接合近傍のＮ型ＡｌＧａＡｓエミッタ
層６２を例えばヘテロ接合面に向かってＡｌ0.3 Ｇａ
0.7 ＡｓからＡｌ0.1 Ｇａ0.9 Ａｓへ組成傾斜させてい
る。また、ｐ+ 型ＧａＡｌＡｓベース層６４も、電界を
持たせるために、Ｎ型ＡｌＧａＡｓエミッタ層６２との
ヘテロ接合面からコレクタ層に向かって例えばＡｌ0.1
Ｇａ0.9 ＡｓからＧａＡｓへ組成傾斜させている。こう
して、ＨＢＴのＮ型ＡｌＧａＡｓエミッタ層６２及びｐ
+ 型ＧａＡｌＡｓベース層６４は、組成の異なるＡｌＧ
ａＡｓから形成されている。
Ｔ（へテロ接合バイポーラトランジスタ）がある。この
ＨＢＴは、図４（ａ）に示すように、Ｎ型ＡｌＧａＡｓ
エミッタ層６２とｐ+ 型ＧａＡｌＡｓベース層６４との
ヘテロ接合を用いる。通常は、エミッタ注入効率を上げ
るために、ヘテロ接合近傍のＮ型ＡｌＧａＡｓエミッタ
層６２を例えばヘテロ接合面に向かってＡｌ0.3 Ｇａ
0.7 ＡｓからＡｌ0.1 Ｇａ0.9 Ａｓへ組成傾斜させてい
る。また、ｐ+ 型ＧａＡｌＡｓベース層６４も、電界を
持たせるために、Ｎ型ＡｌＧａＡｓエミッタ層６２との
ヘテロ接合面からコレクタ層に向かって例えばＡｌ0.1
Ｇａ0.9 ＡｓからＧａＡｓへ組成傾斜させている。こう
して、ＨＢＴのＮ型ＡｌＧａＡｓエミッタ層６２及びｐ
+ 型ＧａＡｌＡｓベース層６４は、組成の異なるＡｌＧ
ａＡｓから形成されている。
【０００３】ところで、ＨＢＴを作成するプロセスにお
いては、ｐ+ 型ＧａＡｌＡｓベース層６４に電極を設け
るために、Ｎ型ＡｌＧａＡｓエミッタ層６２をエッチン
グしてｐ+ 型ＧａＡｌＡｓベース層６４表面を露出させ
る。このとき、ｐ+ 型ＧａＡｌＡｓベース層６４表面を
露出させるのは、Ｎ型ＡｌＧａＡｓエミッタ層６２のエ
ッチングレートをもとに、エッチング時間を調節して行
っていた。しかしながら、この方法ではエッチング量の
制御性が悪いため、オーバーエッチングによりｐ+ 型Ｇ
ａＡｌＡｓベース層６４表面が削れ過ぎたり、エッチン
グ面が不均一となる問題があった。この為、ＨＢＴ高速
化のためにｐ+ 型ＧａＡｌＡｓベース層６４の厚さ、即
ちベース厚を薄膜化することに限度が生じていた。
いては、ｐ+ 型ＧａＡｌＡｓベース層６４に電極を設け
るために、Ｎ型ＡｌＧａＡｓエミッタ層６２をエッチン
グしてｐ+ 型ＧａＡｌＡｓベース層６４表面を露出させ
る。このとき、ｐ+ 型ＧａＡｌＡｓベース層６４表面を
露出させるのは、Ｎ型ＡｌＧａＡｓエミッタ層６２のエ
ッチングレートをもとに、エッチング時間を調節して行
っていた。しかしながら、この方法ではエッチング量の
制御性が悪いため、オーバーエッチングによりｐ+ 型Ｇ
ａＡｌＡｓベース層６４表面が削れ過ぎたり、エッチン
グ面が不均一となる問題があった。この為、ＨＢＴ高速
化のためにｐ+ 型ＧａＡｌＡｓベース層６４の厚さ、即
ちベース厚を薄膜化することに限度が生じていた。
【０００４】これを解決する手段として、例えば図４
（ｂ）に示される方法が提案されている（特開平１−２
４８５２４号参照）。即ち、Ｎ型ＡｌＧａＡｓエミッタ
層６６とｐ型ＧａＡｓベース層６８との間に例えば薄い
ｉ型ＩｎＧａＡｓ層７０を設けている。そして通常のフ
ォトリソグラフィー及びＲＩＥ（反応性イオンエッチン
グ）を用いてエッチングする際に、Ｎ型ＡｌＧａＡｓエ
ミッタ層６６とｉ型ＩｎＧａＡｓ層７０とのエッチング
速度の差を利用して、ｉ型ＩｎＧａＡｓ層７０をエッチ
ングストッパ層として用いる。従って、Ｎ型ＡｌＧａＡ
ｓエミッタ層６６のみを選択的にエッチング除去し、そ
のエッチングをｉ型ＩｎＧａＡｓ層７０表面で停止させ
ることができる。
（ｂ）に示される方法が提案されている（特開平１−２
４８５２４号参照）。即ち、Ｎ型ＡｌＧａＡｓエミッタ
層６６とｐ型ＧａＡｓベース層６８との間に例えば薄い
ｉ型ＩｎＧａＡｓ層７０を設けている。そして通常のフ
ォトリソグラフィー及びＲＩＥ（反応性イオンエッチン
グ）を用いてエッチングする際に、Ｎ型ＡｌＧａＡｓエ
ミッタ層６６とｉ型ＩｎＧａＡｓ層７０とのエッチング
速度の差を利用して、ｉ型ＩｎＧａＡｓ層７０をエッチ
ングストッパ層として用いる。従って、Ｎ型ＡｌＧａＡ
ｓエミッタ層６６のみを選択的にエッチング除去し、そ
のエッチングをｉ型ＩｎＧａＡｓ層７０表面で停止させ
ることができる。
【０００５】また、同様な技術として、図４（ｃ）に示
される方法が提案されている（特開平２−３６４号参
照）。即ち、Ｎ型ＡｌＧａＡｓエミッタ層６６とｐ型Ｇ
ａＡｓベース層６８との間に、ベースの一部として例え
ば薄いｐ型ＩｎＡｌＡｓ層７２を設けている。このた
め、上記図４（ｂ）に示される場合と同様にして、ｐ型
ＩｎＡｌＡｓ層７２をエッチングストッパ層として用い
ることにより、Ｎ型ＡｌＧａＡｓエミッタ層６６のみを
選択的にエッチング除去し、そのエッチングをｐ型Ｉｎ
ＡｌＡｓ層７２表面で停止させることができる。
される方法が提案されている（特開平２−３６４号参
照）。即ち、Ｎ型ＡｌＧａＡｓエミッタ層６６とｐ型Ｇ
ａＡｓベース層６８との間に、ベースの一部として例え
ば薄いｐ型ＩｎＡｌＡｓ層７２を設けている。このた
め、上記図４（ｂ）に示される場合と同様にして、ｐ型
ＩｎＡｌＡｓ層７２をエッチングストッパ層として用い
ることにより、Ｎ型ＡｌＧａＡｓエミッタ層６６のみを
選択的にエッチング除去し、そのエッチングをｐ型Ｉｎ
ＡｌＡｓ層７２表面で停止させることができる。
【０００６】このようにして、両技術とも、ｐ型ＧａＡ
ｓベース層６８のオーバーエッチングを防止し、ベース
面を精度良く露出することができる。
ｓベース層６８のオーバーエッチングを防止し、ベース
面を精度良く露出することができる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記両
技術とも、Ｎ型ＡｌＧａＡｓエミッタ層６６とｐ型Ｇａ
Ａｓベース層６８との間にＩｎを含んだ半導体層を形成
しており、そしてこのＩｎを含んだ半導体層はＡｌＧａ
Ａｓ層及びＧａＡｓ層と格子定数が異なるため、ｐｎ接
合界面に歪み入り半導体層を挿入することになる。この
ため、ｐｎ接合界面での再結合電流を増加させ、電流利
得の減少を起こすという問題があった。
技術とも、Ｎ型ＡｌＧａＡｓエミッタ層６６とｐ型Ｇａ
Ａｓベース層６８との間にＩｎを含んだ半導体層を形成
しており、そしてこのＩｎを含んだ半導体層はＡｌＧａ
Ａｓ層及びＧａＡｓ層と格子定数が異なるため、ｐｎ接
合界面に歪み入り半導体層を挿入することになる。この
ため、ｐｎ接合界面での再結合電流を増加させ、電流利
得の減少を起こすという問題があった。
【０００８】そこで本発明は、ベース面を制御性良く露
出させると共に、ｐｎ接合界面での再結合電流の増加を
抑制することができる半導体装置及びその製造方法を提
供することを目的とする。
出させると共に、ｐｎ接合界面での再結合電流の増加を
抑制することができる半導体装置及びその製造方法を提
供することを目的とする。
【０００９】
【課題を解決するための手段】図１は本発明の原理を説
明するための工程図である。ｐ+ 型ＧａＡｌＡｓベース
層２上に、第１のＮ型ＡｌＧａＡｓエミッタ層４、ｎ型
ＩｎＡｌＧａＡｓエッチングストッパ層６、第２のＮ型
ＡｌＧａＡｓエミッタ層８を順に積層する。
明するための工程図である。ｐ+ 型ＧａＡｌＡｓベース
層２上に、第１のＮ型ＡｌＧａＡｓエミッタ層４、ｎ型
ＩｎＡｌＧａＡｓエッチングストッパ層６、第２のＮ型
ＡｌＧａＡｓエミッタ層８を順に積層する。
【００１０】このとき、ｎ型ＩｎＡｌＧａＡｓエッチン
グストッパ層６の厚さは１〜１０ｎｍ程度と薄くするた
め、第１及び第２のＮ型ＡｌＧａＡｓエミッタ層４、８
と格子不整合は問題とならない。但し、格子定数が異な
るため、結晶構造の歪みは導入される。このため、第１
のＮ型ＡｌＧａＡｓエミッタ層４は一般に薄いほうがよ
いが、他方、ｎ型ＩｎＡｌＧａＡｓエッチングストッパ
層６の存在による結晶構造の歪みがｐ+ 型ＧａＡｌＡｓ
ベース層２とのｐｎ接合に影響しない程度の厚さである
ことを要する。従って、第１のＮ型ＡｌＧａＡｓエミッ
タ層４の厚さは１０〜５０ｎｍ程度が望ましい。
グストッパ層６の厚さは１〜１０ｎｍ程度と薄くするた
め、第１及び第２のＮ型ＡｌＧａＡｓエミッタ層４、８
と格子不整合は問題とならない。但し、格子定数が異な
るため、結晶構造の歪みは導入される。このため、第１
のＮ型ＡｌＧａＡｓエミッタ層４は一般に薄いほうがよ
いが、他方、ｎ型ＩｎＡｌＧａＡｓエッチングストッパ
層６の存在による結晶構造の歪みがｐ+ 型ＧａＡｌＡｓ
ベース層２とのｐｎ接合に影響しない程度の厚さである
ことを要する。従って、第１のＮ型ＡｌＧａＡｓエミッ
タ層４の厚さは１０〜５０ｎｍ程度が望ましい。
【００１１】また、ｎ型ＩｎＡｌＧａＡｓエッチングス
トッパ層６は、その伝導帯下端Ｅｃが両側の第１及び第
２のＮ型ＡｌＧａＡｓエミッタ層４、８の伝導帯下端Ｅ
ｃとほぼ等しくなるか又は小さくなるように、そのＩｎ
組成比を制御することが望ましい。これにより、ｎ型Ｉ
ｎＡｌＧａＡｓエッチングストッパ層６における電子の
充放電時間を短縮し、素子特性に対する影響を最小限に
抑えるためである。
トッパ層６は、その伝導帯下端Ｅｃが両側の第１及び第
２のＮ型ＡｌＧａＡｓエミッタ層４、８の伝導帯下端Ｅ
ｃとほぼ等しくなるか又は小さくなるように、そのＩｎ
組成比を制御することが望ましい。これにより、ｎ型Ｉ
ｎＡｌＧａＡｓエッチングストッパ層６における電子の
充放電時間を短縮し、素子特性に対する影響を最小限に
抑えるためである。
【００１２】こうしてｐ+ 型ＧａＡｌＡｓベース層２と
第１のＮ型ＡｌＧａＡｓエミッタ層４とのｐｎ接合界面
は、歪み入り半導体層が挿入されることなく、同じ格子
定数の半導体層によって形成されるため、歪みのない良
質のｐｎ接合となる（図１（ａ）参照）。次いで、フォ
トリソグラフィーを用い、第２のＮ型ＡｌＧａＡｓエミ
ッタ層８上に所定の形状にパターニングしたフォトレジ
スト１０をマスクとして、第２のＮ型ＡｌＧａＡｓエミ
ッタ層８をエッチングする。ここでエッチング方法とし
てウェットエッチングであればアンモニア：過酸化水
素：水の混合液を用い、ドライエッチングであればＣｌ
2 ，ＣＣｌ4 ，ＢＣｌ3 等の塩素系ガス、又はＢｒ2，
ＣＨ3 Ｂｒ等の臭素系ガスを用いたＲＩＥを行う。
第１のＮ型ＡｌＧａＡｓエミッタ層４とのｐｎ接合界面
は、歪み入り半導体層が挿入されることなく、同じ格子
定数の半導体層によって形成されるため、歪みのない良
質のｐｎ接合となる（図１（ａ）参照）。次いで、フォ
トリソグラフィーを用い、第２のＮ型ＡｌＧａＡｓエミ
ッタ層８上に所定の形状にパターニングしたフォトレジ
スト１０をマスクとして、第２のＮ型ＡｌＧａＡｓエミ
ッタ層８をエッチングする。ここでエッチング方法とし
てウェットエッチングであればアンモニア：過酸化水
素：水の混合液を用い、ドライエッチングであればＣｌ
2 ，ＣＣｌ4 ，ＢＣｌ3 等の塩素系ガス、又はＢｒ2，
ＣＨ3 Ｂｒ等の臭素系ガスを用いたＲＩＥを行う。
【００１３】このとき、これらのエッチャントは、第２
のＮ型ＡｌＧａＡｓエミッタ層８はエッチングするが、
ｎ型ＩｎＡｌＧａＡｓエッチングストッパ層６はエッチ
ングできない。これは、例えばＩｎのハロゲン化物Ｉｎ
Ｃｌ3 ，ＩｎＢｒ3 等が不揮発性であることによる。従
って、第２のＮ型ＡｌＧａＡｓエミッタ層８のみを選択
的にメサエッチングし、そのエッチングをｎ型ＩｎＡｌ
ＧａＡｓエッチングストッパ層６表面で停止させること
ができる（図１（ｂ）参照）。
のＮ型ＡｌＧａＡｓエミッタ層８はエッチングするが、
ｎ型ＩｎＡｌＧａＡｓエッチングストッパ層６はエッチ
ングできない。これは、例えばＩｎのハロゲン化物Ｉｎ
Ｃｌ3 ，ＩｎＢｒ3 等が不揮発性であることによる。従
って、第２のＮ型ＡｌＧａＡｓエミッタ層８のみを選択
的にメサエッチングし、そのエッチングをｎ型ＩｎＡｌ
ＧａＡｓエッチングストッパ層６表面で停止させること
ができる（図１（ｂ）参照）。
【００１４】次いで、再びフォトリソグラフィーを用
い、ベース領域となるべき所をフォトレジスト１２で覆
う。そしてこのフォトレジスト１２をマスクとして、ｐ
+ 型ＧａＡｌＡｓベース層２までの残りのｎ型ＩｎＡｌ
ＧａＡｓエッチングストッパ層６及び第１のＮ型ＡｌＧ
ａＡｓエミッタ層４をフッ酸、硫酸系のエッチング液で
エッチングする。このとき、第１のＮ型ＡｌＧａＡｓエ
ミッタ層４の厚さは１０〜５０ｎｍ程度と薄く、ｎ型Ｉ
ｎＡｌＧａＡｓエッチングストッパ層６を含めても最大
厚さ６０ｎｍのエッチングで済むため、充分なコントロ
ール・エッチングが可能である。従って、ｐ+ 型ＧａＡ
ｌＡｓベース層２がオーバ−エッチングされることな
く、制御性よくそのベース面を露出することができる
（図１（ｃ）参照）。
い、ベース領域となるべき所をフォトレジスト１２で覆
う。そしてこのフォトレジスト１２をマスクとして、ｐ
+ 型ＧａＡｌＡｓベース層２までの残りのｎ型ＩｎＡｌ
ＧａＡｓエッチングストッパ層６及び第１のＮ型ＡｌＧ
ａＡｓエミッタ層４をフッ酸、硫酸系のエッチング液で
エッチングする。このとき、第１のＮ型ＡｌＧａＡｓエ
ミッタ層４の厚さは１０〜５０ｎｍ程度と薄く、ｎ型Ｉ
ｎＡｌＧａＡｓエッチングストッパ層６を含めても最大
厚さ６０ｎｍのエッチングで済むため、充分なコントロ
ール・エッチングが可能である。従って、ｐ+ 型ＧａＡ
ｌＡｓベース層２がオーバ−エッチングされることな
く、制御性よくそのベース面を露出することができる
（図１（ｃ）参照）。
【００１５】
【作用】本発明は、ｐ+ 型ＧａＡｌＡｓベース層２とｐ
ｎ接合する第１のＮ型ＡｌＧａＡｓエミッタ層４と第２
のＮ型ＡｌＧａＡｓエミッタ層８との間にｎ型ＩｎＡｌ
ＧａＡｓエッチングストッパ層６を形成していることに
より、第２のＮ型ＡｌＧａＡｓエミッタ層８のメサエッ
チングを極めて容易にすると共に、ｐ+ 型ＧａＡｌＡｓ
ベース層２表面に至るｎ型ＩｎＡｌＧａＡｓエッチング
ストッパ層６及び第１のＮ型ＡｌＧａＡｓエミッタ層４
の充分なコントロール・エッチングを可能とする。
ｎ接合する第１のＮ型ＡｌＧａＡｓエミッタ層４と第２
のＮ型ＡｌＧａＡｓエミッタ層８との間にｎ型ＩｎＡｌ
ＧａＡｓエッチングストッパ層６を形成していることに
より、第２のＮ型ＡｌＧａＡｓエミッタ層８のメサエッ
チングを極めて容易にすると共に、ｐ+ 型ＧａＡｌＡｓ
ベース層２表面に至るｎ型ＩｎＡｌＧａＡｓエッチング
ストッパ層６及び第１のＮ型ＡｌＧａＡｓエミッタ層４
の充分なコントロール・エッチングを可能とする。
【００１６】このため、ｐ+ 型ＧａＡｌＡｓベース層２
表面を高精度かつ容易に露出することができる。この
為、ベース電極の形成が容易になると共に、ｐ+ 型Ｇａ
ＡｌＡｓベース層２の薄膜化を図り、素子の高速化を実
現することができる。また、結晶構造の歪みを生じるｎ
型ＩｎＡｌＧａＡｓエッチングストッパ層６をｐｎ接合
界面から離して形成しているため、再結合電流の増大を
抑制し、電流利得を維持する効果がある。
表面を高精度かつ容易に露出することができる。この
為、ベース電極の形成が容易になると共に、ｐ+ 型Ｇａ
ＡｌＡｓベース層２の薄膜化を図り、素子の高速化を実
現することができる。また、結晶構造の歪みを生じるｎ
型ＩｎＡｌＧａＡｓエッチングストッパ層６をｐｎ接合
界面から離して形成しているため、再結合電流の増大を
抑制し、電流利得を維持する効果がある。
【００１７】
【実施例】以下、本発明を実施例に基づいて説明する。
図２は本発明の一実施例によるＨＢＴの製造方法を説明
するための工程断面図、図３は図２のＨＢＴのエネルギ
ーバンドを示すバンドダイヤグラムである。半絶縁性Ｇ
ａＡｓ基板２２上に、ＭＢＥ（分子線エピタキシー）法
を用いて、厚さ３００ｎｍのｉ型ＧａＡｓバッファ層２
４、厚さ５００ｎｍ、不純物濃度５×１０18ｃｍ-3のｎ
+ 型ＧａＡｓサブコレクタ層２６、厚さ４００ｎｍ、不
純物濃度３×１０16ｃｍ-3のｎ型ＧａＡｓコレクタ層２
８、Ａｌ組成比ｘがｘ＝０からｘ＝０．１へ組成傾斜し
ている厚さ５０ｎｍ、不純物濃度４×１０19ｃｍ-3のｐ
+ 型ＡｌX Ｇａ1-X Ａｓベース層３０、Ａｌ組成比ｘが
ｘ＝０．１からｘ＝０．３へ組成傾斜している厚さ３０
ｎｍ、不純物濃度５×１０17ｃｍ-3のＮ型ＡｌX Ｇａ1-
X Ａｓエミッタグレード層３２、厚さ５０ｎｍ、不純物
濃度５×１０17ｃｍ-3のｎ型ＩｎＡｌＧａＡｓエッチン
グストッパ層３４、厚さ１５０ｎｍ、不純物濃度５×１
０17ｃｍ-3のＮ型ＡｌX Ｇａ1-X Ａｓ（ｘ＝０．３）エ
ミッタ層３６、Ａｌ組成比ｘがｘ＝０．３からｘ＝０へ
組成傾斜している厚さ３０ｎｍ、不純物濃度５×１０17
ｃｍ-3のＮ型ＡｌX Ｇａ1-X Ａｓエミッタグレード層３
８、厚さ１００ｎｍ、不純物濃度５×１０18ｃｍ-3のｎ
型ＧａＡｓ層４０とＩｎ組成比ｙがｙ＝０からｙ＝０．
５へ組成傾斜している厚さ１００ｎｍ、不純物濃度５×
１０18ｃｍ-3のｎ型ＩｎY Ｇａ1-Y Ａｓ層４２と厚さ５
０ｎｍ、不純物濃度５×１０19ｃｍ-3のｎ+ 型ＩｎY Ｇ
ａ1-Y Ａｓ（ｙ＝０．５）層４４とからなるエミッタキ
ャップ層４６を、順に成長する。
図２は本発明の一実施例によるＨＢＴの製造方法を説明
するための工程断面図、図３は図２のＨＢＴのエネルギ
ーバンドを示すバンドダイヤグラムである。半絶縁性Ｇ
ａＡｓ基板２２上に、ＭＢＥ（分子線エピタキシー）法
を用いて、厚さ３００ｎｍのｉ型ＧａＡｓバッファ層２
４、厚さ５００ｎｍ、不純物濃度５×１０18ｃｍ-3のｎ
+ 型ＧａＡｓサブコレクタ層２６、厚さ４００ｎｍ、不
純物濃度３×１０16ｃｍ-3のｎ型ＧａＡｓコレクタ層２
８、Ａｌ組成比ｘがｘ＝０からｘ＝０．１へ組成傾斜し
ている厚さ５０ｎｍ、不純物濃度４×１０19ｃｍ-3のｐ
+ 型ＡｌX Ｇａ1-X Ａｓベース層３０、Ａｌ組成比ｘが
ｘ＝０．１からｘ＝０．３へ組成傾斜している厚さ３０
ｎｍ、不純物濃度５×１０17ｃｍ-3のＮ型ＡｌX Ｇａ1-
X Ａｓエミッタグレード層３２、厚さ５０ｎｍ、不純物
濃度５×１０17ｃｍ-3のｎ型ＩｎＡｌＧａＡｓエッチン
グストッパ層３４、厚さ１５０ｎｍ、不純物濃度５×１
０17ｃｍ-3のＮ型ＡｌX Ｇａ1-X Ａｓ（ｘ＝０．３）エ
ミッタ層３６、Ａｌ組成比ｘがｘ＝０．３からｘ＝０へ
組成傾斜している厚さ３０ｎｍ、不純物濃度５×１０17
ｃｍ-3のＮ型ＡｌX Ｇａ1-X Ａｓエミッタグレード層３
８、厚さ１００ｎｍ、不純物濃度５×１０18ｃｍ-3のｎ
型ＧａＡｓ層４０とＩｎ組成比ｙがｙ＝０からｙ＝０．
５へ組成傾斜している厚さ１００ｎｍ、不純物濃度５×
１０18ｃｍ-3のｎ型ＩｎY Ｇａ1-Y Ａｓ層４２と厚さ５
０ｎｍ、不純物濃度５×１０19ｃｍ-3のｎ+ 型ＩｎY Ｇ
ａ1-Y Ａｓ（ｙ＝０．５）層４４とからなるエミッタキ
ャップ層４６を、順に成長する。
【００１８】このとき、図３のバンドダイヤグラムに示
されるように、Ｎ型ＡｌX Ｇａ1-XＡｓエミッタグレー
ド層３２、Ｎ型ＡｌX Ｇａ1-X Ａｓエミッタ層３６及び
Ｎ型ＡｌX Ｇａ1-X Ａｓエミッタグレード層３８からな
るエミッタ層４７は、その両側にグレード層を設け、そ
れぞれ接合するｐ+ 型ＡｌX Ｇａ1-X Ａｓベース層３０
及びエミッタキャップ層４６のｎ型ＧａＡｓ層４０と格
子整合をとっている。同様に、ｐ+ 型ＡｌX Ｇａ1-X Ａ
ｓベース層３０も、組成傾斜して接合するｎ型ＧａＡｓ
コレクタ層２８と格子整合をとっている。
されるように、Ｎ型ＡｌX Ｇａ1-XＡｓエミッタグレー
ド層３２、Ｎ型ＡｌX Ｇａ1-X Ａｓエミッタ層３６及び
Ｎ型ＡｌX Ｇａ1-X Ａｓエミッタグレード層３８からな
るエミッタ層４７は、その両側にグレード層を設け、そ
れぞれ接合するｐ+ 型ＡｌX Ｇａ1-X Ａｓベース層３０
及びエミッタキャップ層４６のｎ型ＧａＡｓ層４０と格
子整合をとっている。同様に、ｐ+ 型ＡｌX Ｇａ1-X Ａ
ｓベース層３０も、組成傾斜して接合するｎ型ＧａＡｓ
コレクタ層２８と格子整合をとっている。
【００１９】そしてエミッタ層４７のＮ型ＡｌX Ｇａ
1-X Ａｓエミッタグレード層３２とＮ型ＡｌX Ｇａ1-X
Ａｓエミッタ層３６との間に挟まれたｎ型ＩｎＡｌＧａ
Ａｓエッチングストッパ層３４は、その伝導帯下端Ｅｃ
がＮ型ＡｌX Ｇａ1-X Ａｓエミッタ層３６の伝導帯下端
Ｅｃとほぼ等しくなるか又は小さくなるように、そのＩ
ｎ組成比を制御する。これにより、ｎ型ＩｎＡｌＧａＡ
ｓエッチングストッパ層３４における伝導帯下端Ｅｃの
不連続がほとんど無くなるか、また在って凹形状になる
ため、このｎ型ＩｎＡｌＧａＡｓエッチングストッパ層
３４における電子の充放電時間を短縮する効果がある。
1-X Ａｓエミッタグレード層３２とＮ型ＡｌX Ｇａ1-X
Ａｓエミッタ層３６との間に挟まれたｎ型ＩｎＡｌＧａ
Ａｓエッチングストッパ層３４は、その伝導帯下端Ｅｃ
がＮ型ＡｌX Ｇａ1-X Ａｓエミッタ層３６の伝導帯下端
Ｅｃとほぼ等しくなるか又は小さくなるように、そのＩ
ｎ組成比を制御する。これにより、ｎ型ＩｎＡｌＧａＡ
ｓエッチングストッパ層３４における伝導帯下端Ｅｃの
不連続がほとんど無くなるか、また在って凹形状になる
ため、このｎ型ＩｎＡｌＧａＡｓエッチングストッパ層
３４における電子の充放電時間を短縮する効果がある。
【００２０】また、ここでは、ｎ型ＩｎＡｌＧａＡｓエ
ッチングストッパ層３４がエミッタ層４７のＮ型ＡｌX
Ｇａ1-X Ａｓエミッタグレード層３２とＮ型ＡｌX Ｇａ
1-XＡｓエミッタ層３６との間に設けられているが、こ
れに限定されず、Ｎ型ＡｌXＧａ1-X Ａｓエミッタグレ
ード層３２中であっても、またＡｌ組成が均一なＮ型Ａ
ｌX Ｇａ1-X Ａｓエミッタ層３６中であってもよい。
ッチングストッパ層３４がエミッタ層４７のＮ型ＡｌX
Ｇａ1-X Ａｓエミッタグレード層３２とＮ型ＡｌX Ｇａ
1-XＡｓエミッタ層３６との間に設けられているが、こ
れに限定されず、Ｎ型ＡｌXＧａ1-X Ａｓエミッタグレ
ード層３２中であっても、またＡｌ組成が均一なＮ型Ａ
ｌX Ｇａ1-X Ａｓエミッタ層３６中であってもよい。
【００２１】次いで、エミッタキャップ層４６のｎ型Ｉ
ｎY Ｇａ1-Y Ａｓ層４２上にＷＳｉ又はＴｉ／Ｐｔ／Ａ
ｕを蒸着してエミッタ電極４８を形成する。続いて、所
定の形状にパターニングしたフォトレジスト（図示せ
ず）をマスクとしてエミッタメサエッチングを行う。こ
のエッチングはＣｌ2 ガスを用いたＲＩＥで行う。この
エミッタメサエッチングによってｎ型ＩｎＡｌＧａＡｓ
エッチングストッパ層３４表面を露出させた後、全面に
プラズマＣＶＤ法でＳｉＯ2 層を堆積し、ＣＨＦ3 ＋Ｃ
Ｆ4 混合ガスを用いたＲＩＥでエミッタメサ側壁にＳｉ
Ｏ2 サイドウォール５０を形成する。
ｎY Ｇａ1-Y Ａｓ層４２上にＷＳｉ又はＴｉ／Ｐｔ／Ａ
ｕを蒸着してエミッタ電極４８を形成する。続いて、所
定の形状にパターニングしたフォトレジスト（図示せ
ず）をマスクとしてエミッタメサエッチングを行う。こ
のエッチングはＣｌ2 ガスを用いたＲＩＥで行う。この
エミッタメサエッチングによってｎ型ＩｎＡｌＧａＡｓ
エッチングストッパ層３４表面を露出させた後、全面に
プラズマＣＶＤ法でＳｉＯ2 層を堆積し、ＣＨＦ3 ＋Ｃ
Ｆ4 混合ガスを用いたＲＩＥでエミッタメサ側壁にＳｉ
Ｏ2 サイドウォール５０を形成する。
【００２２】次いで、硫酸＋過酸化水素混合溶液を用
い、薄いｎ型ＩｎＡｌＧａＡｓエッチングストッパ層３
４とＮ型ＡｌX Ｇａ1-X Ａｓエミッタグレード層３２と
をコントロール・エッチングし、ｐ+ 型ＡｌX Ｇａ1-X
Ａｓベース層３０表面を露出させる。そしてこのｐ+ 型
ＡｌX Ｇａ1-X Ａｓベース層３０上にＴｉ／Ｐｔ／Ａｕ
を蒸着してベース電極５２を形成する。
い、薄いｎ型ＩｎＡｌＧａＡｓエッチングストッパ層３
４とＮ型ＡｌX Ｇａ1-X Ａｓエミッタグレード層３２と
をコントロール・エッチングし、ｐ+ 型ＡｌX Ｇａ1-X
Ａｓベース層３０表面を露出させる。そしてこのｐ+ 型
ＡｌX Ｇａ1-X Ａｓベース層３０上にＴｉ／Ｐｔ／Ａｕ
を蒸着してベース電極５２を形成する。
【００２３】次いで、所定の形状にパターニングしたフ
ォトレジスト（図示せず）をマスクとして余分なベース
電極５２をミリングした後、硫酸＋過酸化水素混合液を
用い、ｎ+ 型ＧａＡｓサブコレクタ層２６が露出するま
でベースメサエッチングを行う。そしてｎ+ 型ＧａＡｓ
サブコレクタ層２６上にＡｕＧｅ／Ａｕを蒸着してコレ
クタ電極５４を形成し、熱処理によりオーミックコンタ
クトを得る。以上のプロセスでＨＢＴが製作される。
ォトレジスト（図示せず）をマスクとして余分なベース
電極５２をミリングした後、硫酸＋過酸化水素混合液を
用い、ｎ+ 型ＧａＡｓサブコレクタ層２６が露出するま
でベースメサエッチングを行う。そしてｎ+ 型ＧａＡｓ
サブコレクタ層２６上にＡｕＧｅ／Ａｕを蒸着してコレ
クタ電極５４を形成し、熱処理によりオーミックコンタ
クトを得る。以上のプロセスでＨＢＴが製作される。
【００２４】なお、上記実施例においては、いわゆるエ
ミッタアップのＨＢＴの場合について述べたが、コレク
タアップの場合にも本発明を適用することができ、この
場合にはコレクタ層中にエッチングストッパ層を設ける
ことで同様の効果を奏することができる。また、本発明
は、ＨＢＴに適用されるばかりでなく、ほぼ同程度のエ
ッチング速度を有する２つの半導体層において、一方の
半導体層が極めて薄いため他方の半導体層のエッチング
をその境界面において高精度に停止する必要がある場
合、またその場合において境界面にエッチングストッパ
層を設けることが素子特性の観点から望ましくないとき
など、半導体装置のプロセスに広く活用することができ
る。
ミッタアップのＨＢＴの場合について述べたが、コレク
タアップの場合にも本発明を適用することができ、この
場合にはコレクタ層中にエッチングストッパ層を設ける
ことで同様の効果を奏することができる。また、本発明
は、ＨＢＴに適用されるばかりでなく、ほぼ同程度のエ
ッチング速度を有する２つの半導体層において、一方の
半導体層が極めて薄いため他方の半導体層のエッチング
をその境界面において高精度に停止する必要がある場
合、またその場合において境界面にエッチングストッパ
層を設けることが素子特性の観点から望ましくないとき
など、半導体装置のプロセスに広く活用することができ
る。
【００２５】
【発明の効果】以上説明したように本発明によれば、第
１の半導体層と、第１の半導体層上に形成され、所定の
エッチング法に対して第１の半導体層とほぼ同程度のエ
ッチング速度を有する第２の半導体層と、第２の半導体
層中であって第１の半導体層の近傍に形成され、所定の
エッチング法に対して第２の半導体層と異なるエッチン
グ速度を有する第３の半導体層とを具備することによ
り、第１の半導体層と第２の半導体層との界面特性に悪
影響を及ぼすことなく、第２の半導体層のエッチングを
第１の半導体層との境界において制御性よく停止させる
ことができる。
１の半導体層と、第１の半導体層上に形成され、所定の
エッチング法に対して第１の半導体層とほぼ同程度のエ
ッチング速度を有する第２の半導体層と、第２の半導体
層中であって第１の半導体層の近傍に形成され、所定の
エッチング法に対して第２の半導体層と異なるエッチン
グ速度を有する第３の半導体層とを具備することによ
り、第１の半導体層と第２の半導体層との界面特性に悪
影響を及ぼすことなく、第２の半導体層のエッチングを
第１の半導体層との境界において制御性よく停止させる
ことができる。
【００２６】従って、例えばＨＢＴのエミッタメサエッ
チングに応用することにより、ベース面を制御性よく露
出させることができるため、ベース層の薄膜化を達成
し、素子の高速化を実現することができる。また、エッ
チングストッパ層がｐｎ接合界面から離れて設けられて
いるため、ｐｎ接合界面での再結合電流の増加を抑制
し、電流利得に寄与する効果もある。
チングに応用することにより、ベース面を制御性よく露
出させることができるため、ベース層の薄膜化を達成
し、素子の高速化を実現することができる。また、エッ
チングストッパ層がｐｎ接合界面から離れて設けられて
いるため、ｐｎ接合界面での再結合電流の増加を抑制
し、電流利得に寄与する効果もある。
【図１】本発明の原理を説明するための工程図である。
【図２】本発明の一実施例によるＨＢＴの製造方法を説
明するための工程断面図である。
明するための工程断面図である。
【図３】図２のＨＢＴのエネルギーバンドを示すバンド
ダイヤグラムである。
ダイヤグラムである。
【図４】従来のＨＢＴのエミッタ−ベース構造を説明す
るための概略図である。
るための概略図である。
２…ｐ+ 型ＧａＡｌＡｓベース層 ４…第１のＮ型ＡｌＧａＡｓエミッタ層 ６…ｎ型ＩｎＡｌＧａＡｓエッチングストッパ層 ８…第２のＮ型ＡｌＧａＡｓエミッタ層 １０、１２…フォトレジスト ２２…半絶縁性ＧａＡｓ基板 ２４…ｉ型ＧａＡｓバッファ層 ２６…ｎ+ 型ＧａＡｓサブコレクタ層 ２８…ｎ型ＧａＡｓコレクタ層 ３０…ｐ+ 型ＡｌX Ｇａ1-X Ａｓ（ｘ＝０〜０．１）ベ
ース層 ３２…Ｎ型ＡｌX Ｇａ1-X Ａｓ（ｘ＝０．１〜０．３）
エミッタグレード層 ３４…ｎ型ＩｎＡｌＧａＡｓエッチングストッパ層 ３６…Ｎ型ＡｌX Ｇａ1-X Ａｓ（ｘ＝０．３）エミッタ
層 ３８…Ｎ型ＡｌX Ｇａ1-X Ａｓ（ｘ＝０．３〜０）エミ
ッタグレード層 ４０…ｎ型ＧａＡｓ層 ４２…ｎ型ＩｎY Ｇａ1-Y Ａｓ（ｙ＝０〜０．５）層 ４４…ｎ+ 型ＩｎY Ｇａ1-Y Ａｓ（ｙ＝０．５）層 ４６…エミッタキャップ層 ４７…エミッタ層 ４８…エミッタ電極 ５０…ＳｉＯ2 サイドウォール ５２…ベース電極 ５４…コレクタ電極 ６２…Ｎ型ＡｌＧａＡｓエミッタ層 ６４…ｐ+ 型ＧａＡｌＡｓベース層 ６６…Ｎ型ＡｌＧａＡｓエミッタ層 ６８…ｐ型ＧａＡｓベース層 ７０…ｉ型ＩｎＧａＡｓ層 ７２…ｐ型ＩｎＡｌＡｓ層
ース層 ３２…Ｎ型ＡｌX Ｇａ1-X Ａｓ（ｘ＝０．１〜０．３）
エミッタグレード層 ３４…ｎ型ＩｎＡｌＧａＡｓエッチングストッパ層 ３６…Ｎ型ＡｌX Ｇａ1-X Ａｓ（ｘ＝０．３）エミッタ
層 ３８…Ｎ型ＡｌX Ｇａ1-X Ａｓ（ｘ＝０．３〜０）エミ
ッタグレード層 ４０…ｎ型ＧａＡｓ層 ４２…ｎ型ＩｎY Ｇａ1-Y Ａｓ（ｙ＝０〜０．５）層 ４４…ｎ+ 型ＩｎY Ｇａ1-Y Ａｓ（ｙ＝０．５）層 ４６…エミッタキャップ層 ４７…エミッタ層 ４８…エミッタ電極 ５０…ＳｉＯ2 サイドウォール ５２…ベース電極 ５４…コレクタ電極 ６２…Ｎ型ＡｌＧａＡｓエミッタ層 ６４…ｐ+ 型ＧａＡｌＡｓベース層 ６６…Ｎ型ＡｌＧａＡｓエミッタ層 ６８…ｐ型ＧａＡｓベース層 ７０…ｉ型ＩｎＧａＡｓ層 ７２…ｐ型ＩｎＡｌＡｓ層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−98937（ＪＰ，Ａ) 特開 平１−248524（ＪＰ，Ａ) 特開 平２−364（ＪＰ，Ａ) 特開 昭62−209865（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/302 H01L 21/306 - 21/3065 H01L 21/308 H01L 21/33 - 21/331 H01L 21/461 H01L 21/465 - 21/467 H01L 21/8222 - 21/8228 H01L 21/8232 H01L 27/06 - 27/06 101 H01L 27/08 - 27/08 101 H01L 27/082 H01L 29/00 - 29/267 H01L 29/30 - 29/38 H01L 29/68 - 29/737
Claims (2)
- 【請求項１】 一導電型のＡｌＧａＡｓベース層と、 前記ベース層に接して形成された反対導電型のＡｌＧａ
Ａｓエミッタ層と、 前記エミッタ層内の前記ベース層近傍に形成され、Ｉｎ
ＡｌＧａＡｓ四元混晶よりなるエッチングストッパ層を
有し、 前記エッチングストッパ層は、前記エミッタ層よりも遅
いエッチング速度を有し、伝導帯下端が前記エミッタ層
のそれと等しいか小さくなるようにＩｎの組成比が制御
されている ことを特徴とする半導体装置。 - 【請求項２】 一導電型のＡｌＧａＡｓベース層、反対
導電型のＡｌＧａＡｓ第１エミッタ層、ＩｎＡｌＧａＡ
ｓ四元混晶であって伝導帯下端が前記第１エミッタ層の
それと等しいか小さくなるようにＩｎの組成比が制御さ
れたエッチングストッパ層、前記反対導電型のＡｌＧａ
Ａｓ第２エミッタ層を順次積層する工程と、 前記エッチングストッパ層が露出するまで前記第２エミ
ッタ層を選択的にエッチングする工程と、 露出した前記エッチングストッパ層及びその下の前記第
１のエミッタ層をコントロール・エッチングして前記ベ
ース層を露出させる工程と を有する ことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03052469A JP3137666B2 (ja) | 1991-03-18 | 1991-03-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03052469A JP3137666B2 (ja) | 1991-03-18 | 1991-03-18 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04288838A JPH04288838A (ja) | 1992-10-13 |
| JP3137666B2 true JP3137666B2 (ja) | 2001-02-26 |
Family
ID=12915577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03052469A Expired - Fee Related JP3137666B2 (ja) | 1991-03-18 | 1991-03-18 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3137666B2 (ja) |
-
1991
- 1991-03-18 JP JP03052469A patent/JP3137666B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04288838A (ja) | 1992-10-13 |
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