JPH0666323B2 - ヘテロ接合バイポーラトランジスタの製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタの製造方法Info
- Publication number
- JPH0666323B2 JPH0666323B2 JP26563487A JP26563487A JPH0666323B2 JP H0666323 B2 JPH0666323 B2 JP H0666323B2 JP 26563487 A JP26563487 A JP 26563487A JP 26563487 A JP26563487 A JP 26563487A JP H0666323 B2 JPH0666323 B2 JP H0666323B2
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- Japan
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- semiconductor material
- emitter
- mask pattern
- electrode
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- Bipolar Transistors (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はヘテロ接合バイポーラトランジスタの製造方法
に関する。
に関する。
（従来の技術） 近年、半導体装置の高集積化および高速化に向けて活発
な研究開発が進められている。特に化合物半導体等のヘ
テロ接合を利用したバイポーラ・トランジスタ（以下、
ＨＢＴという）は、ベースを高ドーピングしてもエミッ
タ注入効率を高く保てるので高利得で高速性能を有し、
また分子線エピタキシャル成長法，有機金属気相成長
法，イオン注入技術等の化合物半導体の薄膜多層プロセ
ス技術の進展によりその実現が可能となったので、きわ
めて注目されているデバイスである。
な研究開発が進められている。特に化合物半導体等のヘ
テロ接合を利用したバイポーラ・トランジスタ（以下、
ＨＢＴという）は、ベースを高ドーピングしてもエミッ
タ注入効率を高く保てるので高利得で高速性能を有し、
また分子線エピタキシャル成長法，有機金属気相成長
法，イオン注入技術等の化合物半導体の薄膜多層プロセ
ス技術の進展によりその実現が可能となったので、きわ
めて注目されているデバイスである。
一方、最近集束イオンビームを用いた技術の進展に伴っ
て、エッチング，蒸着，イオン注入等がマスクを用いず
に行うことが可能となったため、最近ではこのような集
束イオンビームの多機能性を利用して半導体デバイスの
セルフアライン化，微細化および構造の最適化を行う半
導体の製造技術が実現されつつある。高利得で高速高周
波特性のＨＢＴを実現するためには、ベース・エミッタ
容量，ベース・コレクタ容量，ベース抵抗等の寄生パラ
メータが低減されなければならない。これら寄生パラメ
ータの低減手段には通常、ベース層およびエミッタ層を
メサ形に形成することが行われる。
て、エッチング，蒸着，イオン注入等がマスクを用いず
に行うことが可能となったため、最近ではこのような集
束イオンビームの多機能性を利用して半導体デバイスの
セルフアライン化，微細化および構造の最適化を行う半
導体の製造技術が実現されつつある。高利得で高速高周
波特性のＨＢＴを実現するためには、ベース・エミッタ
容量，ベース・コレクタ容量，ベース抵抗等の寄生パラ
メータが低減されなければならない。これら寄生パラメ
ータの低減手段には通常、ベース層およびエミッタ層を
メサ形に形成することが行われる。
第２図は従来のヘテロ接合バイポーラ・トランジスタの
構造を示す断面図で、半絶縁性ＧａＡｓ基板１上に形成
されたｎ−ＧａＡｓコレクタ層２上にｐ−ＧａＡｓベー
ス層３およびｎ−ＡｌＧａＡｓエミッタ層４をそれぞれ
セルフアライン構造のメサ形に設けたものである。この
構造のトランジスタは、基板１上に積層形成した最上層
のｎ−ＡｌＧａＡｓ層上に所定のパターンを有するマス
クを用いてエミッタ電極４５を形成し、更にウェット・
エッチング法によってメサ形エミッタ層４を形成した後
AuZnベース電極３３をメサ形エミッタ層４に対してセル
フアライン的に形成し、また、その下層のｐ−ＧａＡｓ
層を同じく選択的エッチングしてメサ形ベース層３を形
成した後最後に露出したｎ−ＧａＡｓコレクタ層２上に
AuGeコレクタ電極２２を形成して作られたものである。
構造を示す断面図で、半絶縁性ＧａＡｓ基板１上に形成
されたｎ−ＧａＡｓコレクタ層２上にｐ−ＧａＡｓベー
ス層３およびｎ−ＡｌＧａＡｓエミッタ層４をそれぞれ
セルフアライン構造のメサ形に設けたものである。この
構造のトランジスタは、基板１上に積層形成した最上層
のｎ−ＡｌＧａＡｓ層上に所定のパターンを有するマス
クを用いてエミッタ電極４５を形成し、更にウェット・
エッチング法によってメサ形エミッタ層４を形成した後
AuZnベース電極３３をメサ形エミッタ層４に対してセル
フアライン的に形成し、また、その下層のｐ−ＧａＡｓ
層を同じく選択的エッチングしてメサ形ベース層３を形
成した後最後に露出したｎ−ＧａＡｓコレクタ層２上に
AuGeコレクタ電極２２を形成して作られたものである。
（発明が解決しようとする問題点） このように従来のＨＢＴは、エミッタ・メサがウェット
・エッチングによって形成されるため構造的に弱く、特
にエミッタ・メサの面積が小さい場合にはエミッタ・メ
サのサイド・エッチング効果によってエミッタ電極が剥
がれる場合が生じる。このようなＨＢＴは、セルフアラ
イン構造になってはいるもののエミッタ・メサを微細化
すること、すなわち、ベース・エミッタ容量の低減化を
はかることが実質的に不可能であるので、優れた高速高
周波特性を期待できないのが現状である。
・エッチングによって形成されるため構造的に弱く、特
にエミッタ・メサの面積が小さい場合にはエミッタ・メ
サのサイド・エッチング効果によってエミッタ電極が剥
がれる場合が生じる。このようなＨＢＴは、セルフアラ
イン構造になってはいるもののエミッタ・メサを微細化
すること、すなわち、ベース・エミッタ容量の低減化を
はかることが実質的に不可能であるので、優れた高速高
周波特性を期待できないのが現状である。
本発明の目的は、上記の問題点に鑑み、エミッタ電極に
剥がれを生じることなきメサ形エミッタ層を微細なセル
フアライン構造に容易に形成することのできるヘテロ接
合バイポーラ．トランジスタの製造方法を提供すること
である。
剥がれを生じることなきメサ形エミッタ層を微細なセル
フアライン構造に容易に形成することのできるヘテロ接
合バイポーラ．トランジスタの製造方法を提供すること
である。
（問題点を解決するための手段） 本発明によれば、ヘテロ接合バイポーラトランジスタの
製造方法は、半絶縁性基板を準備する工程と、前記半絶
縁性基板上にコレクタ層，ベース層およびエミッタ層を
形成すべき第１の半導体材料，第２の半導体材料および
前記第２の半導体材料よりも広いバンドギャップを有す
る第３の半導体材料を順次積層形成する工程と，所定の
第１のマスク・パターンを用い前記第３の半導体材料層
を第２の半導体材料層に達するまで選択的に除去するメ
サ形エミッタ層形成工程と，前記メサ形エミッタ層およ
びその周辺のみを露出する所定の第２のマスク・パター
ンを用いベース電極用金属材料を基板全面に蒸着するベ
ース電極形成工程と，前記第２のマスク・パターン上の
ベース電極用金属材料膜をマスク・パターンと共に除去
するリフト・オフ工程と，基板全面にホト・レジストを
塗布し平坦化を行う前記第１のマスク・パターン上のベ
ース電極用金属材料膜の露出工程と，前記第１のマスク
・パターン上のベース電極用金属材料膜および第１のマ
スク・パターンを除去する前記メサ形エミッタ層の表面
露出工程と，前記メサ形エミッタ層の露出表面の周辺部
に高抵抗層を形成する集束イオンビーム注入工程と，エ
ミッタ電極用金属材料を基板全面に蒸着するエミッタ電
極形成工程と，前記ホト・レジスト上のエミッタ電極用
金属材料膜をホト・レジストと共に除去するリフト・オ
フ工程と、前記第３の半導体材料層を選択的にエッチン
グ除去し第１の半導体材料層の所定領域を露出せしめる
メサ形ベース層形成工程と、前記第１の半導体材料層の
露出領域上に選択的にコレクタ電極用金属材料膜を被着
するコレクタ電極形成工程とを含む構成を有している。
製造方法は、半絶縁性基板を準備する工程と、前記半絶
縁性基板上にコレクタ層，ベース層およびエミッタ層を
形成すべき第１の半導体材料，第２の半導体材料および
前記第２の半導体材料よりも広いバンドギャップを有す
る第３の半導体材料を順次積層形成する工程と，所定の
第１のマスク・パターンを用い前記第３の半導体材料層
を第２の半導体材料層に達するまで選択的に除去するメ
サ形エミッタ層形成工程と，前記メサ形エミッタ層およ
びその周辺のみを露出する所定の第２のマスク・パター
ンを用いベース電極用金属材料を基板全面に蒸着するベ
ース電極形成工程と，前記第２のマスク・パターン上の
ベース電極用金属材料膜をマスク・パターンと共に除去
するリフト・オフ工程と，基板全面にホト・レジストを
塗布し平坦化を行う前記第１のマスク・パターン上のベ
ース電極用金属材料膜の露出工程と，前記第１のマスク
・パターン上のベース電極用金属材料膜および第１のマ
スク・パターンを除去する前記メサ形エミッタ層の表面
露出工程と，前記メサ形エミッタ層の露出表面の周辺部
に高抵抗層を形成する集束イオンビーム注入工程と，エ
ミッタ電極用金属材料を基板全面に蒸着するエミッタ電
極形成工程と，前記ホト・レジスト上のエミッタ電極用
金属材料膜をホト・レジストと共に除去するリフト・オ
フ工程と、前記第３の半導体材料層を選択的にエッチン
グ除去し第１の半導体材料層の所定領域を露出せしめる
メサ形ベース層形成工程と、前記第１の半導体材料層の
露出領域上に選択的にコレクタ電極用金属材料膜を被着
するコレクタ電極形成工程とを含む構成を有している。
（作用） 本発明によれば、基板の表面側からのイオン注入により
形成されるエミッタ・メサ側面の高抵抗層は、エミッタ
電極の機械的強度を減ずることなくエミッタ・メサの実
効面積を低減してベース・エミッタ容量を実質的に減少
させるよう作用する。
形成されるエミッタ・メサ側面の高抵抗層は、エミッタ
電極の機械的強度を減ずることなくエミッタ・メサの実
効面積を低減してベース・エミッタ容量を実質的に減少
させるよう作用する。
（実施例） 以下図面を参照して本発明を詳細に説明する。
第１図(a)〜(g)は本発明の一実施例を示すヘテロ接合バ
イポーラ・トランジスタの製造工程図である。本実施例
によれば半絶縁性GaAs基板１がまず準備され、ついでこ
の半絶縁性GaAs基板１上に、ｎ−GaAsからなるコレクタ
層２，ｐ−GaAs層３６およびｎ−ＡｌGaAs層４６が順次
形成される〔第１図(a)参照〕。ここで、ｐ−GaAs層３
６およびｎ−ＡｌGaAs層４６はやがてベース層３および
エミッタ層４にそれぞれパターニングされる半導体層で
ある。つぎに、第１図(b)に示すように、シリコン酸化
膜（ＳｉＯ２）からなるマスク５を用いた反応性イオン
エッチング（ＲＩＥ）によって、ｎ−ＡｌGaAs層４６は
ｐ−GaAs層３６に達するまで選択的に除去され、メサ形
エミッタ層４に形成される。ついでマスク５を残したま
ま第１図(C)に示すように、ホトレジストからなるマス
ク９を用いてAuZnベース電極３３が形成される。ここ
で、３３ａ，３３ｂはこの工程によりマスク５および９
上にそれぞれ被着されるAuZn金属膜を示す。ついで、マ
スク９上に被着するAuZn金属膜３３ｂがマスクと共にリ
フトオフによって除去されたあと、基板全面にホト・レ
ジスト膜１７が塗布され、第１図(d)に示すように、こ
のホト・レジスト膜１７の平坦化を行なうことによって
SiO2マスク５上のAuZn金属膜３３ａが露出され、更にこ
のAuZn金属膜３３ａはSiO2マスク５と共にアルゴンイオ
ンミリングおよびフッ酸系エッチャントによって除去さ
れメサ形エミッタ層４の表面が露出される。ここで、第
１図(e)に示すように、集束イオンビーム法によってメ
サ形エミッタ層４の周辺部には水素イオンＨ＋が注入さ
れ高抵抗層８が形成される。次に第１図(f)に示すよう
に基板全面にAuGeからなるエミッタ電極用金属が蒸着さ
れ、更にホト・レジスト17と共にリフトオフすることに
よって余分な蒸着膜４５ａは除去されエミッタ電極４５
が形成される。最後に、周知の方法でｐ−GaAs層３６を
選択的にエッチングし、ｎ−GaAsコレクタ層２の所定部
分を露出させｐ−GaAsベース層３を形成すると共に、Au
Geからなる電極２２を設けると第１図(g)に示す構造の
本発明ヘテロ接合バイポーラトランジスタが得られる。
イポーラ・トランジスタの製造工程図である。本実施例
によれば半絶縁性GaAs基板１がまず準備され、ついでこ
の半絶縁性GaAs基板１上に、ｎ−GaAsからなるコレクタ
層２，ｐ−GaAs層３６およびｎ−ＡｌGaAs層４６が順次
形成される〔第１図(a)参照〕。ここで、ｐ−GaAs層３
６およびｎ−ＡｌGaAs層４６はやがてベース層３および
エミッタ層４にそれぞれパターニングされる半導体層で
ある。つぎに、第１図(b)に示すように、シリコン酸化
膜（ＳｉＯ２）からなるマスク５を用いた反応性イオン
エッチング（ＲＩＥ）によって、ｎ−ＡｌGaAs層４６は
ｐ−GaAs層３６に達するまで選択的に除去され、メサ形
エミッタ層４に形成される。ついでマスク５を残したま
ま第１図(C)に示すように、ホトレジストからなるマス
ク９を用いてAuZnベース電極３３が形成される。ここ
で、３３ａ，３３ｂはこの工程によりマスク５および９
上にそれぞれ被着されるAuZn金属膜を示す。ついで、マ
スク９上に被着するAuZn金属膜３３ｂがマスクと共にリ
フトオフによって除去されたあと、基板全面にホト・レ
ジスト膜１７が塗布され、第１図(d)に示すように、こ
のホト・レジスト膜１７の平坦化を行なうことによって
SiO2マスク５上のAuZn金属膜３３ａが露出され、更にこ
のAuZn金属膜３３ａはSiO2マスク５と共にアルゴンイオ
ンミリングおよびフッ酸系エッチャントによって除去さ
れメサ形エミッタ層４の表面が露出される。ここで、第
１図(e)に示すように、集束イオンビーム法によってメ
サ形エミッタ層４の周辺部には水素イオンＨ＋が注入さ
れ高抵抗層８が形成される。次に第１図(f)に示すよう
に基板全面にAuGeからなるエミッタ電極用金属が蒸着さ
れ、更にホト・レジスト17と共にリフトオフすることに
よって余分な蒸着膜４５ａは除去されエミッタ電極４５
が形成される。最後に、周知の方法でｐ−GaAs層３６を
選択的にエッチングし、ｎ−GaAsコレクタ層２の所定部
分を露出させｐ−GaAsベース層３を形成すると共に、Au
Geからなる電極２２を設けると第１図(g)に示す構造の
本発明ヘテロ接合バイポーラトランジスタが得られる。
（本発明の効果） 以上詳細に説明したように、本発明によれば、メサ形エ
ミッタ層はドライ・エッチング法によって形成され、ま
た、この側面に対しては、基板の表面側からマスク形成
を必要としない集束イオン・ビーム法を用いてイオンを
注入し、エミッタ・メサの側面を高抵抗化することによ
ってエミッタ・メサの実効面積を低減し、ベース・エミ
ッタ容量を減らすことができるので、エミッタ電極の剥
がれがなく、且つ優れた高周波高速特性を有するセルフ
アライン化，微細化構造のトランジスタを容易に実現す
ることが可能である。
ミッタ層はドライ・エッチング法によって形成され、ま
た、この側面に対しては、基板の表面側からマスク形成
を必要としない集束イオン・ビーム法を用いてイオンを
注入し、エミッタ・メサの側面を高抵抗化することによ
ってエミッタ・メサの実効面積を低減し、ベース・エミ
ッタ容量を減らすことができるので、エミッタ電極の剥
がれがなく、且つ優れた高周波高速特性を有するセルフ
アライン化，微細化構造のトランジスタを容易に実現す
ることが可能である。
第１図(a)〜(g)は本発明の一実施例を示すヘテロ接合バ
イポーラ・トランジスタの製造工程図、第２図は従来の
ヘテロ接合バイポーラ・トランジスタの構造を示す断面
図である。 １……半絶縁性GaAs基板、２……ｎ−GaAsコレクタ層、
３……ｐ−GaAsメサ形ベース層、４……ｎ…ＡｌGaAsメ
サ形エミッタ層、５……SiO2マスク、８……高抵抗層、
９，１７……ホト・レジスト・マスク、２２……AuGeコ
レクタ電極、３３……AuZnベース電極、３３ａ，３３ｂ
……AuZn金属膜、３６……ｐ−GaAs層、４５……AuGeエ
ミッタ電極、４５ａ……AuGe金属膜、４６……ｎ−Ａｌ
GaAs層。
イポーラ・トランジスタの製造工程図、第２図は従来の
ヘテロ接合バイポーラ・トランジスタの構造を示す断面
図である。 １……半絶縁性GaAs基板、２……ｎ−GaAsコレクタ層、
３……ｐ−GaAsメサ形ベース層、４……ｎ…ＡｌGaAsメ
サ形エミッタ層、５……SiO2マスク、８……高抵抗層、
９，１７……ホト・レジスト・マスク、２２……AuGeコ
レクタ電極、３３……AuZnベース電極、３３ａ，３３ｂ
……AuZn金属膜、３６……ｐ−GaAs層、４５……AuGeエ
ミッタ電極、４５ａ……AuGe金属膜、４６……ｎ−Ａｌ
GaAs層。
Claims (1)
- 【請求項１】半絶縁性基板を準備する工程と、前記半絶
縁性基板上にコレクタ層、ベース層およびエミッタ層を
形成すべき第１の半導体材料、第２の半導体材料および
前記第２の半導体材料よりも広いバンドギャップを有す
る第３の半導体材料を順次積層形成する工程と、所定の
第１のマスク・パターンを用い前記第３の半導体材料層
を第２の半導体材料層に達するまで選択的に除去するメ
サ形エミッタ層形成工程と、前記メサ形エミッタ層およ
びその周辺のみを露出する所定の第２のマスク・パター
ンを用いベース電極用金属材料を基板全面に蒸着するベ
ース電極形成工程と、前記第２のマスク・パターン上の
ベース電極用金属材料膜をマスク・パターンと共に除去
するリフト・オフ工程と、基板全面にホト・レジストを
塗布し平坦化を行う前記第１のマスク・パターン上のベ
ース電極用金属材料膜の露出工程と、前記第１のマスク
・パターン上のベース電極用金属材料膜および第１のマ
スク・パターンを除去する前記メサ形エミッタ層の表面
露出工程と、前記メサ形エミッタ層の露出表面の周辺部
に高抵抗層を形成する集束イオンビーム注入工程と、エ
ミッタ電極用金属材料を基板全面に蒸着するエミッタ電
極形成工程と、前記ホト・レジスト上のエミッタ電極用
金属材料膜をホト・レジストと共に除去するリフト・オ
フ工程と、前記第２の半導体材料層を選択的にエッチン
グ除去し第１の半導体材料層の所定領域を露出せしめる
メサ形ベース層形成工程と、前記第１の半導体材料層の
露出領域上に選択的にコレクタ電極用金属材料膜を被着
するコレクタ電極形成工程とを含むことを特徴とするヘ
テロ接合バイポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26563487A JPH0666323B2 (ja) | 1987-10-20 | 1987-10-20 | ヘテロ接合バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26563487A JPH0666323B2 (ja) | 1987-10-20 | 1987-10-20 | ヘテロ接合バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01107572A JPH01107572A (ja) | 1989-04-25 |
| JPH0666323B2 true JPH0666323B2 (ja) | 1994-08-24 |
Family
ID=17419860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26563487A Expired - Lifetime JPH0666323B2 (ja) | 1987-10-20 | 1987-10-20 | ヘテロ接合バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666323B2 (ja) |
-
1987
- 1987-10-20 JP JP26563487A patent/JPH0666323B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01107572A (ja) | 1989-04-25 |
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