JP3137661B2 - ヘテロバイポーラトランジスタの製造方法 - Google Patents
ヘテロバイポーラトランジスタの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Description
【０００１】
【産業上の利用分野】本発明はヘテロバイポーラトラン
ジスタの自己整合されたエミッタ−ベース複合部の製造
方法に関する。
ジスタの自己整合されたエミッタ−ベース複合部の製造
方法に関する。
【０００２】
【従来の技術】ＧａＡｓ／ＡｌＧａＡｓ系でヘテロバイ
ポーラトランジスタ（以下ＨＢと略省する）を製造する
場合、一般にコレクタ、ベース、エミッタ、コレクタ端
子及びエミッタ端子用のエピタキシャル層は全面的に析
出される。その後初めてこれらの層をパターン化し、種
々異なる工程（例えば注入、再エッチング処理）により
変化させ又は除去する。
ポーラトランジスタ（以下ＨＢと略省する）を製造する
場合、一般にコレクタ、ベース、エミッタ、コレクタ端
子及びエミッタ端子用のエピタキシャル層は全面的に析
出される。その後初めてこれらの層をパターン化し、種
々異なる工程（例えば注入、再エッチング処理）により
変化させ又は除去する。
【０００３】ＨＢＴの機能は、高ドープされたエミッタ
接触層の領域に自己整合されたエミッタ−ベース複合体
を形成することによって著しく左右される。これらの接
触層は通常ｎ+ ＧａＡｓ層及び傾斜したｎ+ Ｉｎy Ｇａ
1-y Ａｓ層からなる。
接触層の領域に自己整合されたエミッタ−ベース複合体
を形成することによって著しく左右される。これらの接
触層は通常ｎ+ ＧａＡｓ層及び傾斜したｎ+ Ｉｎy Ｇａ
1-y Ａｓ層からなる。
【０００４】ＨＢＴ製造中に接触層が完全に除去又は絶
縁されない場合、ＨＢＴ中の電流増幅を著しく減少させ
る不所望の寄生エミタ−ベース側壁ダイオードを生じ
る。公知の製造方法ではこの最適条件を得ることは極め
て困難である。
縁されない場合、ＨＢＴ中の電流増幅を著しく減少させ
る不所望の寄生エミタ−ベース側壁ダイオードを生じ
る。公知の製造方法ではこの最適条件を得ることは極め
て困難である。
【０００５】一般にエミッタ接触層は厚さ０．１〜０．
２μm のｎ+ＧａＡｓ（ドーピング濃度約５×１０18cm
-3)及びその上に成長させた厚さ0.03〜0.1μm の傾斜ｎ
+ ＩｎyＧａ1-yＡｓ層（ｙは０．５より大きい、ドーピ
ング濃度は１０19cm-3より大きい)からなる。自己整合処
理には高温安定性の珪化タンク゛ステンを使用する。この種の製
造処理の一つは、刊行物「IEDM86」の第274〜277頁(1986)
に掲載されたK. Ishii、T. Oshima 、T. Fatatsugi、F.
Fujii、N.Yokoyama、A. Shibatomi論文“High-Tempera
ture Stable Ｗ5Ｓｉ3／Ｉｎ0.53Ｇａ0.47Ａｓ Ohmic C
ontacts to GaAs For Self-Aligned HBTs ”に記載され
ている。この刊行物の第８図によれば、この製造処理の
場合まずヘテロバイポーラトランジスタ用として常用の
エピタキシャル層上に成長させたＩｎ0.53Ｇａ0.47Ａｓ
層上にＷ5Ｓｉ3フィルムを設ける。この珪化タングステ
ンフィルム及びその下に存在するエミッタ接触層をエミ
ッタの形でエッチングし、ベース領域を形成するために
ベリリウムイオンを注入する。その際珪化タングステン
は注入マスクとして利用する。注入部を完全に実施した
後、ベース電極を慣用のフォトリソグラフィ法により作
る。
２μm のｎ+ＧａＡｓ（ドーピング濃度約５×１０18cm
-3)及びその上に成長させた厚さ0.03〜0.1μm の傾斜ｎ
+ ＩｎyＧａ1-yＡｓ層（ｙは０．５より大きい、ドーピ
ング濃度は１０19cm-3より大きい)からなる。自己整合処
理には高温安定性の珪化タンク゛ステンを使用する。この種の製
造処理の一つは、刊行物「IEDM86」の第274〜277頁(1986)
に掲載されたK. Ishii、T. Oshima 、T. Fatatsugi、F.
Fujii、N.Yokoyama、A. Shibatomi論文“High-Tempera
ture Stable Ｗ5Ｓｉ3／Ｉｎ0.53Ｇａ0.47Ａｓ Ohmic C
ontacts to GaAs For Self-Aligned HBTs ”に記載され
ている。この刊行物の第８図によれば、この製造処理の
場合まずヘテロバイポーラトランジスタ用として常用の
エピタキシャル層上に成長させたＩｎ0.53Ｇａ0.47Ａｓ
層上にＷ5Ｓｉ3フィルムを設ける。この珪化タングステ
ンフィルム及びその下に存在するエミッタ接触層をエミ
ッタの形でエッチングし、ベース領域を形成するために
ベリリウムイオンを注入する。その際珪化タングステン
は注入マスクとして利用する。注入部を完全に実施した
後、ベース電極を慣用のフォトリソグラフィ法により作
る。
【０００６】多くの公知のＨＢＴ処理法においては、例
えば珪化タングステンを反応性イオンエッチング（ＣＦ
4又はＳＦ6）によりパターン化し、ＩｎＧａＡｓ及びｎ
+ＧａＡｓ接触層をこれらの物質に応じた乾式エッチン
グ法でエッチングする。湿式化学エッチングもまた接触
層を再エッチングするのに使用される。この種の方法は
「Electronics Letters 」２５、１１７５−１１７７
（１９８９）に掲載されたR. J. Malik 、L. M. Lundar
di、R. W. Ryan. S. C. Schunk、M. D. Feuer の論文
“Submicron Scaling of AlGaAs/GaAs Self-Aligned Th
in Emitter Heterojunction Bipolar Transistors(SATE
-HBT) with Current Gain Independent of Emitter Are
a ”に記載されている。この方法の場合ＧａＡｓからな
る半絶縁性の基板上にｎドープされたＧａＡｓ層、ｎド
ープされたＡｌＧａＡｓ層、ｎドープされたＧａＡｓ
層、低ｎドープされたＧａＡｓ層、ｐドープされたＡｌ
ＧａＡｓ層、ｎドープされたＡｌＧａＡｓ層、ｎドープ
されたＧａＡｓ層、ｎドープされたＧａＩｎＡｓ層から
なるエピタキシャル成層を成長させる。その上にタング
ステン層を全面的に析出し、そのタングステン層上に引
上げ法でＴｉ／Ａｕ／Ｎｉ成層からなるエミッタを作
り、引続き反応性イオンエッチングによりタングステン
層をこのエミッタの寸法に再エッチングする。次の工程
ではＧａＩｎＡｓからなる被覆層を再エッチングするた
め湿式化学エッチングを使用し、その後その下に存在す
るＧａＡｓ層を反応性イオンエッチングにより選択的に
再エッチングする。その後ＡｌＧａＡｓからなるエミッ
タ層が露出し、引上げ法によりＡｕＢｅ接触部を設け
る。ｎドープされたＡｌＧａＡｓ層まで成層を側方再エ
ッチングすることによりこれをコレクタの接触部として
露出させる。その際再び湿式化学エッチング及び選択的
な反応性イオンエッチングを使用する。この方法の場合
エミッタとベースとの間の漏れ電流を除去すること、す
なわちエミッタ−ベース側壁ダイオードを最適に排除す
ることは大きな問題である。
えば珪化タングステンを反応性イオンエッチング（ＣＦ
4又はＳＦ6）によりパターン化し、ＩｎＧａＡｓ及びｎ
+ＧａＡｓ接触層をこれらの物質に応じた乾式エッチン
グ法でエッチングする。湿式化学エッチングもまた接触
層を再エッチングするのに使用される。この種の方法は
「Electronics Letters 」２５、１１７５−１１７７
（１９８９）に掲載されたR. J. Malik 、L. M. Lundar
di、R. W. Ryan. S. C. Schunk、M. D. Feuer の論文
“Submicron Scaling of AlGaAs/GaAs Self-Aligned Th
in Emitter Heterojunction Bipolar Transistors(SATE
-HBT) with Current Gain Independent of Emitter Are
a ”に記載されている。この方法の場合ＧａＡｓからな
る半絶縁性の基板上にｎドープされたＧａＡｓ層、ｎド
ープされたＡｌＧａＡｓ層、ｎドープされたＧａＡｓ
層、低ｎドープされたＧａＡｓ層、ｐドープされたＡｌ
ＧａＡｓ層、ｎドープされたＡｌＧａＡｓ層、ｎドープ
されたＧａＡｓ層、ｎドープされたＧａＩｎＡｓ層から
なるエピタキシャル成層を成長させる。その上にタング
ステン層を全面的に析出し、そのタングステン層上に引
上げ法でＴｉ／Ａｕ／Ｎｉ成層からなるエミッタを作
り、引続き反応性イオンエッチングによりタングステン
層をこのエミッタの寸法に再エッチングする。次の工程
ではＧａＩｎＡｓからなる被覆層を再エッチングするた
め湿式化学エッチングを使用し、その後その下に存在す
るＧａＡｓ層を反応性イオンエッチングにより選択的に
再エッチングする。その後ＡｌＧａＡｓからなるエミッ
タ層が露出し、引上げ法によりＡｕＢｅ接触部を設け
る。ｎドープされたＡｌＧａＡｓ層まで成層を側方再エ
ッチングすることによりこれをコレクタの接触部として
露出させる。その際再び湿式化学エッチング及び選択的
な反応性イオンエッチングを使用する。この方法の場合
エミッタとベースとの間の漏れ電流を除去すること、す
なわちエミッタ−ベース側壁ダイオードを最適に排除す
ることは大きな問題である。
【０００７】
【発明が解決しようとする課題】本発明の課題は、容易
に実施することができ、またエピタキシャル層の再エッ
チングと関連する問題点を回避し得る、自己整合された
エミッタ−ベース複合部を製造する方法を提供すること
にある。
に実施することができ、またエピタキシャル層の再エッ
チングと関連する問題点を回避し得る、自己整合された
エミッタ−ベース複合部を製造する方法を提供すること
にある。
【０００８】
【課題を解決するための手段】上述の課題を解決するた
め、本発明においては、ベース領域に対して予め設定さ
れた順序でエピタキシャル層を成長させ、更にその上に
設けられたダミーエミッタによって、ベース領域に対し
て予め設定されたベース注入部を設け、次にダミーエミ
ッタにより被覆されていない領域を覆う誘電体マスクを
設け、次いでダミーエミッタを除去し、ベース注入部を
完全に修復した後、エミッタ接触層及びエミッタ金属化
部を、この誘電体マスクを使用して設け、最後に誘電体
マスクを除去した後、通常のマスク法を使用してベース
金属化部を設ける。
め、本発明においては、ベース領域に対して予め設定さ
れた順序でエピタキシャル層を成長させ、更にその上に
設けられたダミーエミッタによって、ベース領域に対し
て予め設定されたベース注入部を設け、次にダミーエミ
ッタにより被覆されていない領域を覆う誘電体マスクを
設け、次いでダミーエミッタを除去し、ベース注入部を
完全に修復した後、エミッタ接触層及びエミッタ金属化
部を、この誘電体マスクを使用して設け、最後に誘電体
マスクを除去した後、通常のマスク法を使用してベース
金属化部を設ける。
【０００９】本発明の他の構成は請求項２以下に示され
ている。
ている。
【００１０】
【実施例】本発明による製造方法の詳細を図１〜図１２
に基づき説明する。
に基づき説明する。
【００１１】本発明方法の場合、ヘテロバイポーラトラ
ンジスタ用の成層を第１のエピタキシャル工程で、ヘテ
ロバイポーラトランジスタの再エッチングされたか又は
絶縁注入された部分で最適のエミッタ−ベース成層に相
当する層までのみ成長させる。ベース領域をエミッタ領
域に対して自己整合的に準備し、エミッタ接触層をその
後初めて第２のエピタキシャル工程でベース領域に対し
て自己整合的に選択して成長及び接触化する。
ンジスタ用の成層を第１のエピタキシャル工程で、ヘテ
ロバイポーラトランジスタの再エッチングされたか又は
絶縁注入された部分で最適のエミッタ−ベース成層に相
当する層までのみ成長させる。ベース領域をエミッタ領
域に対して自己整合的に準備し、エミッタ接触層をその
後初めて第２のエピタキシャル工程でベース領域に対し
て自己整合的に選択して成長及び接触化する。
【００１２】第１のエピタキシャル工程で、ヘテロバイ
ポーラトランジスタに常用の層（サブコレクタ層、コレ
クタ層、ベース層、例えばＡｌＧａＡｓからなるエミッ
タ層及びＧａＡｓ系の低ｎドープされた薄いＧａＡｓ
層）を基板上に成長させる。このエピタキシャル層１上
に薄いスパッタ層２（例えば１００nmのＳｉＮ）を析出
させる。その上に写真法によりダミーエミッタ３を製造
する（図１参照）。次のｐ+ 注入用のスペーサとして厚
さ０．３〜０．５μm の第１誘電体層４（例えばＳｉ
Ｎ）を全面的に析出させる（例えばＣＶＤ法により）。
次いで後のベース接触端子のためのｐ+注入を図１の矢
印で示すように行う。
ポーラトランジスタに常用の層（サブコレクタ層、コレ
クタ層、ベース層、例えばＡｌＧａＡｓからなるエミッ
タ層及びＧａＡｓ系の低ｎドープされた薄いＧａＡｓ
層）を基板上に成長させる。このエピタキシャル層１上
に薄いスパッタ層２（例えば１００nmのＳｉＮ）を析出
させる。その上に写真法によりダミーエミッタ３を製造
する（図１参照）。次のｐ+ 注入用のスペーサとして厚
さ０．３〜０．５μm の第１誘電体層４（例えばＳｉ
Ｎ）を全面的に析出させる（例えばＣＶＤ法により）。
次いで後のベース接触端子のためのｐ+注入を図１の矢
印で示すように行う。
【００１３】引続き第２の誘電体層５（例えばＳｉＮ）
を析出させ（例えばＣＶＤ法により）、その結果誘電体
の全層厚はダミーエミッタ３の厚さにほぼ匹敵するもの
となる。次いで更に表面を平坦化するためのフォトワニ
ス層６（例えばＡＺ１１１）を全面に設ける。この設け
られた層の列及びベース注入部９は図２に示されてい
る。
を析出させ（例えばＣＶＤ法により）、その結果誘電体
の全層厚はダミーエミッタ３の厚さにほぼ匹敵するもの
となる。次いで更に表面を平坦化するためのフォトワニ
ス層６（例えばＡＺ１１１）を全面に設ける。この設け
られた層の列及びベース注入部９は図２に示されてい
る。
【００１４】更にフォトワニス層６、第１及び第２誘電
体層４、５を、もとのフォトワニスパターン、すなわち
ダミーエミッタ３が再び露出されるまで再エッチングす
る。その際ダミーエミッタ３により被覆されていなかっ
たスパッタ層２の範囲で、第１及び場合によっては第２
誘電体層４、５の部分が誘電体マスク７として残留す
る。その間に存在するダミーエミッタ３は溶剤により又
は乾式エッチング工程（例えばＯ2 プラズマ）で除去す
る（図３及び図４参照）。
体層４、５を、もとのフォトワニスパターン、すなわち
ダミーエミッタ３が再び露出されるまで再エッチングす
る。その際ダミーエミッタ３により被覆されていなかっ
たスパッタ層２の範囲で、第１及び場合によっては第２
誘電体層４、５の部分が誘電体マスク７として残留す
る。その間に存在するダミーエミッタ３は溶剤により又
は乾式エッチング工程（例えばＯ2 プラズマ）で除去す
る（図３及び図４参照）。
【００１５】更にｐ+ 注入後の治癒を行う。引続き薄い
スパッタ層２をエミッタの範囲内、すなわち誘電体マス
ク７によって被覆されていない範囲内で湿式又は乾式化
学的に除去する。その際露出したエピタキシャル層１の
表面（低ｎドープされたＧａＡｓ層の表面）上にエミッ
タ接触層８を設ける。これらのエミッタ接触層８は例え
ばＧａＡｓ系で、厚さ０．１〜０．２μm の高さｎドー
プされたＧａＡｓ接触層及びインジウムの成分に勾配を
有する厚さ０．０３〜０．１μm のＩｎyＧａ1-yＡｓ接
触層であってよい。その際誘電体マスク７上にはいかな
るエピタキシャル層も成長しない（図５参照）。
スパッタ層２をエミッタの範囲内、すなわち誘電体マス
ク７によって被覆されていない範囲内で湿式又は乾式化
学的に除去する。その際露出したエピタキシャル層１の
表面（低ｎドープされたＧａＡｓ層の表面）上にエミッ
タ接触層８を設ける。これらのエミッタ接触層８は例え
ばＧａＡｓ系で、厚さ０．１〜０．２μm の高さｎドー
プされたＧａＡｓ接触層及びインジウムの成分に勾配を
有する厚さ０．０３〜０．１μm のＩｎyＧａ1-yＡｓ接
触層であってよい。その際誘電体マスク７上にはいかな
るエピタキシャル層も成長しない（図５参照）。
【００１６】次いで処理過程にもう一つの高温工程が設
定されている場合には例えばＷＳｉであってよいエミッ
タ金属化部に対する金属層を、又は例えばＧｅ／Ａｕ／
Ｃｒ／ＡｕもしくはＧｅ／Ａｕ／Ｎｉ／Ａｕのようなｎ
形半導体物質に対する他の接触層を全面に析出させる。
図６にはこの金属層１１がエミッタ金属化部１０として
の部分と共に示されている。誘電体マスク７をその上に
存在する金属層１１の部分と共に引上げ法で除去する。
図７に示すように、エミッタ層８及びエミッタ金属化部
１０がベース注入部９に対して自己整合されて形成され
ている構造が残る。エミッタ接触層８とベース注入部９
との間隔は第１誘電体層４の厚さに関して図１に示した
処理工程において一定の限定で調整可能である。
定されている場合には例えばＷＳｉであってよいエミッ
タ金属化部に対する金属層を、又は例えばＧｅ／Ａｕ／
Ｃｒ／ＡｕもしくはＧｅ／Ａｕ／Ｎｉ／Ａｕのようなｎ
形半導体物質に対する他の接触層を全面に析出させる。
図６にはこの金属層１１がエミッタ金属化部１０として
の部分と共に示されている。誘電体マスク７をその上に
存在する金属層１１の部分と共に引上げ法で除去する。
図７に示すように、エミッタ層８及びエミッタ金属化部
１０がベース注入部９に対して自己整合されて形成され
ている構造が残る。エミッタ接触層８とベース注入部９
との間隔は第１誘電体層４の厚さに関して図１に示した
処理工程において一定の限定で調整可能である。
【００１７】図８は突出した縁部を有するダミーエミッ
タ３を形成する実施例を示すものである。この場合図９
に示すように誘電体マスク７は傾斜側面を有し、従って
エミッタ金属化部はつながっている金属層１２として蒸
着される。この金属層１２は次の処理工程で初めて写真
法によりパターン化される。これは例えば図９に示すよ
うに、エミッタ金属化領域を被覆するワニスマスク１３
を用いて行うことができる。このワニスマスク１３によ
って被覆されていない金属層１２の部分はエッチング除
去する。その後誘電体マスク７を除去し、エミッタ金属
化層１４を、ベース金属化部１６に対するもう一つの金
属層１５を蒸着する際にマスクとして使用することがで
きる。このようにしてエミッタ金属化部１４に対して自
己整合されたベース金属化部１６が得られる。同時に、
注入されたベース領域（ベース注入部９）がエミッタに
対して自己整合される（図１０）。図８、９、１０はそ
れぞれ図１、６、７に相当する。
タ３を形成する実施例を示すものである。この場合図９
に示すように誘電体マスク７は傾斜側面を有し、従って
エミッタ金属化部はつながっている金属層１２として蒸
着される。この金属層１２は次の処理工程で初めて写真
法によりパターン化される。これは例えば図９に示すよ
うに、エミッタ金属化領域を被覆するワニスマスク１３
を用いて行うことができる。このワニスマスク１３によ
って被覆されていない金属層１２の部分はエッチング除
去する。その後誘電体マスク７を除去し、エミッタ金属
化層１４を、ベース金属化部１６に対するもう一つの金
属層１５を蒸着する際にマスクとして使用することがで
きる。このようにしてエミッタ金属化部１４に対して自
己整合されたベース金属化部１６が得られる。同時に、
注入されたベース領域（ベース注入部９）がエミッタに
対して自己整合される（図１０）。図８、９、１０はそ
れぞれ図１、６、７に相当する。
【００１８】図１１及び図１２は他の実施例を示すもの
で、この場合傾斜側面を有するダミーエミッタ３を形成
するが、これは引上げ工程を一層確実なものとし、また
エミッタ端子領域とベース端子領域との間隔を上記の実
施例に比べてさらに短縮させる。図１１に横断面図で示
した構造は図１に相当するものであり、図１２は図６に
相当する。更にダミーエミッタをフォトワニスから製造
する代わりに金属から製造することも可能である（例え
ばアルミニウム）。次に図４に相当する処理工程でダミ
ーエミッタを溶剤によってではなく、湿式化学エッチン
グ工程（例えば塩酸）で除去する。
で、この場合傾斜側面を有するダミーエミッタ３を形成
するが、これは引上げ工程を一層確実なものとし、また
エミッタ端子領域とベース端子領域との間隔を上記の実
施例に比べてさらに短縮させる。図１１に横断面図で示
した構造は図１に相当するものであり、図１２は図６に
相当する。更にダミーエミッタをフォトワニスから製造
する代わりに金属から製造することも可能である（例え
ばアルミニウム）。次に図４に相当する処理工程でダミ
ーエミッタを溶剤によってではなく、湿式化学エッチン
グ工程（例えば塩酸）で除去する。
【図１】本発明の一実施例の第１の処理工程における断
面図である。
面図である。
【図２】本発明の一実施例の第２の処理工程における断
面図である。
面図である。
【図３】本発明の一実施例の第３の処理工程における断
面図である。
面図である。
【図４】本発明の一実施例の第４の処理工程における断
面図である。
面図である。
【図５】本発明の一実施例の第５の処理工程における断
面図である。
面図である。
【図６】本発明の一実施例の第６の処理工程における断
面図である。
面図である。
【図７】本発明の一実施例の第７の処理工程における断
面図である。
面図である。
【図８】本発明の第２の実施例の第１の処理工程におけ
る断面図である。
る断面図である。
【図９】本発明の第２の実施例の第６の処理工程におけ
る断面図である。
る断面図である。
【図１０】本発明の第２の実施例の第７の処理工程にお
ける断面図である。
ける断面図である。
【図１１】本発明の第３の実施例の第１の処理工程にお
ける断面図である。
ける断面図である。
【図１２】本発明の第３の実施例の第６の処理工程にお
ける断面図である。
ける断面図である。
１ エピタキシャル層 ２ スパッタ層 ３ ダミーエミッタ ４ 第１誘電体層 ５ 第２誘電体層 ６ フォトワニス層 ７ 誘電体マスク ８ エミッタ接触部 ９ ベース注入部 １０ エミッタ金属化部 １１ 金属層 １２ 金属層 １３ ワニスマスク １４ エミッタ金属化部 １５ 金属層 １６ ベース金属化部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハンス‐ペーター、ツウイツクナグル ドイツ連邦共和国7000シユトウツトガル ト80、ブルツケンエツカー５ (56)参考文献 特開 昭63−287057（ＪＰ，Ａ) 特開 平１−251659（ＪＰ，Ａ) 特開 昭62−232160（ＪＰ，Ａ) 特開 昭62−232159（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 29/205 H01L 29/73
Claims (5)
- 【請求項１】 ベース領域に対して予め設定された順序
でエピタキシャル層（１）を成長させ、更にその上に設
けられたダミーエミッタ（３）によって、ベース領域に
対して予め設定されたベース注入部（９）を設け、次に
ダミーエミッタ（３）により被覆されていない領域を覆
う誘電体マスク（７）を設け、次いでダミーエミッタ
（３）を除去した後エミッタ接触部（８）を、誘電体マ
スク（７）により覆われていないそしてダミーエミッタ
（３）の除去後露出するエピタキシャル層（１）の領域
上に設け、次にエミッタ金属化部（１０）を、エミッタ
接触部（８）と誘電体マスク（７）との上に設け、次い
で誘電体マスク（７）を、その上に存在するエミッタ金
属化部（１０）の部分と共に除去した後、通常のマスク
法を使用してベース金属化部（１６）を設けることを特
徴とするヘテロバイポーラトランジスタの製造方法。 - 【請求項２】 エピタキシャル層（１）上にスパッタ層
（２）を全面的に、またはその上にフォトワニスからな
るダミーエミッタ（３）を、更にその上に第１誘電体層
（４）を全面的に設け、その後ベース注入部（９）を設
け、第２誘電体層（５）を全面的に少なくともダミーエ
ミッタ（３）の高さまで設け、更にその上に平坦なフォ
トワニス層（６）を設け、その後第１誘電体層（４）、
第２誘電体層（５）及びフォトワニス層（６）を、ダミ
ーエミッタ（３）の表面が露出しかつ第１及び第２誘電
体層（４、５）からダミーエミット（３）によって被覆
されていない領域でその一定量が誘電体マスク（７）と
して残る程度にエッチング除去し、ダミーエミッタ
（３）及びその下にあるスパッタ層（２）の部分を除去
し、エミッタ接触層（８）を成長させ、金属層（１１）
を全面的に設け、その後誘電体マスク（７）をその上に
あるこの金属層（１１）の部分と共に除去し、その結果
この金属層（１１）のうちエミッタ接触層（８）上の部
分がエミッタ金属化部（１０）として残されることを特
徴とする請求項１記載の製造方法。 - 【請求項３】 突出した縁部を有するダミーエミッタ
（３）を作ることを特徴とする請求項２記載の製造方
法。 - 【請求項４】 傾斜した側面を有するダミーエミッタ
（３）を作り、誘電体マスク（７）を除去する前にその
上にある金属層（１２）の部分をマスク法により除去す
ることを特徴とする請求項２記載の製造方法。 - 【請求項５】 エミッタ接触層（８）として二元半導体
物質からなる第１接触層及びその上に三元半導体物質か
らなる第２接触層を、第３の物質成分の一部に傾斜を持
たせて成長させることを特徴とする請求項１ないし４の
１つに記載の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP90100320.2 | 1990-01-08 | ||
| EP90100320A EP0436753B1 (de) | 1990-01-08 | 1990-01-08 | Verfahren zur Herstellung eines selbstjustierten Emitter-Basis-Komplexes |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04132230A JPH04132230A (ja) | 1992-05-06 |
| JP3137661B2 true JP3137661B2 (ja) | 2001-02-26 |
Family
ID=8203469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02415235A Expired - Fee Related JP3137661B2 (ja) | 1990-01-08 | 1990-12-27 | ヘテロバイポーラトランジスタの製造方法 |
Country Status (4)
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|---|---|
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| EP (1) | EP0436753B1 (ja) |
| JP (1) | JP3137661B2 (ja) |
| DE (1) | DE59005820D1 (ja) |
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|---|---|---|---|---|
| JP2618539B2 (ja) * | 1991-03-04 | 1997-06-11 | シャープ株式会社 | 半導体装置の製造方法 |
| FR2711451B1 (fr) * | 1993-10-18 | 1995-11-17 | Jackie Etrillard | Procédé d'obtention de contacts conducteurs auto-alignés pour composants électroniques. |
| US5436181A (en) * | 1994-04-18 | 1995-07-25 | Texas Instruments Incorporated | Method of self aligning an emitter contact in a heterojunction bipolar transistor |
| FR2804247B1 (fr) * | 2000-01-21 | 2002-04-12 | St Microelectronics Sa | Procede de realisation d'un transistor bipolaire a emetteur et base extrinseque auto-alignes |
| US6784467B1 (en) | 2002-08-13 | 2004-08-31 | Newport Fab, Llc | Method for fabricating a self-aligned bipolar transistor and related structure |
| US6867440B1 (en) * | 2002-08-13 | 2005-03-15 | Newport Fab, Llc | Self-aligned bipolar transistor without spacers and method for fabricating same |
| US7064415B1 (en) * | 2002-08-13 | 2006-06-20 | Newport Fab Llc | Self-aligned bipolar transistor having increased manufacturability |
| DE102004017166B4 (de) | 2004-04-01 | 2007-10-11 | Atmel Germany Gmbh | Verfahren zur Herstellung von Bipolar-Transistoren |
| DE102004021241A1 (de) * | 2004-04-30 | 2005-11-17 | Infineon Technologies Ag | Verfahren zur Herstellung eines planaren Spacers, eines zugehörigen Bipolartransistors und einer zugehörigen BiCMOS-Schaltungsanordnung |
| US7687887B1 (en) | 2006-12-01 | 2010-03-30 | National Semiconductor Corporation | Method of forming a self-aligned bipolar transistor structure using a selectively grown emitter |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3751972T2 (de) * | 1986-04-01 | 1997-05-22 | Matsushita Electric Ind Co Ltd | Bipolarer Transistor |
| US4711701A (en) * | 1986-09-16 | 1987-12-08 | Texas Instruments Incorporated | Self-aligned transistor method |
| US4868633A (en) * | 1986-10-22 | 1989-09-19 | Texas Instruments Incorporated | Selective epitaxy devices and method |
-
1990
- 1990-01-08 EP EP90100320A patent/EP0436753B1/de not_active Expired - Lifetime
- 1990-01-08 DE DE59005820T patent/DE59005820D1/de not_active Expired - Fee Related
- 1990-12-03 US US07/620,625 patent/US5093272A/en not_active Expired - Lifetime
- 1990-12-27 JP JP02415235A patent/JP3137661B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0436753A1 (de) | 1991-07-17 |
| EP0436753B1 (de) | 1994-05-25 |
| DE59005820D1 (de) | 1994-06-30 |
| JPH04132230A (ja) | 1992-05-06 |
| US5093272A (en) | 1992-03-03 |
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