JPH047099B2 - - Google Patents
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- JPH047099B2 JPH047099B2 JP14457986A JP14457986A JPH047099B2 JP H047099 B2 JPH047099 B2 JP H047099B2 JP 14457986 A JP14457986 A JP 14457986A JP 14457986 A JP14457986 A JP 14457986A JP H047099 B2 JPH047099 B2 JP H047099B2
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- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
〔概要〕
GaAs結晶とAlGaAs結晶をヘテロ構造に形成
したエミツタ電極を有するヘテロバイポーラトラ
ンジスタ（以下HBTと称する）の製造方法であ
つて、エミツタ領域を形成する結晶層の最上層に
InGaAsの結晶層を設け、このInGaAsの金属に
対するシヨツトキイバリアが低いことを利用して
この結晶層とベース領域を形成するGaAsの結晶
層上に同一材料で、かつセルフアライン法を用い
て同一工程でベース電極、およびエミツタ電極を
同時に形成するとともにエミツタ電極に隣接して
ベース電極を形成することで、形成される装置の
ベース抵抗を減少させ、高速動作を可能とした
HBTの製造方法の提供。
したエミツタ電極を有するヘテロバイポーラトラ
ンジスタ（以下HBTと称する）の製造方法であ
つて、エミツタ領域を形成する結晶層の最上層に
InGaAsの結晶層を設け、このInGaAsの金属に
対するシヨツトキイバリアが低いことを利用して
この結晶層とベース領域を形成するGaAsの結晶
層上に同一材料で、かつセルフアライン法を用い
て同一工程でベース電極、およびエミツタ電極を
同時に形成するとともにエミツタ電極に隣接して
ベース電極を形成することで、形成される装置の
ベース抵抗を減少させ、高速動作を可能とした
HBTの製造方法の提供。
本発明は半導体装置の製造方法に係り、特に工
程を簡単にし、かつ高速化を図つたヘテロ接合バ
イポーラトランジスタの製造方法に関する。
程を簡単にし、かつ高速化を図つたヘテロ接合バ
イポーラトランジスタの製造方法に関する。
近来、半導体集積回路、半導体メモリ等の半導
体装置の高速化を図るために、GaAsの基板上に
エミツタ領域をGaAsとAlGaAsの結晶層で形成
したヘテロ接合型バイポーラトランジスタが用い
られている。
体装置の高速化を図るために、GaAsの基板上に
エミツタ領域をGaAsとAlGaAsの結晶層で形成
したヘテロ接合型バイポーラトランジスタが用い
られている。
このようなHBTの従来の製造方法としては、
第１の方法として、第１０図に示すように、
MOCVD法、或いは分子線エピタキシヤル法等
を用いて、GaAs基板１０１上にＮ型のGaAs結
晶層１、Ｐ型のGaAs結晶層２、Ｎ型のAlGaAs
結晶層３、およびN+型のGaAs結晶層４を形成
後、前記結晶層１，２および結晶層３，４をメサ
型にエツチング形成する。
第１の方法として、第１０図に示すように、
MOCVD法、或いは分子線エピタキシヤル法等
を用いて、GaAs基板１０１上にＮ型のGaAs結
晶層１、Ｐ型のGaAs結晶層２、Ｎ型のAlGaAs
結晶層３、およびN+型のGaAs結晶層４を形成
後、前記結晶層１，２および結晶層３，４をメサ
型にエツチング形成する。
更に結晶層３，４の上に、金−ゲルマニウムよ
りなる合金のエミツタ電極５を、またGaAs結晶
層２の上には金−亜鉛合金よりなるベース電極６
を、Ｎ型のGaAs結晶層１上には金−ゲルマニウ
ム合金よりなるコレクタ電極７を蒸着、およびリ
フトオフ法を用いてそれぞれ別個の工程を用いて
一括形成せずに所定のパターンに形成していた。
りなる合金のエミツタ電極５を、またGaAs結晶
層２の上には金−亜鉛合金よりなるベース電極６
を、Ｎ型のGaAs結晶層１上には金−ゲルマニウ
ム合金よりなるコレクタ電極７を蒸着、およびリ
フトオフ法を用いてそれぞれ別個の工程を用いて
一括形成せずに所定のパターンに形成していた。
また第２の方法として、ベース電極３とエミツ
タ電極５とを隣接してセルフアラインで形成する
ことが、試みられている。
タ電極５とを隣接してセルフアラインで形成する
ことが、試みられている。
更に第３の製造方法として、第１１図に示すよ
うに、エミツタ領域を形成するN+型のGaAs結晶
層４を所定のパターンにエツチング形成後、該パ
ターン形成されたエミツタ領域をマスクとして、
外部ベース領域となるAlGaAsの結晶層３、
GaAsの結晶層２にベリリウム（Be）原子をイオ
ン注入して、イオン注入層２Ａ、および３Ａを形
成してベース抵抗値を低下させ、形成される装置
の高速化を図る方法もある。
うに、エミツタ領域を形成するN+型のGaAs結晶
層４を所定のパターンにエツチング形成後、該パ
ターン形成されたエミツタ領域をマスクとして、
外部ベース領域となるAlGaAsの結晶層３、
GaAsの結晶層２にベリリウム（Be）原子をイオ
ン注入して、イオン注入層２Ａ、および３Ａを形
成してベース抵抗値を低下させ、形成される装置
の高速化を図る方法もある。
然し、第１の方法では、エミツタ電極、ベース
電極、コレクタ電極のそれぞれの形成材料が異な
り、一度の工程で電極が形成されず、製造工程が
煩雑に成るといつた欠点がある。
電極、コレクタ電極のそれぞれの形成材料が異な
り、一度の工程で電極が形成されず、製造工程が
煩雑に成るといつた欠点がある。
そのため、これらの電極を形成するためのマス
ク合わせの工程が必要で、そのためマスクの位置
合わせの余裕を保つ必要から、エミツタ電極５と
ベース電極６間の横方向に距離が生じ、そのため
ベース抵抗が大きくなり、形成される装置の高速
化を妨げる結果となる。
ク合わせの工程が必要で、そのためマスクの位置
合わせの余裕を保つ必要から、エミツタ電極５と
ベース電極６間の横方向に距離が生じ、そのため
ベース抵抗が大きくなり、形成される装置の高速
化を妨げる結果となる。
またこの方法では、Ｎ型のGaAsの結晶層とそ
の上に形成される金−ゲルマニウム電極の間で
は、アロイ工程を用いるため、アロイ層の深さの
制御が必要となる問題を生じる。
の上に形成される金−ゲルマニウム電極の間で
は、アロイ工程を用いるため、アロイ層の深さの
制御が必要となる問題を生じる。
またエミツタ電極５を形成する材料とベース電
極６を形成する材料が異なり、両方の電極を別個
の工程で形成する必要があり、セルフアラインで
一括して両方の電極を同時に形成することができ
ない欠点がある。
極６を形成する材料が異なり、両方の電極を別個
の工程で形成する必要があり、セルフアラインで
一括して両方の電極を同時に形成することができ
ない欠点がある。
更に第３の方法では大規模で高価なイオン注入
装置を必要とし、また注入されたイオンを活性化
するためのアニール工程が必要であり、結晶中で
不純物の再拡散が起きたり、プロセスが複雑とな
る問題がある。
装置を必要とし、また注入されたイオンを活性化
するためのアニール工程が必要であり、結晶中で
不純物の再拡散が起きたり、プロセスが複雑とな
る問題がある。
またエミツタ電極５を形成する材料と、ベース
電極６を形成する材料が異なり、両方の電極を別
個の工程で形成する必要があり、作業が煩雑とな
る欠点がある。
電極６を形成する材料が異なり、両方の電極を別
個の工程で形成する必要があり、作業が煩雑とな
る欠点がある。
本発明は上記した欠点を除去し、工程を簡単に
し、かつベース抵抗の低減を図つて形成される半
導体装置の高速化を図るようにした半導体装置の
製造方法の提供を目的とする。
し、かつベース抵抗の低減を図つて形成される半
導体装置の高速化を図るようにした半導体装置の
製造方法の提供を目的とする。
本発明の半導体装置の製造方法は、半絶縁性基
板上にコレクタ領域としてのGaAs結晶層、ベー
ス領域としてのGaAs結晶層、エミツタ領域とし
てのAlGaAs結晶層、GaAs結晶層を形成後、最
上層にInGaAs結晶層を積層形成する工程、 該基板上に第１の絶縁膜を形成後、該第１の絶
縁膜を所定パターンに形成する工程、 該パターン形成された第１の絶縁膜をマスクと
してエミツタ領域を形成する結晶層をベース領域
を形成する結晶層に致る迄エツチングする工程、 該基板上に第１の絶縁膜のエツチング剤にエツ
チングされない第２の絶縁膜を形成後、該第２の
絶縁膜を異方性エツチングして、前記エツチング
形成されたエミツタ領域形成用結晶層の側壁に形
成する工程、 該基板上にホトレジスト膜を形成後、該基板上
に金属膜を形成し、不要な金属膜をホトレジスト
膜とともに除去し、エミツタオーミツク電極、お
よびベース電極を一括して形成する工程、 該基板の全面にホトレジスト膜を形成後、該ホ
トレジスト膜をエツチングするとともに前記エミ
ツタ領域の側壁上に形成された金属膜と第２の絶
縁膜を除去する工程、 前記ホトレジスト膜を除去後、コレクタ電極を
形成する工程を含むことを特徴とする。
板上にコレクタ領域としてのGaAs結晶層、ベー
ス領域としてのGaAs結晶層、エミツタ領域とし
てのAlGaAs結晶層、GaAs結晶層を形成後、最
上層にInGaAs結晶層を積層形成する工程、 該基板上に第１の絶縁膜を形成後、該第１の絶
縁膜を所定パターンに形成する工程、 該パターン形成された第１の絶縁膜をマスクと
してエミツタ領域を形成する結晶層をベース領域
を形成する結晶層に致る迄エツチングする工程、 該基板上に第１の絶縁膜のエツチング剤にエツ
チングされない第２の絶縁膜を形成後、該第２の
絶縁膜を異方性エツチングして、前記エツチング
形成されたエミツタ領域形成用結晶層の側壁に形
成する工程、 該基板上にホトレジスト膜を形成後、該基板上
に金属膜を形成し、不要な金属膜をホトレジスト
膜とともに除去し、エミツタオーミツク電極、お
よびベース電極を一括して形成する工程、 該基板の全面にホトレジスト膜を形成後、該ホ
トレジスト膜をエツチングするとともに前記エミ
ツタ領域の側壁上に形成された金属膜と第２の絶
縁膜を除去する工程、 前記ホトレジスト膜を除去後、コレクタ電極を
形成する工程を含むことを特徴とする。
本発明の半導体装置の製造方法は、バンドギヤ
ツプが小さく、金を含む合金に対して、アロイ工
程のような熱処理工程を必要とせずに、容易にオ
ーミツク接合が得やすく、高濃度にドーピングす
ることでコンタクト抵抗が10-8Ωcm2のオーダーに
することのできるN+InGaAsの結晶層をエミツタ
領域に形成する。
ツプが小さく、金を含む合金に対して、アロイ工
程のような熱処理工程を必要とせずに、容易にオ
ーミツク接合が得やすく、高濃度にドーピングす
ることでコンタクト抵抗が10-8Ωcm2のオーダーに
することのできるN+InGaAsの結晶層をエミツタ
領域に形成する。
またP+GaAsの結晶層は、金を含む合金に対し
てオーミツクコンタクトが得やすいので、これを
ベース層に用いることで、エミツタ電極とベース
電極を同一の金を含む合金、例えばクロム−金
（Cr／Au）、チタン−白金−金（Ti／Pt／Au）
で一括して同一工程でセルフアラインにより形成
できる。
てオーミツクコンタクトが得やすいので、これを
ベース層に用いることで、エミツタ電極とベース
電極を同一の金を含む合金、例えばクロム−金
（Cr／Au）、チタン−白金−金（Ti／Pt／Au）
で一括して同一工程でセルフアラインにより形成
できる。
またこのことでエミツタ電極に隣接してベース
電極を形成することができるので、ベース引出し
領域を形成するための複雑なイオン注入工程を必
要とせずに、ベース抵抗を低減でき、装置の高速
化が図れる。
電極を形成することができるので、ベース引出し
領域を形成するための複雑なイオン注入工程を必
要とせずに、ベース抵抗を低減でき、装置の高速
化が図れる。
以下、図面を用いて本発明の一実施例につき詳
細に説明する。
細に説明する。
第１図に示すように半絶縁性のGaAs基板１１
上にN+GaAs結晶層１２を分子線エピタキシヤル
成長法、或いはMOCVD法等を用いて5000Åの
厚さに形成する。
上にN+GaAs結晶層１２を分子線エピタキシヤル
成長法、或いはMOCVD法等を用いて5000Åの
厚さに形成する。
更にその上にＮ型のGaAsの結晶層１３を3000
Åの厚さに形成する。このN+GaAs結晶層１２と
Ｎ型のGaAsの結晶層１３がコレクタ領域とな
る。
Åの厚さに形成する。このN+GaAs結晶層１２と
Ｎ型のGaAsの結晶層１３がコレクタ領域とな
る。
次いで該基板上に、ベース領域としてのP+型
GaAs結晶層１４を1000Åの厚さに形成する。
GaAs結晶層１４を1000Åの厚さに形成する。
更にその上にＮ型のAlGaAs結晶層１５を1000
〜2000Åの厚さに形成する。
〜2000Åの厚さに形成する。
更にその上にN+型のGaAsの結晶層１６を1000
Åの厚さに形成する。
Åの厚さに形成する。
更にその上にN+型のInGaAsの結晶層１７を
1000Åの厚さに形成し、前記したＮ型のAlGaAs
結晶層１５、N+型のGaAsの結晶層１６、N+型
のInGaAsの結晶層１７でエミツタ領域を形成す
る。
1000Åの厚さに形成し、前記したＮ型のAlGaAs
結晶層１５、N+型のGaAsの結晶層１６、N+型
のInGaAsの結晶層１７でエミツタ領域を形成す
る。
次いで該基板上に化学蒸着（CVD）法を用い
てSiO2膜１８を形成する。
てSiO2膜１８を形成する。
更に第２図に示すように、該SiO2膜１８をホ
トリソグラフイ法、三弗化メタン（CHF3）ガス
を反応ガスとして用いるリアクテイブイオンエツ
チング（RIE）法等を用いて所定のパターンに形
成後、該SiO2膜１８をマスクとして用いて二塩
化、二弗化メタン（CCl2F2）ガスを反応ガスと
して用いたRIE法により、N+型InGaAs結晶層１
７、N+型GaAs結晶層１６、Ｎ型AlGaAs結晶層
１５を、P+型GaAsの結晶層１４に到達するまで
エツチングする。
トリソグラフイ法、三弗化メタン（CHF3）ガス
を反応ガスとして用いるリアクテイブイオンエツ
チング（RIE）法等を用いて所定のパターンに形
成後、該SiO2膜１８をマスクとして用いて二塩
化、二弗化メタン（CCl2F2）ガスを反応ガスと
して用いたRIE法により、N+型InGaAs結晶層１
７、N+型GaAs結晶層１６、Ｎ型AlGaAs結晶層
１５を、P+型GaAsの結晶層１４に到達するまで
エツチングする。
更に第３図に示すようにプラズマCVD法を用
いて、該基板上に窒化Si膜１９を形成する。
いて、該基板上に窒化Si膜１９を形成する。
次いで第４図に示すように、四弗化メタン
（CF4ガスと酸素（O2）ガスの混合ガスを反応ガ
スとして用いるRIE法により、窒化Si膜１９を異
方性エツチングする。
（CF4ガスと酸素（O2）ガスの混合ガスを反応ガ
スとして用いるRIE法により、窒化Si膜１９を異
方性エツチングする。
更に基板上のSiO2膜１８をCHF3ガスを反応ガ
スとして用いたRIE法により選択的にエツチング
して、N+InGaAs結晶層１７、N+GaAs結晶層１
６、Ｎ型AlGaAs結晶層１５よりなり、所定パタ
ーンにエツチング形成されたエミツタ領域の側壁
に窒化Si膜１９が被着形成されるようにする。こ
の時、後の工程で形成するベース電極形成箇所に
はP+GaAsの結晶層１４が露出した状態にしてお
く。
スとして用いたRIE法により選択的にエツチング
して、N+InGaAs結晶層１７、N+GaAs結晶層１
６、Ｎ型AlGaAs結晶層１５よりなり、所定パタ
ーンにエツチング形成されたエミツタ領域の側壁
に窒化Si膜１９が被着形成されるようにする。こ
の時、後の工程で形成するベース電極形成箇所に
はP+GaAsの結晶層１４が露出した状態にしてお
く。
次いで後の工程で形成する金属膜の非形成領域
上にCVD法によりSiO2膜２０を形成後、その上
にホトリソグラフイ法によりレジストパターンを
形成後、該レジストパターンをマスクとしてRIE
法でSiO2膜２０を所定の領域に形成する。
上にCVD法によりSiO2膜２０を形成後、その上
にホトリソグラフイ法によりレジストパターンを
形成後、該レジストパターンをマスクとしてRIE
法でSiO2膜２０を所定の領域に形成する。
次いで該基板上にクロム−金（Cr−Au）或い
は、チタン−白金−金（Ti／Pt／Au）の金属膜
２２を蒸着により形成した後、第６図に示すよう
に、前記したホトレジスト膜２１を除去するとと
もにその上の不要な金属膜１２をも、いわゆるリ
フトオフ法を用いて除去し、エミツタ領域上に金
属膜２２Ｅを、ベース領域上に金属膜２２Ｂを一
括して同時に形成する。
は、チタン−白金−金（Ti／Pt／Au）の金属膜
２２を蒸着により形成した後、第６図に示すよう
に、前記したホトレジスト膜２１を除去するとと
もにその上の不要な金属膜１２をも、いわゆるリ
フトオフ法を用いて除去し、エミツタ領域上に金
属膜２２Ｅを、ベース領域上に金属膜２２Ｂを一
括して同時に形成する。
このようにして金属膜２２Ｅがエミツタのオー
ミツクコンタクト電極となり、金属膜２２Ｂがベ
ース電極となり、エミツタ領域に対してエミツタ
電極、ベース電極がセルフアラインで形成され
る。
ミツクコンタクト電極となり、金属膜２２Ｂがベ
ース電極となり、エミツタ領域に対してエミツタ
電極、ベース電極がセルフアラインで形成され
る。
ここで金属膜２２Ｅの下には、エネルギーギヤ
ツプが狭く、金属膜に対してアロイ工程を必要と
しないで、オーミツクコンタクトが得やすいN+
型のInGaAs結晶層１７が形成されており、また
金属膜２２Ｂの下には、オーミツクコンタクトが
得やすいP+型のGaAs結晶層１４が形成されてい
るので、アロイ工程を用いなくともオーミツクコ
ンタクトが形成される。
ツプが狭く、金属膜に対してアロイ工程を必要と
しないで、オーミツクコンタクトが得やすいN+
型のInGaAs結晶層１７が形成されており、また
金属膜２２Ｂの下には、オーミツクコンタクトが
得やすいP+型のGaAs結晶層１４が形成されてい
るので、アロイ工程を用いなくともオーミツクコ
ンタクトが形成される。
次いで第７図に示すように、該基板上の全面に
ホトレジスト膜２３を被着形成する。
ホトレジスト膜２３を被着形成する。
次いで第８図に示すように、アルゴン（Ar）
ガスを用いたイオンミリング法によりホトレジス
ト膜２３をエツチングする。するとエミツタ領域
の側壁に形成された窒化Si膜１９上の金属膜２２
がエツチング除去され、エミツタ領域上に形成さ
れた金属膜２２Ｅとベース領域上に形成された金
属膜２２Ｂとの間が絶縁状態になる。
ガスを用いたイオンミリング法によりホトレジス
ト膜２３をエツチングする。するとエミツタ領域
の側壁に形成された窒化Si膜１９上の金属膜２２
がエツチング除去され、エミツタ領域上に形成さ
れた金属膜２２Ｅとベース領域上に形成された金
属膜２２Ｂとの間が絶縁状態になる。
次いで第９図に示すように、ベース領域を形成
するP+GaAs結晶層１４と、その下のＮ型GaAs
結晶層１３をエツチングして、前記した金−ゲル
マニウム／金よりなる金属膜を所定のパターンに
蒸着、ホトリソグラフイ法、ドライエツチング法
等を用いてコレクタ電極２４として形成する。
するP+GaAs結晶層１４と、その下のＮ型GaAs
結晶層１３をエツチングして、前記した金−ゲル
マニウム／金よりなる金属膜を所定のパターンに
蒸着、ホトリソグラフイ法、ドライエツチング法
等を用いてコレクタ電極２４として形成する。
以上述べたように、本発明の半導体装置の製造
方法によれば、エミツタ電極とベース電極が同一
材料で形成され、製造が簡単で容易となる。
方法によれば、エミツタ電極とベース電極が同一
材料で形成され、製造が簡単で容易となる。
またエミツタ領域を形成する結晶層の側壁に形
成された絶縁膜を介してベース電極が、エミツタ
領域に対してセルフアラインで形成されるため、
ベース抵抗が小さくなり、形成される装置の高速
化が図れる効果がある。
成された絶縁膜を介してベース電極が、エミツタ
領域に対してセルフアラインで形成されるため、
ベース抵抗が小さくなり、形成される装置の高速
化が図れる効果がある。
第１図より第９図迄は本発明の方法の一実施例
を工程順に示す断面図、第１０図および第１１図
は、従来の方法を説明するための断面図である。 図に於いて、１１はGaAs基板、１２は
N+GaAs結晶層、１３はＮ型GaAs結晶層、１４
はP+GaAs結晶層、１５はＮ型AlGaAs結晶層、
１６はN+GaAs結晶層、１７はN+InGaAs結晶
層、１８，２０はSiO2膜、１９は窒化Si膜、２
１，２３はホトレジスト膜、２２は金属膜、２４
はコレクタ電極を示す。
を工程順に示す断面図、第１０図および第１１図
は、従来の方法を説明するための断面図である。 図に於いて、１１はGaAs基板、１２は
N+GaAs結晶層、１３はＮ型GaAs結晶層、１４
はP+GaAs結晶層、１５はＮ型AlGaAs結晶層、
１６はN+GaAs結晶層、１７はN+InGaAs結晶
層、１８，２０はSiO2膜、１９は窒化Si膜、２
１，２３はホトレジスト膜、２２は金属膜、２４
はコレクタ電極を示す。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性基板１１上にコレクタ領域としての
ガリウム−砒素（GaAs）結晶層１２，１３、ベ
ース領域としてのGaAs結晶層１４、エミツタ領
域としてのアルミニウム−ガリウム−砒素
（AlGaAs）結晶層１５、GaAs結晶層１６を形成
後、最上層にインジウム−ガリウム−砒素
（InGaAs）結晶層１７を積層形成する工程、 該基板上に第１の絶縁膜１８を形成後、該第１
の絶縁膜１８を所定パターンに形成する工程、 該パターン形成された第１の絶縁膜１８をマス
クとしてエミツタ領域を形成する結晶層１７，１
６，１５を、ベース領域を形成する結晶層１４に
到達する迄エツチングする工程、 該基板上に第１の絶縁膜１８のエツチング剤に
エツチングされない第２の絶縁膜１９を形成後、
該第２の絶縁膜１９を異方性エツチングして、前
記エツチング形成されたエミツタ領域形成用結晶
層１７，１６，１５の側壁に前記第２の絶縁膜１
９を被着形成する工程、 該基板上にホトレジスト膜２１を形成後、該基
板上に金属膜２２を形成し、不要な金属膜２２を
ホトレジスト膜２１とともに除去し、エミツタオ
ーミツク電極２２Ｅ、およびベース電極２２Ｂを
同時に形成する工程、 該基板の全面にホトレジスト膜２３を形成後、
該ホトレジスト膜２１をエツチングするとともに
前記エミツタ領域を形成する結晶層１７，１６，
１５の側壁上に形成された金属膜１２を除去する
工程、 前記ホトレジスト膜２１を除去後、コレクタ電
極２４を形成する工程を含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14457986A JPS631066A (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14457986A JPS631066A (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS631066A JPS631066A (ja) | 1988-01-06 |
| JPH047099B2 true JPH047099B2 (ja) | 1992-02-07 |
Family
ID=15365431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14457986A Granted JPS631066A (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS631066A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5212103A (en) * | 1989-05-11 | 1993-05-18 | Mitsubishi Denki Kabushiki Kaisha | Method of making a heterojunction bipolar transistor |
| FR2667724B1 (fr) * | 1990-10-09 | 1992-11-27 | Thomson Csf | Procede de realisation des metallisations d'electrodes d'un transistor. |
| FR2692721B1 (fr) * | 1992-06-17 | 1995-06-30 | France Telecom | Procede de realisation de transistor bipolaire a heterojonction et transistor obtenu. |
-
1986
- 1986-06-19 JP JP14457986A patent/JPS631066A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS631066A (ja) | 1988-01-06 |
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