JPS631066A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS631066A JPS631066A JP14457986A JP14457986A JPS631066A JP S631066 A JPS631066 A JP S631066A JP 14457986 A JP14457986 A JP 14457986A JP 14457986 A JP14457986 A JP 14457986A JP S631066 A JPS631066 A JP S631066A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＧａＡｓ結晶と〜ＧａＡｓ結晶をヘテロ構造に形成した
エミッタ電極を有するヘテロバイポーラトランジスタ（
以下ＨＢＴと称する）の製造方法であって、エミッタ領
域を形成する結晶層の最上層にｒｎＧａＡｓの結晶層を
設け、このＩ ｎＧａＡｓの金泥に対するショットキィ
バリアが低いことを利用してこの結晶層とベース領域を
形成するＧａＡｓの結晶層上に同一材料で、かつセルフ
ァライン法を用いて同一工程でベース電極、およびエミ
ッタ電極を同時に形成するとともにエミッタ電極に隣接
してベース電極を形成することで、形成される装置のベ
ース抵抗を減□少させ、高速動作を可能としたＨＢＴの
製造方法の提供。
エミッタ電極を有するヘテロバイポーラトランジスタ（
以下ＨＢＴと称する）の製造方法であって、エミッタ領
域を形成する結晶層の最上層にｒｎＧａＡｓの結晶層を
設け、このＩ ｎＧａＡｓの金泥に対するショットキィ
バリアが低いことを利用してこの結晶層とベース領域を
形成するＧａＡｓの結晶層上に同一材料で、かつセルフ
ァライン法を用いて同一工程でベース電極、およびエミ
ッタ電極を同時に形成するとともにエミッタ電極に隣接
してベース電極を形成することで、形成される装置のベ
ース抵抗を減□少させ、高速動作を可能としたＨＢＴの
製造方法の提供。
本発明は半導体装置の製造方法に係り、特に工程を簡単
にし、かつ高速化を図ったヘテロ接合バイポーラトラン
ジスタの製造方法に関する。
にし、かつ高速化を図ったヘテロ接合バイポーラトラン
ジスタの製造方法に関する。
近来、半導体築梼回路、半導体メモリ等の半導体装置の
高速化を図るために、ＧａＡｓの基板上にエミ、り領域
をＧａＡｓと八ΩＧａＡｓの結晶層で形成したヘテロ接
合型バイポーラトランジスタが用いられている。
高速化を図るために、ＧａＡｓの基板上にエミ、り領域
をＧａＡｓと八ΩＧａＡｓの結晶層で形成したヘテロ接
合型バイポーラトランジスタが用いられている。
このようなＨＢＴの従来の製造方法としては、第１の方
法として、第１０図に示すように、ＭＯＣＶＤ法、或い
は分子線エピタキシャル法等を用いて、ＧａＡｓ基板１
０１上にＮ型のＧａＡｓ結晶層１、Ｐ型のＧａＡｓ結晶
層２、Ｎ型のｐＪＪ Ｇ ａ Ａ ｓ結晶層３、および
Ｎ＋型のＧａＡｓ結晶層４を形成後、前記結晶層１゜２
および結晶層３，４をメサ型にエツチング形成する。
法として、第１０図に示すように、ＭＯＣＶＤ法、或い
は分子線エピタキシャル法等を用いて、ＧａＡｓ基板１
０１上にＮ型のＧａＡｓ結晶層１、Ｐ型のＧａＡｓ結晶
層２、Ｎ型のｐＪＪ Ｇ ａ Ａ ｓ結晶層３、および
Ｎ＋型のＧａＡｓ結晶層４を形成後、前記結晶層１゜２
および結晶層３，４をメサ型にエツチング形成する。
更に結晶層３．４の上に、金−ゲルマニウムよりなる合
金のエミッタ電極５を、またＧａＡｓ結晶層２の上には
金−亜鉛合金よりなるベース電極６を、Ｎ型のＧａＡｓ
結晶層１上には金−ゲルマニウム合金よりなるコレクタ
電極７を蒸着、およびリフトオフ法を用いてそれぞれ別
個の工程を用いて一括形成せずに所定のパターンに形成
していた。
金のエミッタ電極５を、またＧａＡｓ結晶層２の上には
金−亜鉛合金よりなるベース電極６を、Ｎ型のＧａＡｓ
結晶層１上には金−ゲルマニウム合金よりなるコレクタ
電極７を蒸着、およびリフトオフ法を用いてそれぞれ別
個の工程を用いて一括形成せずに所定のパターンに形成
していた。
また第２の方法として、ベース電極３とエミッタ電極５
とを隣接してセルファラインで形成することが、試みら
れている。
とを隣接してセルファラインで形成することが、試みら
れている。
更に第３の製造方法として、第１１図に示すように、エ
ミッタ領域を形成するＮ“型のＧａＡｓ結晶層４を所定
のパターンにエツチング形成後、該パターン形成された
エミッタ領域をマスクとして、外部ベース領域となる八
ΩＧａＡｓの結晶層３、ＧａＡｓの結晶層２にベリリウ
ム（Ｂｅ）原子をイオン注入して、イオン注入層２Ａ、
および３八を形成してベース抵抗値を低下させ、形成さ
れる装置の高速化を図る方法もある。
ミッタ領域を形成するＮ“型のＧａＡｓ結晶層４を所定
のパターンにエツチング形成後、該パターン形成された
エミッタ領域をマスクとして、外部ベース領域となる八
ΩＧａＡｓの結晶層３、ＧａＡｓの結晶層２にベリリウ
ム（Ｂｅ）原子をイオン注入して、イオン注入層２Ａ、
および３八を形成してベース抵抗値を低下させ、形成さ
れる装置の高速化を図る方法もある。
然し、第１の方法では、エミッタ電極、ベース電極、コ
レクタ電極のそれぞれの形成材料が異なり、−度の工程
で電極が形成されず、製造工程が煩雑に成るといった欠
点がある。
レクタ電極のそれぞれの形成材料が異なり、−度の工程
で電極が形成されず、製造工程が煩雑に成るといった欠
点がある。
そのため、これらの電極を形成するためのマスク合わせ
の工程が必要で、そのためマスクの位置合わせの余裕を
保つ必要から、エミッタ電極５とベース電極６間の横方
向に距離が生し、そのためベース抵抗が大きくなり、形
成される装置の高速化を妨げる結果となる。
の工程が必要で、そのためマスクの位置合わせの余裕を
保つ必要から、エミッタ電極５とベース電極６間の横方
向に距離が生し、そのためベース抵抗が大きくなり、形
成される装置の高速化を妨げる結果となる。
またこの方法では、Ｎ型のＧａＡｓの結晶層とその上に
形成される金−ゲルマニウム電極の間では、アロイ工程
を用いるため、アロイ層の深さの制御が必要となる問題
を生じる。
形成される金−ゲルマニウム電極の間では、アロイ工程
を用いるため、アロイ層の深さの制御が必要となる問題
を生じる。
またエミッタ電極５を形成する材料とベース電極６を形
成する材料が異なり、両方の電極を別個の工程で形成す
る必要があり、セルファラインで一括して両方の電極を
同時に形成することができない欠点がある。
成する材料が異なり、両方の電極を別個の工程で形成す
る必要があり、セルファラインで一括して両方の電極を
同時に形成することができない欠点がある。
更に第３の方法では大規模で高価なイオン注入装置を必
要とし、また注入されたイオンを活性化するためのアニ
ール工程が必要であり、結晶中で不純物の再拡散が起き
たり、プロセスが複雑となる問題がある。
要とし、また注入されたイオンを活性化するためのアニ
ール工程が必要であり、結晶中で不純物の再拡散が起き
たり、プロセスが複雑となる問題がある。
またエミッタ電極５を形成する材料と、ベース電極６を
形成する材料が異なり、両方の電極を別個の工程で形成
する必要があり、作業が煩雑となる欠点がある。
形成する材料が異なり、両方の電極を別個の工程で形成
する必要があり、作業が煩雑となる欠点がある。
本発明は上記した欠点を除去し、工程を簡単にし、かつ
ベース抵抗の低減を図って形成される半導体装置の高速
化を図るようにした半導体装置の製造方法の提供を目的
とする。
ベース抵抗の低減を図って形成される半導体装置の高速
化を図るようにした半導体装置の製造方法の提供を目的
とする。
本発明の半導体装置の製造方法は、半絶縁性基板上にコ
レクタ領域としてのＧａＡｓ結晶層、ベース領域として
のＧａＡｓ結晶層、エミッタ領域としてのＡｌｌ Ｇ
ａ Ａ ｓ結晶層、ＧａＡｓ結晶層を形成後、最上層に
ＩｎＧａＡｓ結晶層を積層形成する工程、 該基板上に第１の絶縁膜を形成後、該第１の絶縁膜を所
定パターンに形成する工程、 該パターン形成された第１の絶縁膜をマスクとしてエミ
ッタ領域を形成する結晶層をベース領域を形成する結晶
層に敗る迄エツチングする工程、該基板上に第１の絶縁
膜のエンチング剤にエツチングされない第２の絶縁膜を
形成後、該第２の絶縁膜を異方性エツチングして、前記
エツチング形成されたエミ７り領域形成用結晶層の側壁
に形成する工程、 該基板上にホトレジスト膜を形成後、該基板上に金属膜
を形成し、不要な金属膜をホトレジスト膜とともに除去
し、エミ・ツタオーミック電極、およびベース電極を一
括して形成する工程、該基板の全面にホトレジスト膜を
形成後、該ホトレジスト膜をエツチングするとともに前
記エミッタ領域の側壁上に形成された金属膜と第２の絶
縁膜を除去する工程、 前記ホトレジスト膜を除去後、コレクタ電極を形成する
工程を含むことを特徴とする。
レクタ領域としてのＧａＡｓ結晶層、ベース領域として
のＧａＡｓ結晶層、エミッタ領域としてのＡｌｌ Ｇ
ａ Ａ ｓ結晶層、ＧａＡｓ結晶層を形成後、最上層に
ＩｎＧａＡｓ結晶層を積層形成する工程、 該基板上に第１の絶縁膜を形成後、該第１の絶縁膜を所
定パターンに形成する工程、 該パターン形成された第１の絶縁膜をマスクとしてエミ
ッタ領域を形成する結晶層をベース領域を形成する結晶
層に敗る迄エツチングする工程、該基板上に第１の絶縁
膜のエンチング剤にエツチングされない第２の絶縁膜を
形成後、該第２の絶縁膜を異方性エツチングして、前記
エツチング形成されたエミ７り領域形成用結晶層の側壁
に形成する工程、 該基板上にホトレジスト膜を形成後、該基板上に金属膜
を形成し、不要な金属膜をホトレジスト膜とともに除去
し、エミ・ツタオーミック電極、およびベース電極を一
括して形成する工程、該基板の全面にホトレジスト膜を
形成後、該ホトレジスト膜をエツチングするとともに前
記エミッタ領域の側壁上に形成された金属膜と第２の絶
縁膜を除去する工程、 前記ホトレジスト膜を除去後、コレクタ電極を形成する
工程を含むことを特徴とする。
本発明の半導体装置の製造方法は、バンドギャップが小
さく、金を含む合金に対して、アロイ工程のような熱処
理工程を必要とせずに、容易にオーミック接合が得やす
く、高濃度にドーピングすることでコンタクト抵抗が１
０ ΩｃＩｎ２のオーダーにすることのできるＮ ”
［ｎＧａＡｓの結晶層をエミッタ領域に形成する。
さく、金を含む合金に対して、アロイ工程のような熱処
理工程を必要とせずに、容易にオーミック接合が得やす
く、高濃度にドーピングすることでコンタクト抵抗が１
０ ΩｃＩｎ２のオーダーにすることのできるＮ ”
［ｎＧａＡｓの結晶層をエミッタ領域に形成する。
またＰ”ＧａＡｓの結晶層は、金を含む合金に対してオ
ーミックコンタクトが得やすいので、これをヘース層に
用いることで、エミッタ電極とベース電極を同一の金を
含む合金、例えばクロム−金（Ｃｒ／Ａｕ）、チタン−
白金−金（Ｔｉ／ＰＬ／Ａｕ）で−括して同一工程でセ
ルファラインにより形成できる。
ーミックコンタクトが得やすいので、これをヘース層に
用いることで、エミッタ電極とベース電極を同一の金を
含む合金、例えばクロム−金（Ｃｒ／Ａｕ）、チタン−
白金−金（Ｔｉ／ＰＬ／Ａｕ）で−括して同一工程でセ
ルファラインにより形成できる。
またこのことでエミッタ電極に隣接してベース電極を形
成することができるので、ベース引出し領域を形成する
ための複雑なイオン注入工程を必要とせずに、ベース抵
抗を低減でき、装置の高速化が図れる。
成することができるので、ベース引出し領域を形成する
ための複雑なイオン注入工程を必要とせずに、ベース抵
抗を低減でき、装置の高速化が図れる。
以下、図面を用いて本発明の一実施例につき詳細に説明
する。
する。
第１図に示すように半絶縁性のＧａＡｓ基板１１上にＮ
”ＧａＡｓ結晶層１２を分子線エピタキシャル成長法、
或いはＭ ＯＣＶ Ｄ法等を用いて５０００人の厚さに
形成する。
”ＧａＡｓ結晶層１２を分子線エピタキシャル成長法、
或いはＭ ＯＣＶ Ｄ法等を用いて５０００人の厚さに
形成する。
更にその上にＮ型のＧａＡｓの結晶層１３を３０００人
の厚さに形成する。このＮ”ＧａＡｓ結晶層１２とＮ型
のＧａＡｓの結晶層１３がコレクタ領域となる。
の厚さに形成する。このＮ”ＧａＡｓ結晶層１２とＮ型
のＧａＡｓの結晶層１３がコレクタ領域となる。
次いで該基板上に、ベース領域としてのＰ＋型ＧａＡｓ
結晶層１４を１０００人の厚さに形成する。
結晶層１４を１０００人の厚さに形成する。
更にその上にＮ型のＡＱ Ｇ ａ Ａ ｓ結晶層１５を
１０００〜２０００人の厚さに形成する。
１０００〜２０００人の厚さに形成する。
更にその上にＮ＋型のＧａＡｓの結晶層１６を１０００
人の厚さに形成する。
人の厚さに形成する。
更にその上にＮ＋型のＩｎＧａＡｓの結晶層１７を１０
００人の厚さに形成し、前記したＮ型のへΩＧａＡｓ結
晶層１５、Ｎ＋型のＧａＡｓの結晶層１６、Ｎ＋型のＩ
ｎＧａＡｓの結晶層１７でエミッタ領域を形成する。
００人の厚さに形成し、前記したＮ型のへΩＧａＡｓ結
晶層１５、Ｎ＋型のＧａＡｓの結晶層１６、Ｎ＋型のＩ
ｎＧａＡｓの結晶層１７でエミッタ領域を形成する。
次いで該基板上に化学蒸着（ＣＶ Ｄ）法を用いて５ｉ
０２膜１８を形成する。
０２膜１８を形成する。
更に第２図に示すように、該５ｉＯ２１１’Ｘ１ｌＢを
ホトリソグラフィ法、三弗化メタン（ＣＨＦ、 ）ガス
を反応ガスとして用いるリアクティブイオンエツチング
（ＲＩ Ｅ）法等を用いて所定のパターンに形成後、該
ｓｉ ０２１１ＲＩ８をマスクとして用いて二塩化、二
弗化メタン（Ｃα２Ｆ２）ガスを反応ガスとして用いた
ＲＩＥ法により、Ｎ＋型ＩｎＧａＡｓ結晶屓１７、Ｎ＋
型ＧａＡｓ結晶屓１６、Ｎ型％ Ｇ ａ Ａ ｓ結晶層
１５を、Ｐ１型ＧａＡｓの結晶層１４に到達するまでエ
ツチングする。
ホトリソグラフィ法、三弗化メタン（ＣＨＦ、 ）ガス
を反応ガスとして用いるリアクティブイオンエツチング
（ＲＩ Ｅ）法等を用いて所定のパターンに形成後、該
ｓｉ ０２１１ＲＩ８をマスクとして用いて二塩化、二
弗化メタン（Ｃα２Ｆ２）ガスを反応ガスとして用いた
ＲＩＥ法により、Ｎ＋型ＩｎＧａＡｓ結晶屓１７、Ｎ＋
型ＧａＡｓ結晶屓１６、Ｎ型％ Ｇ ａ Ａ ｓ結晶層
１５を、Ｐ１型ＧａＡｓの結晶層１４に到達するまでエ
ツチングする。
更に第３図に示すようにプラズマＣＶＤ法を用いて、該
基板上に窒化Ｓｉ膜１９を形成する。
基板上に窒化Ｓｉ膜１９を形成する。
次いで第４図に示すように、四弗化メタン（ＣＦ４ガス
と酸素（０２）ガスの混合ガスを反応ガスとして用いる
ＲＩＥ法により、窒化Ｓｉ膜１９を異方性エツチングす
る。
と酸素（０２）ガスの混合ガスを反応ガスとして用いる
ＲＩＥ法により、窒化Ｓｉ膜１９を異方性エツチングす
る。
更に基板上のＳｉ○２膜１８全１８ＩＦ ３ガスを反応
ガスとして用いたＲＩＥ法により選択的にエツチングし
て、Ｎ ” ［ｎＧａＡｓ結晶層１７、Ｎ”ＧａＡｓ結
晶層１６、Ｎ型ＡｇＧ ａ Ａ ｓ結晶層１５よりなり
、所定パターンにエツチング形成されたエミッタ領域の
側壁に窒化Ｓｉ膜１９が被着形成されるようにする。こ
の時、後の工程で形成するベース電極形成箇所にはＰ”
ＧａＡｓの結晶層１４が露出した状態にしておく。
ガスとして用いたＲＩＥ法により選択的にエツチングし
て、Ｎ ” ［ｎＧａＡｓ結晶層１７、Ｎ”ＧａＡｓ結
晶層１６、Ｎ型ＡｇＧ ａ Ａ ｓ結晶層１５よりなり
、所定パターンにエツチング形成されたエミッタ領域の
側壁に窒化Ｓｉ膜１９が被着形成されるようにする。こ
の時、後の工程で形成するベース電極形成箇所にはＰ”
ＧａＡｓの結晶層１４が露出した状態にしておく。
次いで後の工程で形成する金属膜の非形成領域上にＣＶ
Ｄ法により５ｉ０２膜２０を形成後、その上にホトリソ
グラフィ法によりレジストパターンを形成後、該レジス
トパターンをマスクとしてＲＩＥ法でＳｉＣ２１ｉＡ２
０を所定の領域に形成する。
Ｄ法により５ｉ０２膜２０を形成後、その上にホトリソ
グラフィ法によりレジストパターンを形成後、該レジス
トパターンをマスクとしてＲＩＥ法でＳｉＣ２１ｉＡ２
０を所定の領域に形成する。
次いで該基板上にクロム−金（Ｃｒ−Ａｕ）或いは、チ
タン−白金−金（Ｔｉ／ＰＬ／Ａｕ）の金属膜２２を蒸
着により形成した後、第６図に示すように、前記したホ
トレジスト膜２１を除去するとともにその上の不要な金
属膜１２をも、いわゆるリフトオフ法を用いて除去し、
エミッタ領域上に金属膜２２Ｅを、ベース領域上に金属
ＢＱ２２Ｂを一括して同時に形成する。
タン−白金−金（Ｔｉ／ＰＬ／Ａｕ）の金属膜２２を蒸
着により形成した後、第６図に示すように、前記したホ
トレジスト膜２１を除去するとともにその上の不要な金
属膜１２をも、いわゆるリフトオフ法を用いて除去し、
エミッタ領域上に金属膜２２Ｅを、ベース領域上に金属
ＢＱ２２Ｂを一括して同時に形成する。
このようにして金属膜２２Ｅがエミッタのオーミックコ
ンタクト電極となり、金属１１Ｑ２２Ｂがベース電極と
なり、エミッタ領域に対してエミッタ電極、ベース電極
がセルファラインで形成される。
ンタクト電極となり、金属１１Ｑ２２Ｂがベース電極と
なり、エミッタ領域に対してエミッタ電極、ベース電極
がセルファラインで形成される。
ここで金属１！Ｘ１２２εの下には、エネルギーギャッ
プが狭く、金属膜に対してアロイ工程を必要としないで
、オーミックコンタクトが得やすいＮ＋型のＩｎＧａＡ
ｓ結晶層１７が形成されており、また金属膜２２Ｂの下
には、オーミックコンタクトが得やすいＰ＋型のＧａＡ
ｓ結晶層１４が形成されているので、アロイ工程を用い
なくともオーミックコンタクトが形成される。
プが狭く、金属膜に対してアロイ工程を必要としないで
、オーミックコンタクトが得やすいＮ＋型のＩｎＧａＡ
ｓ結晶層１７が形成されており、また金属膜２２Ｂの下
には、オーミックコンタクトが得やすいＰ＋型のＧａＡ
ｓ結晶層１４が形成されているので、アロイ工程を用い
なくともオーミックコンタクトが形成される。
次いで第７図に示すように、該基板上の全面にホトレジ
スト膜２３を被着形成する。
スト膜２３を被着形成する。
次いで第８図に示すように、アルゴン（Ａｒ）ガスを用
いたイオンミリング法によりホトレジスト膜２３をエツ
チングする。するとエミッタ領域の側壁に形成された窒
化５ｉｌｌ臭１９上の金属膜２２がエツチング除去され
、エミッタ領域上に形成された金属膜２２Ｅとベース領
域上に形成された金属膜２２Ｂとの間が絶縁状態になる
。
いたイオンミリング法によりホトレジスト膜２３をエツ
チングする。するとエミッタ領域の側壁に形成された窒
化５ｉｌｌ臭１９上の金属膜２２がエツチング除去され
、エミッタ領域上に形成された金属膜２２Ｅとベース領
域上に形成された金属膜２２Ｂとの間が絶縁状態になる
。
次いで第９図に示すように、ベース領域を形成するＰ
＋ＧａＡｓ結晶層１４と、その下のＮ型ＧａＡｓ結晶層
１３をエツチングして、前記した金−ゲルマニウム／金
よりなる金属膜を所定のパターンに蒸着、ホトリソグラ
フィ法、トライエツチング法等を用いてコレクタ電極２
４として形成する。
＋ＧａＡｓ結晶層１４と、その下のＮ型ＧａＡｓ結晶層
１３をエツチングして、前記した金−ゲルマニウム／金
よりなる金属膜を所定のパターンに蒸着、ホトリソグラ
フィ法、トライエツチング法等を用いてコレクタ電極２
４として形成する。
以上述べたように、本発明の半導体装置の製造方法によ
れば、エミッタ電極とベース電極が同一材料で形成され
、製造が簡単で容易となる。
れば、エミッタ電極とベース電極が同一材料で形成され
、製造が簡単で容易となる。
またエミッタ領域を形成する結晶層の側壁に形成された
絶縁膜を介してベース電極が、エミッタ領域に対してセ
ルファラインで形成されるため、ベース抵抗が小さくな
り、形成される装置の高速化が図れる効果がある。
絶縁膜を介してベース電極が、エミッタ領域に対してセ
ルファラインで形成されるため、ベース抵抗が小さくな
り、形成される装置の高速化が図れる効果がある。
第１図より第９図迄は本発明の方法の一実施例を工程順
に示す断面図、 第１０図および第１１図は、従来の方法を説明するため
の断面図である。 図に於いて、 １■はＧａＡｓ基板、１２はＮ”ＧａＡｓ結晶層、１３
はＮ型ＧａＡｓ結晶層、１４はＰ ＋ＧａＡｓ結晶層、
１５はＮ型ＱＱＧａＡｓ結晶層、１６はＮ”ＧａＡｓ結
晶層、１７はＮ ＋ＩｎＧａＡｓ結晶層、１８．２０ば
５ｉ０２膜、１９は窒化Ｓｉ膜、２１２３はホトレジス
ト膜、２２は金属膜、２４はコレクタ電オ発ｅＢ＋＝７
；−ｎ ｘミー？＠！ｔ＠ｊｆ品７ｔ ｑ ＠ ｆ５ｔ
、Ｔ ＃Ｘ ／Ｘ！Ｊ第２図 第３図 第８図 ＄４９１．にオ？す３フＬクタ侍９魯１吟八・工Ｊ呈ｍ
第９図
に示す断面図、 第１０図および第１１図は、従来の方法を説明するため
の断面図である。 図に於いて、 １■はＧａＡｓ基板、１２はＮ”ＧａＡｓ結晶層、１３
はＮ型ＧａＡｓ結晶層、１４はＰ ＋ＧａＡｓ結晶層、
１５はＮ型ＱＱＧａＡｓ結晶層、１６はＮ”ＧａＡｓ結
晶層、１７はＮ ＋ＩｎＧａＡｓ結晶層、１８．２０ば
５ｉ０２膜、１９は窒化Ｓｉ膜、２１２３はホトレジス
ト膜、２２は金属膜、２４はコレクタ電オ発ｅＢ＋＝７
；−ｎ ｘミー？＠！ｔ＠ｊｆ品７ｔ ｑ ＠ ｆ５ｔ
、Ｔ ＃Ｘ ／Ｘ！Ｊ第２図 第３図 第８図 ＄４９１．にオ？す３フＬクタ侍９魯１吟八・工Ｊ呈ｍ
第９図
Claims (1)
- 【特許請求の範囲】 半絶縁性基板（１１）上にコレクタ領域としてのガリウ
ム−砒素（ＧａＡｓ）結晶層（１２、１３）、ベース領
域としてのＧａＡｓ結晶層（１４）、エミッタ領域とし
てのアルミニウム−ガリウム−砒素（ＡｌＧａＡｓ）結
晶層（１５）、ＧａＡｓ結晶層（１６）を形成後、最上
層にインジウム−ガリウム−砒素（ＩｎＧａＡｓ）結晶
層（１７）を積層形成する工程、 該基板上に第１の絶縁膜（１８）を形成後、該第１の絶
縁膜（１８）を所定パターンに形成する工程、該パター
ン形成された第１の絶縁膜（１８）をマスクとしてエミ
ッタ領域を形成する結晶層（１７、１６、１５を、ベー
ス領域を形成する結晶層（１４）に到達する迄エッチン
グする工程、 該基板上に第１の絶縁膜（１８）のエッチング剤にエッ
チングされない第２の絶縁膜（１９）を形成後、該第２
の絶縁膜（１９）を異方性エッチングして、前記エッチ
ング形成されたエミッタ領域形成用結晶層（１７、１６
、１５）の側壁に前記第２の絶縁膜（１９）を被着形成
する工程、 該基板上にホトレジスト膜（２１）を形成後、該基板上
に金属膜（２２）を形成し、不要な金属膜（２２）をホ
トレジスト膜（２１）とともに除去し、エミッタオーミ
ック電極（２２Ｅ）、およびベース電極（２２Ｂ）を同
時に形成する工程、 該基板の全面にホトレジスト膜（２３）を形成後、該ホ
トレジスト膜（２１）をエッチングするとともに前記エ
ミッタ領域を形成する結晶層（１７、１６、１５）の側
壁上に形成された金属膜（１２）を除去する工程、前記
ホトレジスト膜（２１）を除去後、コレクタ電極（２４
）を形成する工程を含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14457986A JPS631066A (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14457986A JPS631066A (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS631066A true JPS631066A (ja) | 1988-01-06 |
| JPH047099B2 JPH047099B2 (ja) | 1992-02-07 |
Family
ID=15365431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14457986A Granted JPS631066A (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS631066A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5194403A (en) * | 1990-10-09 | 1993-03-16 | Thomson-Csf | Method for the making of the electrode metallizations of a transistor |
| US5212103A (en) * | 1989-05-11 | 1993-05-18 | Mitsubishi Denki Kabushiki Kaisha | Method of making a heterojunction bipolar transistor |
| JPH06295922A (ja) * | 1992-06-17 | 1994-10-21 | Fr Telecom | トランジスタ及びその製造方法 |
-
1986
- 1986-06-19 JP JP14457986A patent/JPS631066A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5212103A (en) * | 1989-05-11 | 1993-05-18 | Mitsubishi Denki Kabushiki Kaisha | Method of making a heterojunction bipolar transistor |
| US5194403A (en) * | 1990-10-09 | 1993-03-16 | Thomson-Csf | Method for the making of the electrode metallizations of a transistor |
| JPH06295922A (ja) * | 1992-06-17 | 1994-10-21 | Fr Telecom | トランジスタ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH047099B2 (ja) | 1992-02-07 |
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