JPS6249661A - ヘテロ接合バイポ−ラトランジスタおよびその製造方法 - Google Patents
ヘテロ接合バイポ−ラトランジスタおよびその製造方法Info
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- JPS6249661A JPS6249661A JP19078585A JP19078585A JPS6249661A JP S6249661 A JPS6249661 A JP S6249661A JP 19078585 A JP19078585 A JP 19078585A JP 19078585 A JP19078585 A JP 19078585A JP S6249661 A JPS6249661 A JP S6249661A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は超高速・超高周波トランジスタとして有望なヘ
テロ接合バイポーラトランジスタに関するものである。
テロ接合バイポーラトランジスタに関するものである。
従来の技術
近年、バイポーラトランジスタのエミッタとしてベース
よりもバンドギャップの大きい材料を用いたヘテロ接合
バイポーラトランジスタは超高速・超高周波トランジス
タの有力候補の一つとして研究がさかんに行われるにい
たっている。
よりもバンドギャップの大きい材料を用いたヘテロ接合
バイポーラトランジスタは超高速・超高周波トランジス
タの有力候補の一つとして研究がさかんに行われるにい
たっている。
以下図面を参照しながら、従来のエミッタを下側に設け
たヘテロ接合バイポーラトランジスタ（以下ＨＢＴ）に
ついて説明する。
たヘテロ接合バイポーラトランジスタ（以下ＨＢＴ）に
ついて説明する。
第４図（ａ）は従来のエミッタが下側に位置した逆構造
型のＨＢＴを示し、第４図（ｂ）はトランジスタサイズ
を小さくして高速化をはかるためにエミッタ面積を小さ
くする工夫を行ったものである。
型のＨＢＴを示し、第４図（ｂ）はトランジスタサイズ
を小さくして高速化をはかるためにエミッタ面積を小さ
くする工夫を行ったものである。
第４図（ａ）と（ｂ）において、１は基板、２は高ドー
プのｎ型にした層、３はｎ型にドープしたベースよりも
バンドギャップの大きい材料のエミッタ層、４は高ドー
プのｐ型のベース層、５はｎ型にドープしたコレクタ層
、６は高ドープのｎ型のキャップ層、７はコレクタ電橋
、８はベース電極、９はエミッタ電極、１０は高ドープ
のｐ型の領域、１４はバンドギャップの大きい材料の高
ドープのｐ型（ｐ９）とｎ型のｐ”ｎ接合である。
プのｎ型にした層、３はｎ型にドープしたベースよりも
バンドギャップの大きい材料のエミッタ層、４は高ドー
プのｐ型のベース層、５はｎ型にドープしたコレクタ層
、６は高ドープのｎ型のキャップ層、７はコレクタ電橋
、８はベース電極、９はエミッタ電極、１０は高ドープ
のｐ型の領域、１４はバンドギャップの大きい材料の高
ドープのｐ型（ｐ９）とｎ型のｐ”ｎ接合である。
以上のように構成されたＨＢＴについてエミッターベー
ス、ベース−コレクタの接合容量の面から以下その動作
について説明する。
ス、ベース−コレクタの接合容量の面から以下その動作
について説明する。
ＨＢＴの高速動作の指標であるｆＴおよびｒ。
は次のように表わされる。
ここで、ｉｃはコレクタ電流、Ｗ、はベース巾、Ｖａｔ
はコレクタ領域の電子の走向速度、ｌはコレクタの空乏
層の巾、ＣＥＩＩはエミッターベース間容量、ＣＣＩは
コレクターベース間容量、ＣＰは浮遊容量、Ｗｌｌはベ
ース巾、Ｄ＋＋はベースでの電子の拡散係数、ｑ、には
自然定数、Ｔは絶対温度である。
はコレクタ領域の電子の走向速度、ｌはコレクタの空乏
層の巾、ＣＥＩＩはエミッターベース間容量、ＣＣＩは
コレクターベース間容量、ＣＰは浮遊容量、Ｗｌｌはベ
ース巾、Ｄ＋＋はベースでの電子の拡散係数、ｑ、には
自然定数、Ｔは絶対温度である。
ＨＢＴでは、ベースよりも大きなバンドギャップをもつ
材料をエミッタとすることによりベースからエミッタへ
のホールのリークがおさえられるので、通常のバイポー
ラトランジスタと反対にベースを高ドーピング、エミッ
タとコレクタを低ドーピングにすることができる。この
ことによりベース抵抗を小さくすることができるのでｆ
ヨを大きくすることができる。さらに、一般にバイポー
ラトランジスタにおいてはＣＥｍ、ＣＣＩは接合のドー
ピングによる因子Ｃｔｇ （ｎ＋ ｆｉ）、Ｃｃｍ
（ｎ、 ｈ）と接合面積Ａ０、Ａｃ１１との積で表わ
される。ＨＢＴでは、エミッタ、コレクタが低ドープ、
ベースが高ドープになっているため、ＣＥＩ （ｎ、ｈ
）、Ｃｃｍ （ｎ、ｈ）はエミッタ、コレクタのドーピ
ングにのみ依存しＣ１、ＣＣＭは次のようになる。
材料をエミッタとすることによりベースからエミッタへ
のホールのリークがおさえられるので、通常のバイポー
ラトランジスタと反対にベースを高ドーピング、エミッ
タとコレクタを低ドーピングにすることができる。この
ことによりベース抵抗を小さくすることができるのでｆ
ヨを大きくすることができる。さらに、一般にバイポー
ラトランジスタにおいてはＣＥｍ、ＣＣＩは接合のドー
ピングによる因子Ｃｔｇ （ｎ＋ ｆｉ）、Ｃｃｍ
（ｎ、 ｈ）と接合面積Ａ０、Ａｃ１１との積で表わ
される。ＨＢＴでは、エミッタ、コレクタが低ドープ、
ベースが高ドープになっているため、ＣＥＩ （ｎ、ｈ
）、Ｃｃｍ （ｎ、ｈ）はエミッタ、コレクタのドーピ
ングにのみ依存しＣ１、ＣＣＭは次のようになる。
ＣｔｙｒｏｃＪ ｎｔ ・ＡＥＩ、 ＣＣｌ へＪ
ｎ ｃ ・Ａ Ｃ１従って、ＨＢＴでは通常のバイポ
ーラトランジスタに比べてＣＥｌ１％ ＣＣＩが小さく
なりｆ、の増大が可能となる。さらにトランジスタのサ
イズを小さくしてＡ。、ＡＣｌを小さくすることにより
、０２１％ Ｃｃｍを小さくすることができるのでより
高速・高周波化が可能となる。
ｎ ｃ ・Ａ Ｃ１従って、ＨＢＴでは通常のバイポ
ーラトランジスタに比べてＣＥｌ１％ ＣＣＩが小さく
なりｆ、の増大が可能となる。さらにトランジスタのサ
イズを小さくしてＡ。、ＡＣｌを小さくすることにより
、０２１％ Ｃｃｍを小さくすることができるのでより
高速・高周波化が可能となる。
第４図Ａの構成ではエミッタが下側に設けられることか
らエミッタ共通の回路構成を有する集積化に適すること
の他に、コレクタが上側にあることからリソグラフィー
によりコレクタ面積を小さくできるのでコレクターベー
ス接合容量を小さくできｆ。の増大にを効である。しか
しながら、エミッタの面積が小さくならないのが難点で
ある。
らエミッタ共通の回路構成を有する集積化に適すること
の他に、コレクタが上側にあることからリソグラフィー
によりコレクタ面積を小さくできるのでコレクターベー
ス接合容量を小さくできｆ。の増大にを効である。しか
しながら、エミッタの面積が小さくならないのが難点で
ある。
第４図Ｂはこの点を解決するために提案されている構造
である。すなわち、エミッタの周辺部に図のようにベー
スとつながった高ドープのｐ型（ｐ゛）の領域を形成す
ると、エミッタはバンドギャップの大きい材料でできて
いるためにバンドギャップの大きい材料からなるｐ″ｎ
接合１４がエミッタの周辺部に形成されているので電子
はこの接合部分を流れず、中心部にのみ流れ実質上エミ
ッタ面積が小さくなる。このことによりエミッターコレ
クタ接合容量が小さくなるとするものである。
である。すなわち、エミッタの周辺部に図のようにベー
スとつながった高ドープのｐ型（ｐ゛）の領域を形成す
ると、エミッタはバンドギャップの大きい材料でできて
いるためにバンドギャップの大きい材料からなるｐ″ｎ
接合１４がエミッタの周辺部に形成されているので電子
はこの接合部分を流れず、中心部にのみ流れ実質上エミ
ッタ面積が小さくなる。このことによりエミッターコレ
クタ接合容量が小さくなるとするものである。
発明が解決しようとする問題点
しかしながら、上記のような構成では、中心部に電流の
集中が起り実質的なエミッタ面積が小さくなるとはいう
ものの、エミッターベース容量としてはエミッタの周辺
部のｐ″ｎ接合部分も寄与するので大きくなってしまい
、Ｃ０を小さくできないという問題点がある。
集中が起り実質的なエミッタ面積が小さくなるとはいう
ものの、エミッターベース容量としてはエミッタの周辺
部のｐ″ｎ接合部分も寄与するので大きくなってしまい
、Ｃ０を小さくできないという問題点がある。
本発明は上記問題点に鑑み、逆構造ＨＢＴにおいて、エ
ミッタ面積を著しく小さくできる構造およびその製造方
法を提供しようとするものである。
ミッタ面積を著しく小さくできる構造およびその製造方
法を提供しようとするものである。
問題点を解決するための手段
上記問題点を解決するために本発明のヘテロ接合バイポ
ーラトランジスタは、高ドープのｎ型の下地の上に、下
地と格子整合する半導体材料のｎ型にドープした層であ
ってその部分（ｎｍｌ域）を残してその残りを上下につ
きぬけた絶縁性の領域にかえた層と、その上に格子整合
するベースよりもバンドギャップの大きい半導体材料の
ｎ型にドープした層であって当該ｎ ｊＩ域を含む領域
をエミッタとして残しその残りを高ドープのｐ型の領域
にかえた層と、その上に格子整合する半導体材料の、高
ドープしたｐ型のベース層とｎ型にドープしたコレクタ
層であってエミッタの上部に位置した層を、少なくとも
有することを特徴とする。
ーラトランジスタは、高ドープのｎ型の下地の上に、下
地と格子整合する半導体材料のｎ型にドープした層であ
ってその部分（ｎｍｌ域）を残してその残りを上下につ
きぬけた絶縁性の領域にかえた層と、その上に格子整合
するベースよりもバンドギャップの大きい半導体材料の
ｎ型にドープした層であって当該ｎ ｊＩ域を含む領域
をエミッタとして残しその残りを高ドープのｐ型の領域
にかえた層と、その上に格子整合する半導体材料の、高
ドープしたｐ型のベース層とｎ型にドープしたコレクタ
層であってエミッタの上部に位置した層を、少なくとも
有することを特徴とする。
また、本発明のヘテロ接合バイポーラトランジスタの製
造方法は、高ドープのｎ型の下地の上に下地と格子整合
する半導体材料のｎ型にドープした層とその上に界面が
空気に触れないように保護層を続けてエピタキシー形成
し、当該ｎ型にドープした層の部分（ｎ領域）を残して
その残りを上下につきぬけた絶縁性の領域にかえた後、
エピタキシー装置の中で空気に触れないように当該保護
層を除去し当該層の上に、格子整合するベースよりもバ
ンドギャップの大きい半導体材料の、ｎ型にドープした
エミッタ層、ｐ型にドープしたベース層とｎ型にドープ
したコレクタ層を順次エピタキシー形成し、当該ｎ領域
を含むように位置したエミッタ層、ベース層、コレクタ
層からなる層状構造のトランジスタ構成部である柱状部
分の周辺部あるいは当該柱状部の周辺部のコレクタ層を
ベース層までのぞいた当該柱状部の周辺部を当該絶縁性
の領域に接するように高ドープのｐ型領域にかえて製造
することを特徴とする。
造方法は、高ドープのｎ型の下地の上に下地と格子整合
する半導体材料のｎ型にドープした層とその上に界面が
空気に触れないように保護層を続けてエピタキシー形成
し、当該ｎ型にドープした層の部分（ｎ領域）を残して
その残りを上下につきぬけた絶縁性の領域にかえた後、
エピタキシー装置の中で空気に触れないように当該保護
層を除去し当該層の上に、格子整合するベースよりもバ
ンドギャップの大きい半導体材料の、ｎ型にドープした
エミッタ層、ｐ型にドープしたベース層とｎ型にドープ
したコレクタ層を順次エピタキシー形成し、当該ｎ領域
を含むように位置したエミッタ層、ベース層、コレクタ
層からなる層状構造のトランジスタ構成部である柱状部
分の周辺部あるいは当該柱状部の周辺部のコレクタ層を
ベース層までのぞいた当該柱状部の周辺部を当該絶縁性
の領域に接するように高ドープのｐ型領域にかえて製造
することを特徴とする。
作用
本発明の構成では、ヘテロ接合バイポーラトランジスタ
のキャリア濃度に依存する容量が小さくできることに加
えて、コレクタの面積がフォトリソグラフィーにより小
さくできかつベース層の下に絶縁層を確実に導入できる
ことによりエミッタ面積を確実に小さくできるので接合
面積に依存する容量成分を小さくでき、全体としてエミ
ッターベース接合容量およびベース−コレクタ接合部１
を著しく小さくできるので、トランジスタの高速化・高
周波化が可能となる。
のキャリア濃度に依存する容量が小さくできることに加
えて、コレクタの面積がフォトリソグラフィーにより小
さくできかつベース層の下に絶縁層を確実に導入できる
ことによりエミッタ面積を確実に小さくできるので接合
面積に依存する容量成分を小さくでき、全体としてエミ
ッターベース接合容量およびベース−コレクタ接合部１
を著しく小さくできるので、トランジスタの高速化・高
周波化が可能となる。
本発明の製造方法を用いれば、ベース領域とつながった
高ドープのｐ型領域の下側に確実に良質の絶縁性の層を
導入できるのでエミッタ面積を小さくできる。ｎ型にド
ープした層の部分に絶縁性の領域を形成するためにエピ
タキシーを中断して空気中に取り出す必要があり界面が
ダメージを受ける心配があるが、表面にＩｎＡ、をエピ
タキシー形成して取り出し処理を施した後エピタキシー
成長装置中で１．Ａ、を除去する方法を適用することで
解決できる。
高ドープのｐ型領域の下側に確実に良質の絶縁性の層を
導入できるのでエミッタ面積を小さくできる。ｎ型にド
ープした層の部分に絶縁性の領域を形成するためにエピ
タキシーを中断して空気中に取り出す必要があり界面が
ダメージを受ける心配があるが、表面にＩｎＡ、をエピ
タキシー形成して取り出し処理を施した後エピタキシー
成長装置中で１．Ａ、を除去する方法を適用することで
解決できる。
また、本発明の製造方法では問題となる界面はトランジ
スタの構成にとって最も重要なエミッターベース間、ベ
ース−コレクタ間を用いないことも有利な点である。
スタの構成にとって最も重要なエミッターベース間、ベ
ース−コレクタ間を用いないことも有利な点である。
実施例
以下本発明の実施例のヘテロ接合バイポーラトランジス
タおよびその製造方法について図面を参照しながら説明
する。
タおよびその製造方法について図面を参照しながら説明
する。
第１図（ａ）、 （ｂ）は本発明の実施例の概念図を示
すヘテロ接合バイポーラトランジスタの構造を示すもの
である。従来例の第４図（ａ）、 （ｂ）のエミッタ層
内に形成されるベースよりもバンドギャップの大きい材
料のｐ″ｎ接合１４に代って、絶縁領域１１が形成され
ている。第２図は実際の材料による実施例を示す。第３
図はこれらの構造の製造方法の実施例を示す。まず、第
４図（ａ）のように半絶縁性ないし高ドープのｎ型のＧ
、Ａ３の基板１の上に高ドープのｎ型のＧ、Ａｓ層２を
分子線エピタキシー形成し、その上にｎ型にドープした
Ｇ、Ａ、層１２と！。Ａ、の薄膜層１３を分子線エピタ
キシー形成する。ついで、ｂのようにｎ型にドープした
Ｇ、Ａｓ層１２の部分１１にフォトリソグラフィー法と
０□のイオン注入の適用により絶縁性の領域を形成する
。その後分子線エピタキシー装置中に再び入れＩ、、Ａ
、をＡ、雰囲気中で完全に除去したのち、Ｃに示すよう
にｎ型にドープしたベースよりもバンドギャップの大き
い材料であるＡＩＸＧ １− Ｘ Ａ ３のエミッタ層
３、高ドープのｐ型のＧ、ＡＩのベース層４、ｎ型にド
ープしたＧ−Ａｓのコレクタ層５、高ドープのｎ型にド
ープしたＧ、Ａ、のキャップ層６を順次エピタキシー成
長する。ついで、ホトリソグラフィーとエツチング法に
よりｄの構造とし、Ｂ、イオンを注入し高ドープのｐ型
の領域１０をｅのように形成する。ついでホトリソグラ
フィーとエツチング法によりｒの構造としコレクタ電極
７、ベース電極８、エミッタ電極９を形成する。
すヘテロ接合バイポーラトランジスタの構造を示すもの
である。従来例の第４図（ａ）、 （ｂ）のエミッタ層
内に形成されるベースよりもバンドギャップの大きい材
料のｐ″ｎ接合１４に代って、絶縁領域１１が形成され
ている。第２図は実際の材料による実施例を示す。第３
図はこれらの構造の製造方法の実施例を示す。まず、第
４図（ａ）のように半絶縁性ないし高ドープのｎ型のＧ
、Ａ３の基板１の上に高ドープのｎ型のＧ、Ａｓ層２を
分子線エピタキシー形成し、その上にｎ型にドープした
Ｇ、Ａ、層１２と！。Ａ、の薄膜層１３を分子線エピタ
キシー形成する。ついで、ｂのようにｎ型にドープした
Ｇ、Ａｓ層１２の部分１１にフォトリソグラフィー法と
０□のイオン注入の適用により絶縁性の領域を形成する
。その後分子線エピタキシー装置中に再び入れＩ、、Ａ
、をＡ、雰囲気中で完全に除去したのち、Ｃに示すよう
にｎ型にドープしたベースよりもバンドギャップの大き
い材料であるＡＩＸＧ １− Ｘ Ａ ３のエミッタ層
３、高ドープのｐ型のＧ、ＡＩのベース層４、ｎ型にド
ープしたＧ−Ａｓのコレクタ層５、高ドープのｎ型にド
ープしたＧ、Ａ、のキャップ層６を順次エピタキシー成
長する。ついで、ホトリソグラフィーとエツチング法に
よりｄの構造とし、Ｂ、イオンを注入し高ドープのｐ型
の領域１０をｅのように形成する。ついでホトリソグラ
フィーとエツチング法によりｒの構造としコレクタ電極
７、ベース電極８、エミッタ電極９を形成する。
第１．２図に示す構成にすることによりヘテロ接合バイ
ポーラトランジスタ特有のキャリア濃度分布によりキャ
リア濃度の分布状態に依存するエミッターベース接合容
量、ベース−コレクタ接合容量を小さくできることに加
えて、コレクタ面積をフォトリソグラフィーにより十分
に小さくできかつエミッタ面積もエミッタ領域の周辺部
を高ドープのｐ壁領域に変えかつこのｐ壁領域が下地の
絶縁層と接する構造となっているので、十分に小さくで
きる。これにより接合面積によるエミッターベース接合
容量、ベース−コレクタ接合容量を小さくできる。この
ため、ｒア、ｆ、の増大をはかることができる。
ポーラトランジスタ特有のキャリア濃度分布によりキャ
リア濃度の分布状態に依存するエミッターベース接合容
量、ベース−コレクタ接合容量を小さくできることに加
えて、コレクタ面積をフォトリソグラフィーにより十分
に小さくできかつエミッタ面積もエミッタ領域の周辺部
を高ドープのｐ壁領域に変えかつこのｐ壁領域が下地の
絶縁層と接する構造となっているので、十分に小さくで
きる。これにより接合面積によるエミッターベース接合
容量、ベース−コレクタ接合容量を小さくできる。この
ため、ｒア、ｆ、の増大をはかることができる。
実施例の方法において高ドープのｐ型の領域は、エミ・
ツタ形成層をつきぬけて絶縁層の領域にまで入り込んで
良いので形成するのが容易である。この方法としては実
施例ではＢ、のイオン注入を用いているが他のイオンで
も良（、また拡散などの方法の適用も可能である。
ツタ形成層をつきぬけて絶縁層の領域にまで入り込んで
良いので形成するのが容易である。この方法としては実
施例ではＢ、のイオン注入を用いているが他のイオンで
も良（、また拡散などの方法の適用も可能である。
なお、実際の実施例ではＡＩ ＸＧ−＋−ＸＡｓ−Ｇ、
Ａ、の材料系を用いているが格子整合する材料系たとえ
ばＩ 、１ｘＧ−＋−ＸＡ−Ｉ−Ａｊ！＋−ＸＡ−−Ｉ
、ＩＰ系、Ｉ、１．Ｇ□−ＸＰ−Ｇ、Ａ、系、Ｇ、Ａ。
Ａ、の材料系を用いているが格子整合する材料系たとえ
ばＩ 、１ｘＧ−＋−ＸＡ−Ｉ−Ａｊ！＋−ＸＡ−−Ｉ
、ＩＰ系、Ｉ、１．Ｇ□−ＸＰ−Ｇ、Ａ、系、Ｇ、Ａ。
−Ｇ、系、Ｇ、Ｐ−３，系などを用いたヘテロ接合バイ
ポーラトランジスタにも本発明の構造および製造方法を
適用できることは勿論のことである。
ポーラトランジスタにも本発明の構造および製造方法を
適用できることは勿論のことである。
また、実施例ではエミッタにのみベースよりもバンドギ
ャップの大きい材料を用いているが、コレクタにもベー
スよりもバンドギャップの大きい材料を用いたヘテロ接
合バイポーラトランジスタでも良いのは勿論のことであ
る。また、製造方法としてｎ型にドープした層とその上
に１．Ａ、層のエピタキシー形成を行ったのち、絶縁性
の領域を形成する方法をとっているが、Ｉ、、Ａ、はど
種々の処理に強（ないがＡ、を用いて表面をカバーして
エピタキシー装置から取り出し絶縁性の領域を形成する
こともできる。また、１．Ａ、の代りにＩイ、Ｇ□−Ｘ
Ａ、混晶エピタキシー膜を用いることもできる。また、
エピタキシー法としてはＭＢＥの他に種々のものを適用
することができる。
ャップの大きい材料を用いているが、コレクタにもベー
スよりもバンドギャップの大きい材料を用いたヘテロ接
合バイポーラトランジスタでも良いのは勿論のことであ
る。また、製造方法としてｎ型にドープした層とその上
に１．Ａ、層のエピタキシー形成を行ったのち、絶縁性
の領域を形成する方法をとっているが、Ｉ、、Ａ、はど
種々の処理に強（ないがＡ、を用いて表面をカバーして
エピタキシー装置から取り出し絶縁性の領域を形成する
こともできる。また、１．Ａ、の代りにＩイ、Ｇ□−Ｘ
Ａ、混晶エピタキシー膜を用いることもできる。また、
エピタキシー法としてはＭＢＥの他に種々のものを適用
することができる。
発明の効果
以上のように本発明では、エミッタとコレクタのうち、
少なくともエミッタにベースよりもバンドギャップの大
きい材料を用い、エミッタを下側に設けたヘテロ接合バ
イポーラトランジスタにおいて、高ドープのｎ型の下地
の上に、下地と格子整合する半導体材料のｎ型にドープ
した層をエピタキシー形成し、その部分（ｎ ｉＩ域）
を残してその残りを上下につきぬけた絶縁性の領域にか
えた後、当該層の上に、格子整合する半導体材料の、ｎ
型にドープしたベースよりもバンドギャップの大きい材
料の、エミッタ層、ｐ型にドープしたベース層とｎ型に
ドープしたコレクタ層を順次エピタキシー形成し、当該
ｎ領域を含むように位置したエミッタ層、ベース層、コ
レクタ層からなる層状構造のトランジスタ構成部である
柱状部分の周辺部を高ドープのｐ型にかえる製造方法を
用いて、エミッタ領域の周辺部をベースにつながった高
ドープのｐ型領域（ｐ＋領領域にし、エミッタおよび当
該ｐ″領域下部にエミッタ領域部分にのみ接触する高ド
ープのｎ？ｉＩ域と、エミッタ部分とｐ。
少なくともエミッタにベースよりもバンドギャップの大
きい材料を用い、エミッタを下側に設けたヘテロ接合バ
イポーラトランジスタにおいて、高ドープのｎ型の下地
の上に、下地と格子整合する半導体材料のｎ型にドープ
した層をエピタキシー形成し、その部分（ｎ ｉＩ域）
を残してその残りを上下につきぬけた絶縁性の領域にか
えた後、当該層の上に、格子整合する半導体材料の、ｎ
型にドープしたベースよりもバンドギャップの大きい材
料の、エミッタ層、ｐ型にドープしたベース層とｎ型に
ドープしたコレクタ層を順次エピタキシー形成し、当該
ｎ領域を含むように位置したエミッタ層、ベース層、コ
レクタ層からなる層状構造のトランジスタ構成部である
柱状部分の周辺部を高ドープのｐ型にかえる製造方法を
用いて、エミッタ領域の周辺部をベースにつながった高
ドープのｐ型領域（ｐ＋領領域にし、エミッタおよび当
該ｐ″領域下部にエミッタ領域部分にのみ接触する高ド
ープのｎ？ｉＩ域と、エミッタ部分とｐ。
領域とに接触する絶縁性の領域を有するヘテロ接合バイ
ポーラトランジスタの構造とする。このことにより、エ
ミッタ面積をコレクタ面積とともに容易に小さくできる
ので、エミッターベース接合容量、ベース−コレクタ接
合容量を著しく小さくでき、ｆ、、ｆ、を増大すること
ができる。
ポーラトランジスタの構造とする。このことにより、エ
ミッタ面積をコレクタ面積とともに容易に小さくできる
ので、エミッターベース接合容量、ベース−コレクタ接
合容量を著しく小さくでき、ｆ、、ｆ、を増大すること
ができる。
第１図は本発明の基本構造の概念図、第２図はその実際
の材料による実施例を示すヘテロ接合バイポーラトラン
ジスタの断面図、第３図は本発明の製造方法の実施例の
一例を示す多層構造の断面図、第４図は従来の逆構造ヘ
テロ接合バイポーラトランジスタの構造を示す断面図で
ある。 １・・・・・・基板結晶、２・・・・・・高ドープｎ型
下地層、３・・・・・・ｎ型ドープエミッタ層（バンド
ギャップ大）、４・・・・・・高ドープｎ型下地層、５
・・・・・・ｎ型ドープコレクタ層、６・・・・・・高
ドープｎ型キャンプ層、７・・・・・・コレクタ電極、
８・・・・・・ベース電極、９・・・・・・エミッタ電
極、１０・・・・・・イオン注入高ドープｐ型領域、１
１・・・・・・イオン注入絶縁領域、１２・・・・・・
高ドープｎ型層。 代理人の氏名 弁理士 中尾敏男 はか１名！、基販鯖
晶 ？、・・ 高ドープｎ型下刊４点、 ３・・ ｎμＬＦ−ブＬミッタ層 （八“ンド′ギヤ１１／ア大） ７・・・コレ７７を楊 Ｉ ・・・ へ°“−スｔｌ 楊 １−ＧａＡｓ１役 ２ 、、、 ｊ Ｆ’−ブｎ ％！ にｃＬＡｓ ｆ
ｅ、’：、３’＝ｎ’Ｊ−ド゛−７”、４ノ’ｒ、Ｇ
４．−ｘｂエミヅク層 ４ ・・・高ドープＰ囚！ ＧａＡｓ層ｓ・−ｎ型、Ｆ
′−ブＧｔｘＡｓコレ２７層６ 、、、＆ドー２°ｎ
９にａＡ５キャ・・／７層７・・・コしフタ／ｌ＠ １０ 、、、 イＡ−ンシ主入高ドープＰり４曳背呪
ｎ ・・・イオンン主入結調に４哨ゼｔｌ？・・・１ど
°タキシーｆＩ形Ｅ２１ドーフ。 第４図 ｆ・・・ｊ！斂巧品 ２・・・零ト”−７°ｎ型下ｅ、ｗ−”。 ３・、・ ｎ應ｖ）゛−ブエミッタ層 （バンド′午ヤツブ大） ４１９．１６ド°−ブＰｉ店へ°°−ス層７ ・・コレ
２り／ｌＪ鍮 ８ ・・べ・−ス鷺木ｋ ｑ・・・Ｌミッタ（ｌ壺
の材料による実施例を示すヘテロ接合バイポーラトラン
ジスタの断面図、第３図は本発明の製造方法の実施例の
一例を示す多層構造の断面図、第４図は従来の逆構造ヘ
テロ接合バイポーラトランジスタの構造を示す断面図で
ある。 １・・・・・・基板結晶、２・・・・・・高ドープｎ型
下地層、３・・・・・・ｎ型ドープエミッタ層（バンド
ギャップ大）、４・・・・・・高ドープｎ型下地層、５
・・・・・・ｎ型ドープコレクタ層、６・・・・・・高
ドープｎ型キャンプ層、７・・・・・・コレクタ電極、
８・・・・・・ベース電極、９・・・・・・エミッタ電
極、１０・・・・・・イオン注入高ドープｐ型領域、１
１・・・・・・イオン注入絶縁領域、１２・・・・・・
高ドープｎ型層。 代理人の氏名 弁理士 中尾敏男 はか１名！、基販鯖
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Claims (3)
- （１）バイポーラトランジスタのエミッタとコレクタの
少なくともエミッタとしてベースよりもバンドギャップ
の大きい材料を用いエミッタを下側に設けたヘテロ接合
バイポーラトランジスタにおいて、高ドープのｎ型の下
地の上に、下地と格子整合する半導体材料のｎ型にドー
プした層であってこのｎ型にドープした層の部分（ｎ領
域）を残してその残りを上下につきぬけた絶縁性の領域
にかえた層と、このｎ領域と、絶縁性の領域からなる層
の上に格子整合するベースよりもバンドギャップの大き
い半導体材料のｎ型にドープした層であって当該ｎ領域
を含む領域をエミッタとして残しその残りを高ドープの
ｐ型領域にかえた層と、このｎ領域とｐ型の領域からな
る層の上に格子整合する高ドープしたｐ型のベース層と
、このｐ型の層の上にエミッタ部分の上部に位置する、
格子整合する半導体材料のｎ型にドープしたコレクタ層
とを、少なくとも有することを特徴とするヘテロ接合バ
イポーラトランジスタ。 - （２）バイポーラトランジスタのエミッタとコレクタの
うち、少なくともエミッタとしてベースよりもバンドギ
ャップの大きい材料を用い、エミッタを下側に設けたヘ
テロ接合バイポーラトランジスタにおいて、高ドープの
下地の上に下地と格子整合する半導体材料のｎ型にドー
プした層とこのｎ型にドープした層の表面保護層をエピ
タキシー形成し当該ｎ型ドープ層の部分（ｎ領域）を残
してその残りを上下につきぬけた絶縁性の領域にかえた
のち当該保護層を除去し、当該層の上に、格子整合する
、ベースよりもバンドギャップの大きい半導体材料の、
ｎ型にドープしたエミッタ層、ｐ型にドープしたベース
層とｎ型にドープしたコレクタ層を順次エピタキシー形
成し、当該ｎ領域を含むように位置したエミッタ層、ベ
ース層、コレクタ層の層状構造からなるトランジスタ構
成部である柱状部分の周辺部あるいは当該柱状部の周辺
部のコレクタ層をベース層まで除いた当該柱状部の周辺
部を当該絶縁性の領域に接するように高ドープのｐ型領
域にかえて製造することを特徴とするヘテロ接合バイポ
ーラトランジスタの製造方法。 - （３）表面保護層としてＩｎＡｓを用いることを特徴と
する特許請求の範囲第２項記載のヘテロ接合バイポーラ
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19078585A JPS6249661A (ja) | 1985-08-29 | 1985-08-29 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19078585A JPS6249661A (ja) | 1985-08-29 | 1985-08-29 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6249661A true JPS6249661A (ja) | 1987-03-04 |
Family
ID=16263695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19078585A Pending JPS6249661A (ja) | 1985-08-29 | 1985-08-29 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6249661A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6430269A (en) * | 1987-07-24 | 1989-02-01 | Matsushita Electric Ind Co Ltd | Manufacture of bipolar transistor |
| US5124270A (en) * | 1987-09-18 | 1992-06-23 | Kabushiki Kaisha Toshiba | Bipolar transistor having external base region |
| US5434091A (en) * | 1992-10-30 | 1995-07-18 | Texas Instruments Incorporated | Method for making collector up bipolar transistors having reducing junction capacitance and increasing current gain |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210669A (ja) * | 1982-09-17 | 1984-11-29 | フランス国 | 高速ヘテロ接合バイポーラ半導体装置 |
| JPS60110188A (ja) * | 1983-11-18 | 1985-06-15 | Sharp Corp | 半導体レ−ザ素子 |
-
1985
- 1985-08-29 JP JP19078585A patent/JPS6249661A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210669A (ja) * | 1982-09-17 | 1984-11-29 | フランス国 | 高速ヘテロ接合バイポーラ半導体装置 |
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Cited By (3)
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| JPS6430269A (en) * | 1987-07-24 | 1989-02-01 | Matsushita Electric Ind Co Ltd | Manufacture of bipolar transistor |
| US5124270A (en) * | 1987-09-18 | 1992-06-23 | Kabushiki Kaisha Toshiba | Bipolar transistor having external base region |
| US5434091A (en) * | 1992-10-30 | 1995-07-18 | Texas Instruments Incorporated | Method for making collector up bipolar transistors having reducing junction capacitance and increasing current gain |
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