JPS6249656A - ヘテロ接合バイポ−ラトランジスタおよびその製造方法 - Google Patents
ヘテロ接合バイポ−ラトランジスタおよびその製造方法Info
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- JPS6249656A JPS6249656A JP19077785A JP19077785A JPS6249656A JP S6249656 A JPS6249656 A JP S6249656A JP 19077785 A JP19077785 A JP 19077785A JP 19077785 A JP19077785 A JP 19077785A JP S6249656 A JPS6249656 A JP S6249656A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は超高速・超高周波トランジスタとして有望なヘ
テロ接合バイポーラトランジスタに関するものである。
テロ接合バイポーラトランジスタに関するものである。
従来の技術
近年、バイポーラトランジスタのエミッタをベースより
もバンドギャップの大きい材料としたヘテロ接合バイポ
ーラトランジスタは超高速・超高周波トランジスタの有
力候補の一つとして研究がさかんに行われるにいたって
いる。
もバンドギャップの大きい材料としたヘテロ接合バイポ
ーラトランジスタは超高速・超高周波トランジスタの有
力候補の一つとして研究がさかんに行われるにいたって
いる。
以下図面を参照しながら、従来のヘテロ接合バイポーラ
トランジスタ（以下ＨＢＴ）について説明する。
トランジスタ（以下ＨＢＴ）について説明する。
第４図Ａは従来のエミッタが上方に位置した正常型のＨ
ＢＴの構造を示し、第４図Ｂはトランジスタサイズを小
さくして高速化をはかるためにコレクタ面積を小さくす
る工夫を行ったものである。
ＢＴの構造を示し、第４図Ｂはトランジスタサイズを小
さくして高速化をはかるためにコレクタ面積を小さくす
る工夫を行ったものである。
第４図ＡとＢにおいて、１は基板、２は高ドープのｎ型
にした層、３はｎ型にドープしたコレクタ層、４は高ド
ープのｐ型のベース層、５はｎ型にドープしたバンドギ
ャップの大きい材料のエミッタ層、６は高ドープのｎ型
のキャンプ層、７はエミッタ電極、８はベース電極、９
はコレクタ電極、１０は高ドープのｐ型の領域、１１は
イオン注入による絶縁領域である。
にした層、３はｎ型にドープしたコレクタ層、４は高ド
ープのｐ型のベース層、５はｎ型にドープしたバンドギ
ャップの大きい材料のエミッタ層、６は高ドープのｎ型
のキャンプ層、７はエミッタ電極、８はベース電極、９
はコレクタ電極、１０は高ドープのｐ型の領域、１１は
イオン注入による絶縁領域である。
以上のように構成されたＨＢＴについてエミッターベー
ス、ベース−コレクタの接合容量の面から以下その動作
について説明する。
ス、ベース−コレクタの接合容量の面から以下その動作
について説明する。
ＨＢＴの高速動作の指標であるｆ７およびｆ。
は次のように表わされる。
ここに、■。はコレクタ電流、Ｗ、はベース巾、ＶＩＥ
はコレクタ領域の電子の走向速度、２はコレクタの空乏
層の巾、ＣＥＩはエミッターベース間容量、ＣＣＩはコ
レクターベース間容量、Ｃ２は浮遊容量、Ｗ８はベース
巾、ＤＩはベースでの電子の拡散係数、ｑ、には自然定
数、Ｔは絶対温度である。
はコレクタ領域の電子の走向速度、２はコレクタの空乏
層の巾、ＣＥＩはエミッターベース間容量、ＣＣＩはコ
レクターベース間容量、Ｃ２は浮遊容量、Ｗ８はベース
巾、ＤＩはベースでの電子の拡散係数、ｑ、には自然定
数、Ｔは絶対温度である。
ＨＢＴでは、エミッタをベースよりもバンドギャップの
大きい材料にすることによりベースからエミッタへのホ
ールのリークがおさえられるので、通常のバイポーラト
ランジスタと反対にベースを高ドーピング、エミッタと
コレクタを低ドーピングにすることができる。このこと
によりトランジスタの高速・高周波化にとって重要なベ
ース抵抗の低減をはかることができ、ｆＩＩが大きくな
る。
大きい材料にすることによりベースからエミッタへのホ
ールのリークがおさえられるので、通常のバイポーラト
ランジスタと反対にベースを高ドーピング、エミッタと
コレクタを低ドーピングにすることができる。このこと
によりトランジスタの高速・高周波化にとって重要なベ
ース抵抗の低減をはかることができ、ｆＩＩが大きくな
る。
さらに、一般にバイポーラトランジスタにおいてはＣＥ
ｌ１％ ＣＣＩは接合容量のドーピングによる因子ＣＥ
Ｉ （ｎ＋ ｈ）、Ｃｃｖ、（ｎ、ｈ）と接合面積Ａ
０、ＡＣＩとの積で表わされる。ＨＢＴでは、エミッタ
、コレクタが低ドープ、ベースが高ドープになっている
ため、Ｃｔｍ （ｎ、ｈ） 、Ｃｃｍ （ｎ＋ ｈ）
はエミ７り、コレクタのドーピングにのみ依存しＣ□、
ＣＣＩは次のようになる。
ｌ１％ ＣＣＩは接合容量のドーピングによる因子ＣＥ
Ｉ （ｎ＋ ｈ）、Ｃｃｖ、（ｎ、ｈ）と接合面積Ａ
０、ＡＣＩとの積で表わされる。ＨＢＴでは、エミッタ
、コレクタが低ドープ、ベースが高ドープになっている
ため、Ｃｔｍ （ｎ、ｈ） 、Ｃｃｍ （ｎ＋ ｈ）
はエミ７り、コレクタのドーピングにのみ依存しＣ□、
ＣＣＩは次のようになる。
ＣＥＩ″Ｊ ｎｔ ° Ａｔｉ＋ｓ Ｃｃ
ｓ”Ｊ ｎｃ−・ Ａｃｔ従って、ＨＢＴでは通常のバ
イポーラトランジスタに比べてＣ□、ＣＣＩが小さくな
りｆＴの増大が可能となる。さらにトランジスタのサイ
ズを小さくしてＡｏ、Ａ（１を小さくすることにより、
Ｃ０、ＣＣＩを小さくすることができるのでより高速・
高周波化が可能となる。
ｓ”Ｊ ｎｃ−・ Ａｃｔ従って、ＨＢＴでは通常のバ
イポーラトランジスタに比べてＣ□、ＣＣＩが小さくな
りｆＴの増大が可能となる。さらにトランジスタのサイ
ズを小さくしてＡｏ、Ａ（１を小さくすることにより、
Ｃ０、ＣＣＩを小さくすることができるのでより高速・
高周波化が可能となる。
第４図Ａの構成ではエミッタ面積Ａ□はフォトリソグラ
フィーにより小さくできるが、コレクタ面積ＡＣ１はＡ
ｌｌはど小さくできない。第４図Ｂはこの点を解決する
ために考案されている構造であり、酸素イオンを深く注
入することによりコレクタ層の部分１１を絶縁化し、Ａ
（１を小さくし高速化をはかっている。
フィーにより小さくできるが、コレクタ面積ＡＣ１はＡ
ｌｌはど小さくできない。第４図Ｂはこの点を解決する
ために考案されている構造であり、酸素イオンを深く注
入することによりコレクタ層の部分１１を絶縁化し、Ａ
（１を小さくし高速化をはかっている。
発明が解決しようとする問題点
しかしながら、第４図Ｂのような構成ではイオン注入に
より多層構造の内部の特定の箇所に絶縁領域をつくるの
でその製法とともに質の良い絶縁領域をつくるのが難し
いという問題点があった。
より多層構造の内部の特定の箇所に絶縁領域をつくるの
でその製法とともに質の良い絶縁領域をつくるのが難し
いという問題点があった。
本発明は上記問題点に鑑み、第４図Ｂの１１に対応する
部分に質の良い絶縁領域を有する新しい構造のＨＢＴ及
びその製造方法を提供しようとするものである。
部分に質の良い絶縁領域を有する新しい構造のＨＢＴ及
びその製造方法を提供しようとするものである。
問題点を解決するための手段
上記問題点を解決するために本発明のヘテロ接合バイポ
ーラトランジスタは、高ドープのｎ型の下地の上に、下
地と格子整合する材料の半絶縁性の層であってその部分
を上下につきぬけたｎ型にドープしたコレクタ領域にか
えた層と、その上に格子整合する半導体材料の高ドープ
のｐ型ベースの層と、その上にコレクタ部分の上部に位
置するバンドギャップの大きい格子整合する半導体材料
からなるｎ型にドープしたエミッタ層とを、少なくとも
有することを特徴とする。
ーラトランジスタは、高ドープのｎ型の下地の上に、下
地と格子整合する材料の半絶縁性の層であってその部分
を上下につきぬけたｎ型にドープしたコレクタ領域にか
えた層と、その上に格子整合する半導体材料の高ドープ
のｐ型ベースの層と、その上にコレクタ部分の上部に位
置するバンドギャップの大きい格子整合する半導体材料
からなるｎ型にドープしたエミッタ層とを、少なくとも
有することを特徴とする。
また、本発明のヘテロ接合バイポーラトランジスタの製
造方法は、高ドープのｎ型の下地の上に、下地と格子整
合する材料の半絶縁性の層とその層の上に界面が空気に
触れないように保護層を続けてエピタキシー形成し、当
該絶縁性の層の部分を上下につきぬけたｎ型にドープし
たコレクタ領域にかえた後、エピタキシー装置の中で空
気に触れないように保護層を除去し、当該層の上に、格
子整合する、ｐ型にドープしたベース層とｎ型にドープ
したエミッタ層を順次エピタキシー形成して製造するこ
とを特徴とする。
造方法は、高ドープのｎ型の下地の上に、下地と格子整
合する材料の半絶縁性の層とその層の上に界面が空気に
触れないように保護層を続けてエピタキシー形成し、当
該絶縁性の層の部分を上下につきぬけたｎ型にドープし
たコレクタ領域にかえた後、エピタキシー装置の中で空
気に触れないように保護層を除去し、当該層の上に、格
子整合する、ｐ型にドープしたベース層とｎ型にドープ
したエミッタ層を順次エピタキシー形成して製造するこ
とを特徴とする。
作用
本発明の構成では、ヘテロ接合バイポーラトランジスタ
のキャリア濃度に依存する容量が小さくできることに加
えて、エミッタの面積がフォトリソグラフィーにより小
さくできかつベース領域とつながった高ドープのｐ壁領
域の下に絶縁領域を確実に導入できることによりコレク
タ面積も確実に小さくできるので接合面積に依存する容
量成分を小さくでき、全体としてエミッターベース接合
容量およびベース−コレクタ接合容量を著しく小さくで
きる。これによりトランジスタの高速・高周波化をはか
ることができる。
のキャリア濃度に依存する容量が小さくできることに加
えて、エミッタの面積がフォトリソグラフィーにより小
さくできかつベース領域とつながった高ドープのｐ壁領
域の下に絶縁領域を確実に導入できることによりコレク
タ面積も確実に小さくできるので接合面積に依存する容
量成分を小さくでき、全体としてエミッターベース接合
容量およびベース−コレクタ接合容量を著しく小さくで
きる。これによりトランジスタの高速・高周波化をはか
ることができる。
本発明の製造方法を用いれば、従来の方法ではイオン注
入により層状構造の深部の特定の箇所を絶縁化すること
が難しくかつ絶縁化後のイオン注入、拡散などによる高
ドープのｐ壁領域の形成時に、形成された絶縁領域が変
成を受は質がおちるおそれがあるのに対して、確実にこ
の部分に良質の絶縁領域を導入できるのでコレクタ面積
を小さくできる。本発明による絶縁層はドープしない材
料で形成されているので、後工程の各種処理においても
変成しない。絶縁層の部分にｎ型にドープしたコレクタ
領域を形成するためにエピタキシーを中断して空気中に
取り出す必要があり界面がダメージを受ける心配がある
が、表面に１．Ａ、を形成して界面を保護して取り出し
処理を施した後エピタキシー成長装置中でＩ、Ａ、を除
去すると界面がダメージを受けずに良質のエピタキシー
膜が続けて形成できるので解決できる。
入により層状構造の深部の特定の箇所を絶縁化すること
が難しくかつ絶縁化後のイオン注入、拡散などによる高
ドープのｐ壁領域の形成時に、形成された絶縁領域が変
成を受は質がおちるおそれがあるのに対して、確実にこ
の部分に良質の絶縁領域を導入できるのでコレクタ面積
を小さくできる。本発明による絶縁層はドープしない材
料で形成されているので、後工程の各種処理においても
変成しない。絶縁層の部分にｎ型にドープしたコレクタ
領域を形成するためにエピタキシーを中断して空気中に
取り出す必要があり界面がダメージを受ける心配がある
が、表面に１．Ａ、を形成して界面を保護して取り出し
処理を施した後エピタキシー成長装置中でＩ、Ａ、を除
去すると界面がダメージを受けずに良質のエピタキシー
膜が続けて形成できるので解決できる。
実施例
以下本発明の実施例のヘテロ接合バイポーラトランジス
タおよびその製造方法について図面を参照しながら説明
する。
タおよびその製造方法について図面を参照しながら説明
する。
第１図（ａ）、 （ｂ）は本発明の実施例の概念図を示
すヘテロ接合バイポーラトランジスタの構造を示すもの
である。
すヘテロ接合バイポーラトランジスタの構造を示すもの
である。
第１図（ｂ）はベース電極の形成を容易にするためのも
のでありどちらを用いても良い。従来例の第４図中）と
は、コレクタ領域の周辺部に始めから形成された非ドー
プの半絶縁性の領域が形成されている点が異なっている
。第２図は実際の材料による実施例を示す、第３図はこ
れらの構造の製造方法の実施例を示す。まず、第３図（
ａ）のように半絶縁性ないし高ドープのｎ型のＧ、Ａ３
基板の上に高ドープのｎ型のＧ−Ａｓ層２を分子線エピ
タキシー成長し、その上に非ドープの半絶縁性のＧ、Ａ
。
のでありどちらを用いても良い。従来例の第４図中）と
は、コレクタ領域の周辺部に始めから形成された非ドー
プの半絶縁性の領域が形成されている点が異なっている
。第２図は実際の材料による実施例を示す、第３図はこ
れらの構造の製造方法の実施例を示す。まず、第３図（
ａ）のように半絶縁性ないし高ドープのｎ型のＧ、Ａ３
基板の上に高ドープのｎ型のＧ−Ａｓ層２を分子線エピ
タキシー成長し、その上に非ドープの半絶縁性のＧ、Ａ
。
層１１と１．Ａｓの薄膜層１３を分子線エピタキシー形
成する。ついで、ｂのように絶縁層１１の部分３にフォ
トリソグラフィー法とＳｉのイオン注入の適用により上
下につきぬけたｎ型にドープしたコレクタ領域を形成す
る。その後分子線エピタキシー装置中に再び入れｔ−Ａ
ｓをＡｓ雰囲気中で完全に除去したのち、Ｃに示すよう
に、高ドープのｐ型のＧ−Ａｓのベース層４、ｎ型にド
ープしたバンドギャップの大きいＡＩＸ Ｇ−＋−ｘＡ
ｓのエミッタ層５、高ドープのｎ型にドープしたＧ、Ａ
ｓのキャップＮ６を順次エピタキシー形成する。ついで
ホトリソグラフィーとエツチング法によりｄの構造とし
、エミッタ電極７、ベース電極８、コレクタ電極９を形
成する。
成する。ついで、ｂのように絶縁層１１の部分３にフォ
トリソグラフィー法とＳｉのイオン注入の適用により上
下につきぬけたｎ型にドープしたコレクタ領域を形成す
る。その後分子線エピタキシー装置中に再び入れｔ−Ａ
ｓをＡｓ雰囲気中で完全に除去したのち、Ｃに示すよう
に、高ドープのｐ型のＧ−Ａｓのベース層４、ｎ型にド
ープしたバンドギャップの大きいＡＩＸ Ｇ−＋−ｘＡ
ｓのエミッタ層５、高ドープのｎ型にドープしたＧ、Ａ
ｓのキャップＮ６を順次エピタキシー形成する。ついで
ホトリソグラフィーとエツチング法によりｄの構造とし
、エミッタ電極７、ベース電極８、コレクタ電極９を形
成する。
第１図（８１，（ｂ）に示す構成にすることによりヘテ
ロ接合バイポーラトランジスタ特有のキャリア濃度分布
によりキャリア濃度分布に依存するエミッターベース接
合容量、ベース−コレクタ接合容量を小さくできること
に加えて、エミッタ面積をフォトリソグラフィーにより
十分に小さくできかつコレクタ面積もコレクタ領域の周
辺部が絶縁層となっているので十分に小さくできる。こ
のことにより接合面積によるエミッターベース接合容量
、ベース−コレクタ接合容量も小さくできる。このため
、ｆア、「１の増大をはかることができる。
ロ接合バイポーラトランジスタ特有のキャリア濃度分布
によりキャリア濃度分布に依存するエミッターベース接
合容量、ベース−コレクタ接合容量を小さくできること
に加えて、エミッタ面積をフォトリソグラフィーにより
十分に小さくできかつコレクタ面積もコレクタ領域の周
辺部が絶縁層となっているので十分に小さくできる。こ
のことにより接合面積によるエミッターベース接合容量
、ベース−コレクタ接合容量も小さくできる。このため
、ｆア、「１の増大をはかることができる。
実施例の方法においては第１図（ａ）の方式を用いてい
るが第１図Ｂの方式にしても良い、第１図（ｂｌの方式
を用いても、高ドープのｐ型頭域は、絶縁層の領域にま
で入り込んで良いのでイオン注入、拡散などの方法によ
り形成するのが容易である。
るが第１図Ｂの方式にしても良い、第１図（ｂｌの方式
を用いても、高ドープのｐ型頭域は、絶縁層の領域にま
で入り込んで良いのでイオン注入、拡散などの方法によ
り形成するのが容易である。
なお、実際の実施例ではＡ ４１ ｘ Ｇ −ｔ −Ａ
ｓ −Ｃ；、 Ａ、系の材料を用いているが、格子整
合する材料系たとえばＴＲｘＧ−＋−１ＬＰ Ｇ、Ａ
、系、Ｉ ＋’＋ｘＧ−＋−＊Ａ−１□Ａ Ｉｆ １−
Ａ−−１−Ｐ系、Ｇ、Ａ。
ｓ −Ｃ；、 Ａ、系の材料を用いているが、格子整
合する材料系たとえばＴＲｘＧ−＋−１ＬＰ Ｇ、Ａ
、系、Ｉ ＋’＋ｘＧ−＋−＊Ａ−１□Ａ Ｉｆ １−
Ａ−−１−Ｐ系、Ｇ、Ａ。
−Ｇ、系、Ｇ、Ｐ−Ｓ、系などを用いたヘテロ接合バイ
ポーラトランジスタにも本発明の構造および製造方法を
適用できることは勿論のことである。
ポーラトランジスタにも本発明の構造および製造方法を
適用できることは勿論のことである。
また、実施例ではエミッタにのみベースよりもバンドギ
ャップの大きい材料を用いているが、コレクタにもベー
スよりもバンドギャップの大きい材料を用いたダブルヘ
テロ接合バイポーラトランジスタでも良いのはもちろん
のことである。また、製造方法として半絶縁性の層とそ
の上に１．Ａ。
ャップの大きい材料を用いているが、コレクタにもベー
スよりもバンドギャップの大きい材料を用いたダブルヘ
テロ接合バイポーラトランジスタでも良いのはもちろん
のことである。また、製造方法として半絶縁性の層とそ
の上に１．Ａ。
層のエピタキシー形成を行ったのちｎ型にドープしたコ
レクタ領域を形成する方法をとっているが、１、Ａ、は
ど種々の処理に強くないが、Ａ８を用いて表面をカバー
してエピタキシー装置から取り出しｎ型にドープした領
域を形成することもできる。また、Ｉ□Ｇ ａ Ｉ −
Ｘ Ａ ｆｉの混晶エピタキシー膜を用いることもでき
る。また、エピタキシー法としてはＭＢＥ法の他に種々
のものを適用することができる。
レクタ領域を形成する方法をとっているが、１、Ａ、は
ど種々の処理に強くないが、Ａ８を用いて表面をカバー
してエピタキシー装置から取り出しｎ型にドープした領
域を形成することもできる。また、Ｉ□Ｇ ａ Ｉ −
Ｘ Ａ ｆｉの混晶エピタキシー膜を用いることもでき
る。また、エピタキシー法としてはＭＢＥ法の他に種々
のものを適用することができる。
発明の効果
以上のように本発明では、エミッタとコレクタのうち、
少なくともエミッタにベースよりもバンドギャップの大
きい材料を用い、エミッタを上側に設けたヘテロ接合バ
イポーラトランジスタにおいて、高ドープのｎ型の下地
の上に格子整合する半絶縁性の層をエピタキシー形成し
、その部分を上下につきぬけたｎ型にドープしたコレク
タ領域にかえた後、当該層の上に格子整合する、半導体
材料のｐ型にドープしたベース層およびバンドギャップ
の大きい材料のｎ型にドープしたエミッタ層を順次エピ
タキシー形成する製造方法を用いて、コレクタの周辺部
が絶縁性の領域となった構造を有するヘテロ接合バイポ
ーラトランジスタの構造とする。このことにより、コレ
クタの面積をエミッタ面積とともに容易に小さくできる
ので、エミッターベース接合容量、ベース−コレクタ接
合容量を小さくでき、ｆ７、ｆ、を増大することができ
る。
少なくともエミッタにベースよりもバンドギャップの大
きい材料を用い、エミッタを上側に設けたヘテロ接合バ
イポーラトランジスタにおいて、高ドープのｎ型の下地
の上に格子整合する半絶縁性の層をエピタキシー形成し
、その部分を上下につきぬけたｎ型にドープしたコレク
タ領域にかえた後、当該層の上に格子整合する、半導体
材料のｐ型にドープしたベース層およびバンドギャップ
の大きい材料のｎ型にドープしたエミッタ層を順次エピ
タキシー形成する製造方法を用いて、コレクタの周辺部
が絶縁性の領域となった構造を有するヘテロ接合バイポ
ーラトランジスタの構造とする。このことにより、コレ
クタの面積をエミッタ面積とともに容易に小さくできる
ので、エミッターベース接合容量、ベース−コレクタ接
合容量を小さくでき、ｆ７、ｆ、を増大することができ
る。
第１図は本発明の基本構造の概念図、第２図はその実際
の実施例の一例を示すヘテロ接合バイポーラトランジス
タの断面図、第３図は本発明の製造方法の実施例の一例
を示す多層構造の断面図、第４図は従来のヘテロ接合バ
イポーラトランジスタの構造を示す断面図である。 １・・・・・・基板結晶、２・・・・・・高ドープｎ型
下地層、３・・・・・・イオン注入ｎ型コレクタ領域、
４・・・・・・高ドープｎ型下地層、５・・・・・・ｎ
型ドープエミッタ層（バンドギャップ大）、６・・・・
・・高ドープｎ型キャップ層、７・・・・・・エミッタ
電極、８・・・・・・ベース電極、９・・・・・・コレ
クタ電極、１０・・・・・・イオン注入または拡散、高
ドープｐ型領域、１１・・・・・・エピタキシー形成絶
縁層。 代理人の氏名 弁理士 中尾敏男 ばか１名！−基板結
晶 ？−高ドープ几型下地層 ３−一−イオン注入ｎ型コレクタ領域 ４− 高ドープＰｆ！Ｊベース層 ５−ｎ型ドーブエミッ久畳（バンドギ艷）大）第 １
図 ６− 高ドープｎ型今ヤッフ
′層７−−一 エミ９り１ｚ陽 ８− ペース覚籟 ？ −一 コレクタ覚狽 ／−ＧαＡｓ基板 ２−一 窩ドープｎ型Ｇａ Ａｓ下を層３−−− イオ
ン注入ｎ型０ａＡｓコレクタ頓域４−高ドーブＰ％Ｇａ
ＡＳ層 ｓ−ｎ型ドープＡｌ５Ｇｏｔ−ｚＡｓエミッタ層６−一
窩ドープｎ型（３ａＡｓ牛？ｙ）１７−−一 エミッ
タｔｉ ８− ベースｔ＠ ９−− コレクタｔＭ 第 。 図 ｎ −一 エピタ
キシー形ＩＬＧａＡｓ ？塚層ｒＪ３図 （ａ） ／−’を微結晶 ２−高ドープｎｊＩ＋下地層 ３− ｎｌ！ドープコレクタ１ ６− 高ト°−ブｎ型牛ヤッ７１ ７− エミッタｔ＃Ｌ ８− ペースを極 ７−−− コしフタｔ、１！
の実施例の一例を示すヘテロ接合バイポーラトランジス
タの断面図、第３図は本発明の製造方法の実施例の一例
を示す多層構造の断面図、第４図は従来のヘテロ接合バ
イポーラトランジスタの構造を示す断面図である。 １・・・・・・基板結晶、２・・・・・・高ドープｎ型
下地層、３・・・・・・イオン注入ｎ型コレクタ領域、
４・・・・・・高ドープｎ型下地層、５・・・・・・ｎ
型ドープエミッタ層（バンドギャップ大）、６・・・・
・・高ドープｎ型キャップ層、７・・・・・・エミッタ
電極、８・・・・・・ベース電極、９・・・・・・コレ
クタ電極、１０・・・・・・イオン注入または拡散、高
ドープｐ型領域、１１・・・・・・エピタキシー形成絶
縁層。 代理人の氏名 弁理士 中尾敏男 ばか１名！−基板結
晶 ？−高ドープ几型下地層 ３−一−イオン注入ｎ型コレクタ領域 ４− 高ドープＰｆ！Ｊベース層 ５−ｎ型ドーブエミッ久畳（バンドギ艷）大）第 １
図 ６− 高ドープｎ型今ヤッフ
′層７−−一 エミ９り１ｚ陽 ８− ペース覚籟 ？ −一 コレクタ覚狽 ／−ＧαＡｓ基板 ２−一 窩ドープｎ型Ｇａ Ａｓ下を層３−−− イオ
ン注入ｎ型０ａＡｓコレクタ頓域４−高ドーブＰ％Ｇａ
ＡＳ層 ｓ−ｎ型ドープＡｌ５Ｇｏｔ−ｚＡｓエミッタ層６−一
窩ドープｎ型（３ａＡｓ牛？ｙ）１７−−一 エミッ
タｔｉ ８− ベースｔ＠ ９−− コレクタｔＭ 第 。 図 ｎ −一 エピタ
キシー形ＩＬＧａＡｓ ？塚層ｒＪ３図 （ａ） ／−’を微結晶 ２−高ドープｎｊＩ＋下地層 ３− ｎｌ！ドープコレクタ１ ６− 高ト°−ブｎ型牛ヤッ７１ ７− エミッタｔ＃Ｌ ８− ペースを極 ７−−− コしフタｔ、１！
Claims (3)
- （１）バイポーラトランジスタのエミッタとコレクタの
うち少なくともエミッタとしてベースよりもバンドギャ
ップの大きい材料を用い、エミッタを上部に有するヘテ
ロ接合バイポーラトランジスタにおいて、高ドープのｎ
型の下地の上に、下地と格子整合する材料の半絶縁性の
層であってこの半絶縁性の層の部分を上下につきぬけた
ｎ型にドープしたコレクタ領域にかえた層と、この半絶
縁性の領域とｎ型にドープした領域からなる層の上に格
子整合する半導体材料の高ドープのｐ型のベース層と、
このｐ型のベース層の上にコレクタ部分の上部に位置す
るバンドギャップの大きい格子整合する半導体材料から
なるｎ型にドープしたエミッタ層とを、少なくとも有す
ることを特徴とするヘテロ接合バイポーラトランジスタ
。 - （２）バイポーラトランジスタのエミッタとコレクタの
うち、少なくともエミッタとしてベースよりもバンドギ
ャップの大きい材料を用い、エミッタを上部に有するヘ
テロ接合バイポーラトランジスタにおいて、高ドープの
ｎ型の下地の上に、下地と格子整合する半導体材料の半
絶縁性の層とこの半絶縁性の層の表面保護層をエピタキ
シー形成し、当該半絶縁層の部分を上下につきぬけたｎ
型にドープしたコレクタ領域にかえた後、当該表面保護
層を除去して、当該層の上に、格子整合する、半導体材
料のｐ型にドープしたベース層およびバンドギャップの
大きい半導体材料のｎ型にドープしたエミッタ層を順次
エピタキシー形成することを特徴とするヘテロ接合バイ
ポーラトランジスタの製造方法。 - （３）表面保護層としてＩｎＡｓを用いることを特徴と
する特許請求の範囲第２項記載のヘテロ接合バイポーラ
トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19077785A JPS6249656A (ja) | 1985-08-29 | 1985-08-29 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
| EP86306552A EP0214802B1 (en) | 1985-08-26 | 1986-08-22 | Semiconductor device having an abrupt junction and method of manufacturing same using epitaxy |
| DE8686306552T DE3679618D1 (de) | 1985-08-26 | 1986-08-22 | Halbleiterbauelement mit einem abrupten uebergang und verfahren zu seiner herstellung mittels epitaxie. |
| US07/330,956 US5037769A (en) | 1985-08-26 | 1989-03-28 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19077785A JPS6249656A (ja) | 1985-08-29 | 1985-08-29 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6249656A true JPS6249656A (ja) | 1987-03-04 |
Family
ID=16263554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19077785A Pending JPS6249656A (ja) | 1985-08-26 | 1985-08-29 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6249656A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63248168A (ja) * | 1987-04-02 | 1988-10-14 | Nec Corp | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
| JPS63248167A (ja) * | 1987-04-02 | 1988-10-14 | Nec Corp | ヘテロ接合バイポ−ラトランジスタの製造方法 |
| JPH01146362A (ja) * | 1987-12-02 | 1989-06-08 | Nec Corp | ヘテロ接合バイポーラトランジスタの製造方法 |
| US5530609A (en) * | 1993-05-31 | 1996-06-25 | Tdk Corporation | Magnetic recording/reproducing method using a thin film magnetic |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210669A (ja) * | 1982-09-17 | 1984-11-29 | フランス国 | 高速ヘテロ接合バイポーラ半導体装置 |
| JPS607771A (ja) * | 1983-06-28 | 1985-01-16 | Toshiba Corp | 半導体装置 |
| JPS60110188A (ja) * | 1983-11-18 | 1985-06-15 | Sharp Corp | 半導体レ−ザ素子 |
-
1985
- 1985-08-29 JP JP19077785A patent/JPS6249656A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210669A (ja) * | 1982-09-17 | 1984-11-29 | フランス国 | 高速ヘテロ接合バイポーラ半導体装置 |
| JPS607771A (ja) * | 1983-06-28 | 1985-01-16 | Toshiba Corp | 半導体装置 |
| JPS60110188A (ja) * | 1983-11-18 | 1985-06-15 | Sharp Corp | 半導体レ−ザ素子 |
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|---|---|---|---|---|
| JPS63248168A (ja) * | 1987-04-02 | 1988-10-14 | Nec Corp | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
| JPS63248167A (ja) * | 1987-04-02 | 1988-10-14 | Nec Corp | ヘテロ接合バイポ−ラトランジスタの製造方法 |
| JPH01146362A (ja) * | 1987-12-02 | 1989-06-08 | Nec Corp | ヘテロ接合バイポーラトランジスタの製造方法 |
| US5530609A (en) * | 1993-05-31 | 1996-06-25 | Tdk Corporation | Magnetic recording/reproducing method using a thin film magnetic |
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