JPH07120658B2 - ヘテロ接合バイポーラトランジスタの製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタの製造方法Info
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- JPH07120658B2 JPH07120658B2 JP7473886A JP7473886A JPH07120658B2 JP H07120658 B2 JPH07120658 B2 JP H07120658B2 JP 7473886 A JP7473886 A JP 7473886A JP 7473886 A JP7473886 A JP 7473886A JP H07120658 B2 JPH07120658 B2 JP H07120658B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は超高速・超高周波トランジスタとして有望なヘ
テロ接合バイポーラトランジスタの製造方法に関するも
のである。
テロ接合バイポーラトランジスタの製造方法に関するも
のである。
従来の技術 近年、バイポーラトランジスタのエミッタとしてベース
よりもバンドギャップの大きい半導体材料を用いたヘテ
ロ接合バイポーラトランジスタは超高速・超高周波トラ
ンジスタの有力候補の一つとして研究がさかんに行われ
るにいたっている。
よりもバンドギャップの大きい半導体材料を用いたヘテ
ロ接合バイポーラトランジスタは超高速・超高周波トラ
ンジスタの有力候補の一つとして研究がさかんに行われ
るにいたっている。
以下、図面を参照しながら、従来のヘテロ接合バイポー
ラトランジスタおよびその製造方法について説明する。
ラトランジスタおよびその製造方法について説明する。
第３図（ａ），（ｂ）は従来のエミッタを上側に設けた
正常型のヘテロ接合バイポーラトランジスタの構造例を
示す。第３図（ｂ）は第３図（ａ）の構造よりもコレク
タ面積を小さくする工夫をしたものである。第４図は第
３図に示したヘテロ接合バイポーラトランジスタの製造
方法を示す。
正常型のヘテロ接合バイポーラトランジスタの構造例を
示す。第３図（ｂ）は第３図（ａ）の構造よりもコレク
タ面積を小さくする工夫をしたものである。第４図は第
３図に示したヘテロ接合バイポーラトランジスタの製造
方法を示す。
第３図と第４図において、１は基板、２はコレクタのオ
ーミックコンタクト電極の形成を容易にしかつ基板の欠
陥の影響を緩和するためのコレクタと同タイプの下地
層、３はコレクタまたはコレクタを形成するための層、
４はベースまたはベースを形成するための層、５はエミ
ッタまたはエミッタを形成するための層、６はエミッタ
のオーミックコンタクト電極の形成を容易にするための
層、７はエミッタ電極、８はベース電極、９はコレクタ
電極、10はベースと同タイプの高ドープ領域、11はイオ
ン注入による半絶縁性領域である。材料系としては種々
のものが用いられるが、例えば、AlXGa1-XAs−GaAs系を
用いたものでは、１は半絶縁性GaAs、２は高ドープｎ型
GaAs、３としてｎ型ドープのAlXGa1-XAs、４として高い
ドープｐ型GaAs、５としてｎ型ドープのAlXGa1-XAs、６
として高いドープのｎ型GaAsの組み合わせがよく用いら
れる。
ーミックコンタクト電極の形成を容易にしかつ基板の欠
陥の影響を緩和するためのコレクタと同タイプの下地
層、３はコレクタまたはコレクタを形成するための層、
４はベースまたはベースを形成するための層、５はエミ
ッタまたはエミッタを形成するための層、６はエミッタ
のオーミックコンタクト電極の形成を容易にするための
層、７はエミッタ電極、８はベース電極、９はコレクタ
電極、10はベースと同タイプの高ドープ領域、11はイオ
ン注入による半絶縁性領域である。材料系としては種々
のものが用いられるが、例えば、AlXGa1-XAs−GaAs系を
用いたものでは、１は半絶縁性GaAs、２は高ドープｎ型
GaAs、３としてｎ型ドープのAlXGa1-XAs、４として高い
ドープｐ型GaAs、５としてｎ型ドープのAlXGa1-XAs、６
として高いドープのｎ型GaAsの組み合わせがよく用いら
れる。
以上のように構成されたヘテロ接合バイポーラトランジ
スタについてその動作について説明する。
スタについてその動作について説明する。
ヘテロ接合バイポーラトランジスタの高速動作の指標で
あるfMおよびfmは次のように表される。
あるfMおよびfmは次のように表される。
ここに、ICはコレクタ電流、WBはベース巾、Vseはコレ
クタ領域の電子の走向速度、ｌはコレクタの空乏層の
巾、CEBはエミッタとベース間の容量、CCBはコレクタと
ベース間の容量、Cpは浮遊容量、WBはベース巾、DBはベ
ースでの電子の拡散係数、ｇは単位電荷、ｋはボルツマ
ン定数、Ｙは絶対温度である。ηは比例係数であり、電
子のベース中での走行状態を表している。シリコンバイ
ポーラトランジスタでは、２程度であるが、ヘテロ接合
バイポーラトランジスタでは２よりも大きい。
クタ領域の電子の走向速度、ｌはコレクタの空乏層の
巾、CEBはエミッタとベース間の容量、CCBはコレクタと
ベース間の容量、Cpは浮遊容量、WBはベース巾、DBはベ
ースでの電子の拡散係数、ｇは単位電荷、ｋはボルツマ
ン定数、Ｙは絶対温度である。ηは比例係数であり、電
子のベース中での走行状態を表している。シリコンバイ
ポーラトランジスタでは、２程度であるが、ヘテロ接合
バイポーラトランジスタでは２よりも大きい。
ヘテロ接合バイポーラトランジスタではエミッタとして
ベースよりもバンドギャップの大きい半導体材料を用い
ることによりベースからエミッタへのホールのリークが
おさえられるので、通常のバイポーラトランジスタと反
対にベースを高ドービング、エミッタとコレクタを低ド
ーピングにすることができる。このことによりトランジ
スタの高速・高周波化にとって重要なベース抵抗の低減
をはかることができ、fmが大きくなる。さらに、一般に
バイポーラトランジスタにおいてはCEB、CCBは接合容量
のドーピングによる因子CEB（n,h），CCB（n,h）と接合
面積AEB，ACBとの積で表わされる。ヘテロ接合バイポー
ラトランジスタでは、エミッタとコレクタが低ドープ、
ベースが高ドープとなっているため、CEB（n,h），CCB
（n,h）はエミッタ，コレクタのドーピングにのみ依存
しCEB，CCBは次のようになる。
ベースよりもバンドギャップの大きい半導体材料を用い
ることによりベースからエミッタへのホールのリークが
おさえられるので、通常のバイポーラトランジスタと反
対にベースを高ドービング、エミッタとコレクタを低ド
ーピングにすることができる。このことによりトランジ
スタの高速・高周波化にとって重要なベース抵抗の低減
をはかることができ、fmが大きくなる。さらに、一般に
バイポーラトランジスタにおいてはCEB、CCBは接合容量
のドーピングによる因子CEB（n,h），CCB（n,h）と接合
面積AEB，ACBとの積で表わされる。ヘテロ接合バイポー
ラトランジスタでは、エミッタとコレクタが低ドープ、
ベースが高ドープとなっているため、CEB（n,h），CCB
（n,h）はエミッタ，コレクタのドーピングにのみ依存
しCEB，CCBは次のようになる。
CEB∽nE・AEB、CCB∽nC・ACB、 ここで、nE，nCはそれぞれエミッタのキャリア濃度、コ
レクタのキャリア濃度であり、因子CEB（n,h）はエミッ
タ・ベース間の単位面積あたりの容量、因子CCB（n,h）
はコレクタ・ベース間の単位面積あたりの容量であり、
因子CEB（n,h）はエミッタ、ベースのドーピングに依存
し、また因子CCB（n,h）はベース、コレクタのドーピン
グに依存する。従って、ヘテロ接合バイポーラトランジ
スタでは通常のバイポーラトランジスタに比べてCEB，C
CBが小さくなりfTの増大が可能となる。さらにトランジ
スタのサイズを小さくしてAEB，ACBを小さくすることに
よりCEB，CCBを小さくできるのでより高速高周波化が可
能となる。第３図（ｂ）はCBCを（ａ）の場合より小さ
くしたものである。
レクタのキャリア濃度であり、因子CEB（n,h）はエミッ
タ・ベース間の単位面積あたりの容量、因子CCB（n,h）
はコレクタ・ベース間の単位面積あたりの容量であり、
因子CEB（n,h）はエミッタ、ベースのドーピングに依存
し、また因子CCB（n,h）はベース、コレクタのドーピン
グに依存する。従って、ヘテロ接合バイポーラトランジ
スタでは通常のバイポーラトランジスタに比べてCEB，C
CBが小さくなりfTの増大が可能となる。さらにトランジ
スタのサイズを小さくしてAEB，ACBを小さくすることに
よりCEB，CCBを小さくできるのでより高速高周波化が可
能となる。第３図（ｂ）はCBCを（ａ）の場合より小さ
くしたものである。
次にそれらのヘテロ接合バイポーラトランジスタの製造
について説明する。第３図（ａ）のタイプのトランジス
タでは、まずヘテロ接合バイポーラトランジスタの作製
のもとになる、第４図（ａ）に示したエピタキシー形成
した多層構造材料からフォトリソグラフィとエッチング
により第４図（ｂ）のようにコレクタ・メサを形成し、
ついで第４図（ｃ）のようにベース・メサを形成しコレ
クタの電極形成層２を露出せしめる。このあと、エミッ
タ電極７とコレクタ電極９をまずリフトオフと合金化熱
処理により形成し、ついでベース電極８をリフトオフと
合金化熱処理とにより形成する。第３図（ｂ）のタイプ
のトランジスタでは、まずヘテロ接合バイポーラトラン
ジスタの作製のもとになる第４図（ａ）に示したエピタ
キシー形成した多層構造材料からフォトリングラフィと
エッチングにより第４図（ｂ）のように高ドープ層６も
しくは第４図（ｆ）のように高ドープ層６およびコレク
タ層５の部分を除去してエミッタとなる部分を形成し、
ついでイオン注入により第４図（ｆ）のように半絶縁性
の領域11をまず形成したのちイオン注入と活性化熱処理
によりベースと同タイプの高ドープの領域10を形成す
る。このあと、第４図（ｇ）のようにベース・メサを形
成しコレクタ電極形成層２を露出せしめる。以下、第４
図（ｈ），（ｉ）のようにエミッタ電極７、コレクタ電
極９およびベース電極８を形成する。
について説明する。第３図（ａ）のタイプのトランジス
タでは、まずヘテロ接合バイポーラトランジスタの作製
のもとになる、第４図（ａ）に示したエピタキシー形成
した多層構造材料からフォトリソグラフィとエッチング
により第４図（ｂ）のようにコレクタ・メサを形成し、
ついで第４図（ｃ）のようにベース・メサを形成しコレ
クタの電極形成層２を露出せしめる。このあと、エミッ
タ電極７とコレクタ電極９をまずリフトオフと合金化熱
処理により形成し、ついでベース電極８をリフトオフと
合金化熱処理とにより形成する。第３図（ｂ）のタイプ
のトランジスタでは、まずヘテロ接合バイポーラトラン
ジスタの作製のもとになる第４図（ａ）に示したエピタ
キシー形成した多層構造材料からフォトリングラフィと
エッチングにより第４図（ｂ）のように高ドープ層６も
しくは第４図（ｆ）のように高ドープ層６およびコレク
タ層５の部分を除去してエミッタとなる部分を形成し、
ついでイオン注入により第４図（ｆ）のように半絶縁性
の領域11をまず形成したのちイオン注入と活性化熱処理
によりベースと同タイプの高ドープの領域10を形成す
る。このあと、第４図（ｇ）のようにベース・メサを形
成しコレクタ電極形成層２を露出せしめる。以下、第４
図（ｈ），（ｉ）のようにエミッタ電極７、コレクタ電
極９およびベース電極８を形成する。
発明が解決しようとする問題点 しかしながら、第３図および第４図のような構造と製造
方法では、トランジスタのサイズが小さくなればなるほ
どエミッタの上に電極を形成するのが難しいというプロ
セス上の難点があり、電極面積をエミッタサイズよりも
相当小さくしなければならなかった。このため、トラン
ジスタサイズが小さくなると電極面積の占める割合が小
さくなりエミッタと電極との接触抵抗が大きくなるため
fTの増大のための障害となるという問題点があった。
方法では、トランジスタのサイズが小さくなればなるほ
どエミッタの上に電極を形成するのが難しいというプロ
セス上の難点があり、電極面積をエミッタサイズよりも
相当小さくしなければならなかった。このため、トラン
ジスタサイズが小さくなると電極面積の占める割合が小
さくなりエミッタと電極との接触抵抗が大きくなるため
fTの増大のための障害となるという問題点があった。
本発明は上記問題点に鑑み、第３図７のエミッタ電極が
エミッタの上部の全面を覆う新しい構造のヘテロ接合バ
イポーラトランジスタの製造方法を提供しようとするも
のである。
エミッタの上部の全面を覆う新しい構造のヘテロ接合バ
イポーラトランジスタの製造方法を提供しようとするも
のである。
問題点を解決するための手段 上記問題点を解決するために、本発明のヘテロ接合バイ
ポーラトランジスタの製造方法は、エミッタとコレクタ
のうち、少なくとも前記エミッタとしてベースよりもバ
ンドギャップの大きい半導体材料を用い、前記エミッタ
を上側に設けたヘテロ接合バイポーラトランジスタを、
エミッタ形成のためのバンドギャップの大きい半導体材
料層、前記ベース形成のための半導体材料層および前記
コレクタ形成のための半導体材料層を少なくとも含むエ
ピタキシー形成した多層構造材料を用いて形成する製造
方法であって、 前記多層構造材料のエミッタに対応する部分に選択的に
マスク層を形成し、前記マスク層を用いて前記マスク層
の周辺部の前記多層構造材料をエッチングして、ベース
層を露出し、 全面をフォトレジストでコートし、ドライエッチングに
より前記フォトレジストをエッチングして前記エミッタ
の上部に形成されたマスク層の頭出しを行ったのち、前
記マスク層をエッチング除去し、エミッタ周辺部に残さ
れたフォトレジストを用いて前記マスク層を除去した部
分にエミッタ電極金属を蒸着し、リフトオフによりエミ
ッタ電極を形成する。
ポーラトランジスタの製造方法は、エミッタとコレクタ
のうち、少なくとも前記エミッタとしてベースよりもバ
ンドギャップの大きい半導体材料を用い、前記エミッタ
を上側に設けたヘテロ接合バイポーラトランジスタを、
エミッタ形成のためのバンドギャップの大きい半導体材
料層、前記ベース形成のための半導体材料層および前記
コレクタ形成のための半導体材料層を少なくとも含むエ
ピタキシー形成した多層構造材料を用いて形成する製造
方法であって、 前記多層構造材料のエミッタに対応する部分に選択的に
マスク層を形成し、前記マスク層を用いて前記マスク層
の周辺部の前記多層構造材料をエッチングして、ベース
層を露出し、 全面をフォトレジストでコートし、ドライエッチングに
より前記フォトレジストをエッチングして前記エミッタ
の上部に形成されたマスク層の頭出しを行ったのち、前
記マスク層をエッチング除去し、エミッタ周辺部に残さ
れたフォトレジストを用いて前記マスク層を除去した部
分にエミッタ電極金属を蒸着し、リフトオフによりエミ
ッタ電極を形成する。
また、前記多層構造材料のエミッタに対応する部分に選
択的にマスク層を形成し、前記マスク層を用いて前記マ
スク層の周辺部の前記多層構造材料をエッチングしてエ
ミッタ層を露出させ、前記マスク層の周辺部の前記エミ
ッタ層をベース層と同型の導電型にかえるヘテロ接合バ
イポーラトランジスタの製造方法とする。
択的にマスク層を形成し、前記マスク層を用いて前記マ
スク層の周辺部の前記多層構造材料をエッチングしてエ
ミッタ層を露出させ、前記マスク層の周辺部の前記エミ
ッタ層をベース層と同型の導電型にかえるヘテロ接合バ
イポーラトランジスタの製造方法とする。
作用 本発明のヘテロ接合バイポーラトランジスタの製造方法
では、エミッタ電極がエミッタの上部の全面を覆うため
エミッタ電極の接触抵抗を従来に比べて著しく小さくで
きる。このため、従来の製造方法で製造されるヘテロ接
合バイポーラトランジスタではエミッタのサイズが小さ
くなるとエミッタ電極面積をエミッタよりも相当小さく
しなければならないので接触抵抗が著しく増大しトラン
ジスタの高速化が妨げられるという問題点を解決でき
る。
では、エミッタ電極がエミッタの上部の全面を覆うため
エミッタ電極の接触抵抗を従来に比べて著しく小さくで
きる。このため、従来の製造方法で製造されるヘテロ接
合バイポーラトランジスタではエミッタのサイズが小さ
くなるとエミッタ電極面積をエミッタよりも相当小さく
しなければならないので接触抵抗が著しく増大しトラン
ジスタの高速化が妨げられるという問題点を解決でき
る。
さらに、本発明の製造方法ではエミッタ電極が確実にエ
ミッタの上に形成されるので、微小サイズのエミッタの
上に電極を形成するという従来難しかったプロセスが極
めて容易になる。
ミッタの上に形成されるので、微小サイズのエミッタの
上に電極を形成するという従来難しかったプロセスが極
めて容易になる。
実施例 以下、本発明のヘテロ接合バイポーラトランジスタの製
造方法についての一実施例を図面を参照しながら説明す
る。
造方法についての一実施例を図面を参照しながら説明す
る。
第１図（ａ），（ｂ），（ｃ）は本発明によるヘテロ接
合バイポーラトランジスタの構造例である。（ａ）はエ
ッチングによって形成するヘテロ接合バイポーラトラン
ジスタに本発明を適用した例、（ｂ），（ｃ）はエッチ
ングとイオン注入法とを併用して形成するヘテロ接合バ
イポーラトランジスタに本発明を適用した例である。従
来例を示す第３図とはエミッタ電極７がエミッタの上部
を全面を覆っている点が異っている。
合バイポーラトランジスタの構造例である。（ａ）はエ
ッチングによって形成するヘテロ接合バイポーラトラン
ジスタに本発明を適用した例、（ｂ），（ｃ）はエッチ
ングとイオン注入法とを併用して形成するヘテロ接合バ
イポーラトランジスタに本発明を適用した例である。従
来例を示す第３図とはエミッタ電極７がエミッタの上部
を全面を覆っている点が異っている。
第２図は本発明のエミッタ電極の製造プロセスを示す。
まず、ヘテロ接合バイポーラの作製のもとになるエピキ
シー形成した多層構造材料第２図（ａ）の上にSiOX絶縁
膜12を第２図（ｂ）のように形成する。この上にエミッ
タに対応する部分にAl13を蒸着・リフトオフ形成する。
このAl層をマスクとしてマスク周辺のSiO2をエッチング
除去し、さらに多層構造第２図（ａ）をエッチングして
ベース形成材料層４を第２図（ｉ）のように露出せしめ
るかもしくはエミッタ層の一部もしくは全体を第２図
（ｄ）のように露出せしめる。
まず、ヘテロ接合バイポーラの作製のもとになるエピキ
シー形成した多層構造材料第２図（ａ）の上にSiOX絶縁
膜12を第２図（ｂ）のように形成する。この上にエミッ
タに対応する部分にAl13を蒸着・リフトオフ形成する。
このAl層をマスクとしてマスク周辺のSiO2をエッチング
除去し、さらに多層構造第２図（ａ）をエッチングして
ベース形成材料層４を第２図（ｉ）のように露出せしめ
るかもしくはエミッタ層の一部もしくは全体を第２図
（ｄ）のように露出せしめる。
このあと第２図（ｅ）または（ｊ）のように全面をフォ
トレジスト14でコートし、ドライエッチング法を用いて
第２図（ｆ）または（ｋ）のようにAl層13もしくはSiOX
層12の頭出しを行う。ついで、Al層13とSiO2層12をエッ
チング除去し、第２図（ｇ）またはｌのようにくぼみ15
を形成する。ついで、くぼみ15の周辺部のフォトレジス
トマスク14を用いてエミッタ電極金属を蒸着・リフトオ
フし第２図（ｈ）または（ｍ）のようにエミッタ電極を
形成する。
トレジスト14でコートし、ドライエッチング法を用いて
第２図（ｆ）または（ｋ）のようにAl層13もしくはSiOX
層12の頭出しを行う。ついで、Al層13とSiO2層12をエッ
チング除去し、第２図（ｇ）またはｌのようにくぼみ15
を形成する。ついで、くぼみ15の周辺部のフォトレジス
トマスク14を用いてエミッタ電極金属を蒸着・リフトオ
フし第２図（ｈ）または（ｍ）のようにエミッタ電極を
形成する。
上記したエミッタ電極形成プロセスは第１図の各種タイ
プのヘテロ接合バイポーラトランジスタの作製につぎの
ように用いられている。第１図（ａ）のタイプでは、第
２図（ａ）→（ｂ）→（ｃ）→（ｉ）→（ｊ）→（ｋ）
→（ｌ）→（ｍ）のプロセスをエミッタ電極に用い、つ
いで第４図に示したようなベース・メサの形成とコレク
タおよびベース電極形成のプロセスを適用する。
プのヘテロ接合バイポーラトランジスタの作製につぎの
ように用いられている。第１図（ａ）のタイプでは、第
２図（ａ）→（ｂ）→（ｃ）→（ｉ）→（ｊ）→（ｋ）
→（ｌ）→（ｍ）のプロセスをエミッタ電極に用い、つ
いで第４図に示したようなベース・メサの形成とコレク
タおよびベース電極形成のプロセスを適用する。
第１図（ｂ）のタイプでは、第２図（ａ）→（ｂ）→
（ｃ）→（ｉ）→（ｊ）→（ｋ）→（ｌ）→（ｍ）のエ
ミッタ電極形成プロセスの途中で、第２図（ｉ）と
（ｊ）の間で（ｉ）のあと二段階のイオン注入とアニー
ル熱処理により半絶縁性領域11とベースと同タイプの高
ドープの領域10を形成する一般に用いられているプロセ
スを入れる。なお、この二段階のイオン注入とアニール
熱処理のプロセスを、第２図（ｃ）の後保護層12を除去
したあとに実施し、その後で６と５あるいは６と５と４
の一部をエッチング除去し第２図（ｊ）のプロセスに入
ってもよい。第２図（ｍ）のプロセスのあとはベース・
メサ形式、コレクタおよびベース電極形成の一般的なプ
ロセスを用いる。
（ｃ）→（ｉ）→（ｊ）→（ｋ）→（ｌ）→（ｍ）のエ
ミッタ電極形成プロセスの途中で、第２図（ｉ）と
（ｊ）の間で（ｉ）のあと二段階のイオン注入とアニー
ル熱処理により半絶縁性領域11とベースと同タイプの高
ドープの領域10を形成する一般に用いられているプロセ
スを入れる。なお、この二段階のイオン注入とアニール
熱処理のプロセスを、第２図（ｃ）の後保護層12を除去
したあとに実施し、その後で６と５あるいは６と５と４
の一部をエッチング除去し第２図（ｊ）のプロセスに入
ってもよい。第２図（ｍ）のプロセスのあとはベース・
メサ形式、コレクタおよびベース電極形成の一般的なプ
ロセスを用いる。
第１図（ｃ）のタイプでは、第２図（ａ）→（ｂ）→
（ｃ）→（ｄ）→（ｅ）→（ｆ）→（ｇ）→（ｈ）のエ
ミッタ電極形成プロセスの途中で第２図（ｄ）と（ｅ）
の間で（ｄ）のあと二段階のイオン注入とアニール熱処
理により半絶縁性領域11とベースと同タイプの高ドープ
の領域10を形成する一般に用いられるプロセスを入れ
る。このプロセスでは残されているエミッタ形成材料層
をベースと同タイプに変える。
（ｃ）→（ｄ）→（ｅ）→（ｆ）→（ｇ）→（ｈ）のエ
ミッタ電極形成プロセスの途中で第２図（ｄ）と（ｅ）
の間で（ｄ）のあと二段階のイオン注入とアニール熱処
理により半絶縁性領域11とベースと同タイプの高ドープ
の領域10を形成する一般に用いられるプロセスを入れ
る。このプロセスでは残されているエミッタ形成材料層
をベースと同タイプに変える。
なお、この二段階のイオン注入とアニール熱処理のプロ
セスを、第２図（ｃ）の後保護層12を除去した後に実施
し、その後で６または６と５の一部をエッチング除去し
ついで第２図（ｅ）のプロセスに入ることもできる。こ
のあとベース・メサ形成、コレクタ電極とベース電極形
成の一般に用いられるプロセスを用いる。
セスを、第２図（ｃ）の後保護層12を除去した後に実施
し、その後で６または６と５の一部をエッチング除去し
ついで第２図（ｅ）のプロセスに入ることもできる。こ
のあとベース・メサ形成、コレクタ電極とベース電極形
成の一般に用いられるプロセスを用いる。
実施例に示したSiOX12はイオン注入時と多層構造材料の
エッチングのためのマスクとしての役割およびイオン注
入後のアニール処理において多層構造材料がSiOX層の上
部に形成した材料の拡散により損われるのを防ぐ保護層
としての役割を果す。保護層としてはSiOXの他にSiOX薄
膜や該多層構造をエッチングするエッチャントもしくは
エッチング方式で侵されない材料を用いることができ
る。
エッチングのためのマスクとしての役割およびイオン注
入後のアニール処理において多層構造材料がSiOX層の上
部に形成した材料の拡散により損われるのを防ぐ保護層
としての役割を果す。保護層としてはSiOXの他にSiOX薄
膜や該多層構造をエッチングするエッチャントもしくは
エッチング方式で侵されない材料を用いることができ
る。
実施例に示したエミッタと同形状のAl層は、SiOXなどの
保護層をドライエッチングするためのマスクとしての役
割を果す。この層は保護層のエッチングのためのマスク
としての役割を果したあとはあってもなくても良いので
各種の金属を用いることができる。
保護層をドライエッチングするためのマスクとしての役
割を果す。この層は保護層のエッチングのためのマスク
としての役割を果したあとはあってもなくても良いので
各種の金属を用いることができる。
実施例ではトランジスタの構造例として、ベース電極が
エミッタの両サイドに形成された構造例を用いている
が、ベース電極が片側にあるタイプでももちろん良い。
エミッタの両サイドに形成された構造例を用いている
が、ベース電極が片側にあるタイプでももちろん良い。
また、実施例ではコレクタ電極も上方にとった構造を用
いているが、コレクタ電極は基板１がコレクタ同タイプ
の高ドープの材料の場合には基板の下側からもとること
ができるのは勿論のことである。
いているが、コレクタ電極は基板１がコレクタ同タイプ
の高ドープの材料の場合には基板の下側からもとること
ができるのは勿論のことである。
実施例では、AlXGa1-XAs−GaAs系からなるnpn型のヘテ
ロ接合バイポーラトランジスタについて示し、エピタキ
シー形成した多層構造材料の構成として従来例と同じ
く、１は半絶縁性GaAs基板、２は高ドープｎ型GaAs、３
はｎ型ドープのGaAs、４は高ドープのｐ型GaAs、５はｎ
型ドープのAlXGa1-XAs、６は高ドープｎ型GaAsからなる
例を示しているが、本発明の構造および製造方法は他の
材料系やpnp型についても適用できるのは勿論のことで
ある。
ロ接合バイポーラトランジスタについて示し、エピタキ
シー形成した多層構造材料の構成として従来例と同じ
く、１は半絶縁性GaAs基板、２は高ドープｎ型GaAs、３
はｎ型ドープのGaAs、４は高ドープのｐ型GaAs、５はｎ
型ドープのAlXGa1-XAs、６は高ドープｎ型GaAsからなる
例を示しているが、本発明の構造および製造方法は他の
材料系やpnp型についても適用できるのは勿論のことで
ある。
発明の効果 以上のように本発明では、エミッタの上部の全面をエミ
ッタ電極が覆ったヘテロ接合バイポーラトランジスタを
作製することができ、エミッタ電極がエミッタの上部の
全面に確実に容易に形成されるので、従来難しかった微
小サイズのエミッタへの電極形成のプロセスが著しく容
易になる。
ッタ電極が覆ったヘテロ接合バイポーラトランジスタを
作製することができ、エミッタ電極がエミッタの上部の
全面に確実に容易に形成されるので、従来難しかった微
小サイズのエミッタへの電極形成のプロセスが著しく容
易になる。
また、本発明の製造方法では、イオン注入法によるコレ
クタ面積の低減プロセスと併用することができるのでヘ
テロ接合バイポーラトランジスタの製造にとって極めて
重要である。また、本発明の製造方法によって製造され
る本発明のヘテロ接合バイポーラトランジスタでは、エ
ミッタ電極がエミッタの上側全面に形成されていること
からエミッタ電極の接触抵抗が従来に比べて著しく小さ
くなり、トランジスタの高速化にとって極めて有効とな
る。この効果は、微小サイズのヘテロ接合バイポーラト
ランジスタの作製の場合にとくに大きくなる。
クタ面積の低減プロセスと併用することができるのでヘ
テロ接合バイポーラトランジスタの製造にとって極めて
重要である。また、本発明の製造方法によって製造され
る本発明のヘテロ接合バイポーラトランジスタでは、エ
ミッタ電極がエミッタの上側全面に形成されていること
からエミッタ電極の接触抵抗が従来に比べて著しく小さ
くなり、トランジスタの高速化にとって極めて有効とな
る。この効果は、微小サイズのヘテロ接合バイポーラト
ランジスタの作製の場合にとくに大きくなる。
第１図（ａ），（ｂ），（ｃ）は本発明のヘテロ接合バ
イポーラトランジスタの構造を示す断面図、第２図
（ａ）〜（ｍ）は本発明のヘテロ接合バイポーラトラン
ジスタの製造方法を示す工程図、第３図（ａ），（ｂ）
は従来のヘテロ接合バイポーラトランジスタの構造例を
示す断面図、第４図（ａ）〜（ｉ）はその製造方法を示
す工程図である。 １……基板、２……高ドープ下地層、３……コレクタも
しくはコレクタ形成のための半導体材料層、４……ベー
スもしくはベース形成のための半導体材料層、５……エ
ミッタもしくはエミッタ形成のための半導体材料層、６
……エミッタのオーミック電極形成を容易にするための
高ドープの半導体層、７……エミッタ電極、８……ベー
ス電極、９……コレクタ電極、10……ベースと同タイプ
の高ドープ領域、11……イオン注入による半絶縁性領
域、12……保護層、13……金属材料層、14……フォトレ
ジスト、15……くぼみ。
イポーラトランジスタの構造を示す断面図、第２図
（ａ）〜（ｍ）は本発明のヘテロ接合バイポーラトラン
ジスタの製造方法を示す工程図、第３図（ａ），（ｂ）
は従来のヘテロ接合バイポーラトランジスタの構造例を
示す断面図、第４図（ａ）〜（ｉ）はその製造方法を示
す工程図である。 １……基板、２……高ドープ下地層、３……コレクタも
しくはコレクタ形成のための半導体材料層、４……ベー
スもしくはベース形成のための半導体材料層、５……エ
ミッタもしくはエミッタ形成のための半導体材料層、６
……エミッタのオーミック電極形成を容易にするための
高ドープの半導体層、７……エミッタ電極、８……ベー
ス電極、９……コレクタ電極、10……ベースと同タイプ
の高ドープ領域、11……イオン注入による半絶縁性領
域、12……保護層、13……金属材料層、14……フォトレ
ジスト、15……くぼみ。
Claims (2)
- 【請求項１】エミッタとコレクタのうち、少なくとも前
記エミッタとしてベースよりもバンドギャップの大きい
半導体材料を用い、前記エミッタを上側に設けたヘテロ
接合バイポーラトランジスタを、エミッタ形成のための
バンドギャップの大きい半導体材料層、前記ベース形成
のための半導体材料層および前記コレクタ形成のための
半導体材料層を少なくとも含むエピタキシー形成した多
層構造材料を用いて形成する製造方法であって、 前記多層構造材料のエミッタに対応する部分に選択的に
マスク層を形成し、前記マスク層を用いて前記マスク層
の周辺部の前記多層構造材料をエッチングして、ベース
層を露出し、 全面をフォトレジストでコートし、ドライエッチングに
より前記フォトレジストをエッチングして前記エミッタ
の上部に形成されたマスク層の頭出しを行ったのち、前
記マスク層をエッチング除去し、エミッタ周辺部に残さ
れたフォトレジストを用いて前記マスク層を除去した部
分にエミッタ電極金属を蒸着し、リフトオフによりエミ
ッタ電極を形成することを特徴とするヘテロ接合バイポ
ーラトランジスタの製造方法。 - 【請求項２】前記多層構造材料のエミッタに対応する部
分に選択的にマスク層を形成し、前記マスク層を用いて
前記マスク層の周辺部の前記多層構造材料をエッチング
してエミッタ層を露出させ、前記マスク層の周辺部の前
記エミッタ層をベース層と同型の導電型にかえることを
特徴とする特許請求の範囲第１項に記載のヘテロ接合バ
イポーラトランジスタの製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7473886A JPH07120658B2 (ja) | 1986-04-01 | 1986-04-01 | ヘテロ接合バイポーラトランジスタの製造方法 |
| DE3751972T DE3751972T2 (de) | 1986-04-01 | 1987-03-31 | Bipolarer Transistor |
| EP93107043A EP0558100B1 (en) | 1986-04-01 | 1987-03-31 | Bipolar transistor |
| EP87302784A EP0240307B1 (en) | 1986-04-01 | 1987-03-31 | Bipolar transistor and method of producing the same |
| DE87302784T DE3788527T2 (de) | 1986-04-01 | 1987-03-31 | Bipolarer Transistor und sein Herstellungsverfahren. |
| US07/420,656 US4965650A (en) | 1986-04-01 | 1989-10-11 | Bipolar transistor and method of producing the same |
| US07/549,589 US5166081A (en) | 1986-04-01 | 1990-06-27 | Method of producing a bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7473886A JPH07120658B2 (ja) | 1986-04-01 | 1986-04-01 | ヘテロ接合バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62232159A JPS62232159A (ja) | 1987-10-12 |
| JPH07120658B2 true JPH07120658B2 (ja) | 1995-12-20 |
Family
ID=13555878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7473886A Expired - Lifetime JPH07120658B2 (ja) | 1986-04-01 | 1986-04-01 | ヘテロ接合バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120658B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179454A (ja) * | 1988-01-06 | 1989-07-17 | Nec Corp | ヘテロ接合半導体装置及びその製造方法 |
-
1986
- 1986-04-01 JP JP7473886A patent/JPH07120658B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62232159A (ja) | 1987-10-12 |
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