JPH03153043A - 高速半導体装置 - Google Patents
高速半導体装置Info
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- JPH03153043A JPH03153043A JP29130089A JP29130089A JPH03153043A JP H03153043 A JPH03153043 A JP H03153043A JP 29130089 A JP29130089 A JP 29130089A JP 29130089 A JP29130089 A JP 29130089A JP H03153043 A JPH03153043 A JP H03153043A
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Links
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ペテロ接合バイポーラ・トランジスタと呼ばれる高速半
導体装置の改良に関し、 半導体層の構成材料を適切に選択することで、コレクタ
層の所要部分を良好に不活性化できるようにすることを
目的とし、 Ｉｎｆ’からなる基板に不純物を導入して形成され且つ
エミッタ層の下方に対向する部分を除いて不活性化され
たコレクタ層と、該コレクタ層上のＩｎＣａＡｓからな
るベース層と、該ベース層上のＩ ｎＡｆｆｉＡｓから
なるエミッタ層とを備えてなるよう構成する。
導体装置の改良に関し、 半導体層の構成材料を適切に選択することで、コレクタ
層の所要部分を良好に不活性化できるようにすることを
目的とし、 Ｉｎｆ’からなる基板に不純物を導入して形成され且つ
エミッタ層の下方に対向する部分を除いて不活性化され
たコレクタ層と、該コレクタ層上のＩｎＣａＡｓからな
るベース層と、該ベース層上のＩ ｎＡｆｆｉＡｓから
なるエミッタ層とを備えてなるよう構成する。
（産業上の利用分野〕
本発明は、ペテロ接合バイポーラ・トランジスタ（ｈｅ
ｔｅｒｏｊｕｎｃｔｉｏｎ ｂｉｐｏｌａｒ ｔｒ
ａｎｓｉｓｔｏｒ：ＨＢＴ）と呼ばれる高速半導体装置
の改良に関する。
ｔｅｒｏｊｕｎｃｔｉｏｎ ｂｉｐｏｌａｒ ｔｒ
ａｎｓｉｓｔｏｒ：ＨＢＴ）と呼ばれる高速半導体装置
の改良に関する。
一般に、ＨＢＴは、電流利得が大きいこと、寄生抵抗が
小さいこと、低消費電力であることなどの利点があり、
高速半導体装置として期待されているものの一つである
が、ベース・コレクタ間のリーク電流を抑止すること、
或いは、ベース・コレクタ間容量を低減させることなど
の面で更に改良されなければならない。
小さいこと、低消費電力であることなどの利点があり、
高速半導体装置として期待されているものの一つである
が、ベース・コレクタ間のリーク電流を抑止すること、
或いは、ベース・コレクタ間容量を低減させることなど
の面で更に改良されなければならない。
第８図は従来のＨＢＴを説明する為の要部切断側面図を
表している。
表している。
図に於いて、
１は半導体１ｎＰ基板、
２はｎ型１ｎＧａＡｓコレクタ・コンタクト層、３はｎ
型 ｎＧａＡｓ コレクタ層、４はｐ型 ｎＧａＡｓ
ベース層、 ５はｎ型１ ｎＡｆｆｉＡｓエミッタ層、６はｎ 型１
ｎ Ｇ ａ Ａ ｓエミッタ・コンタクト層、７はＣ
ｒ ／ Ａ ｕからなるエミッタ電極、８は同じ（ベー
ス電極、９は同じくコレクタ電極をそれぞれ示している
。
型 ｎＧａＡｓ コレクタ層、４はｐ型 ｎＧａＡｓ
ベース層、 ５はｎ型１ ｎＡｆｆｉＡｓエミッタ層、６はｎ 型１
ｎ Ｇ ａ Ａ ｓエミッタ・コンタクト層、７はＣ
ｒ ／ Ａ ｕからなるエミッタ電極、８は同じ（ベー
ス電極、９は同じくコレクタ電極をそれぞれ示している
。
このような構成のＨＢＴは電流利得が大きいこと、寄生
抵抗が少ないこと、Ｉ ｎＧａＡｓのエネルギ・バンド
・ギャップが狭いことから低消費電力化が可能なことな
どの利点をもっている。
抵抗が少ないこと、Ｉ ｎＧａＡｓのエネルギ・バンド
・ギャップが狭いことから低消費電力化が可能なことな
どの利点をもっている。
〔発明が解決しようとする課題）
第８図について説明したＨ Ｂ Ｔでは、ｐ型ＩｎＧａ
Ａｓベース層４の下側には全面に亙ってｎ型Ｉ ｎＧａ
Ａｓコレクタ層３が存在しているが、必要であるのはｎ
型１ｎＡｆｆｉＡｓ工ミツタ層５の下方に在る部分のみ
であって、その他の部分は寄生容量を増大させることは
あっても、動作上からは何も役に立っていない。
Ａｓベース層４の下側には全面に亙ってｎ型Ｉ ｎＧａ
Ａｓコレクタ層３が存在しているが、必要であるのはｎ
型１ｎＡｆｆｉＡｓ工ミツタ層５の下方に在る部分のみ
であって、その他の部分は寄生容量を増大させることは
あっても、動作上からは何も役に立っていない。
そこで、ｎ型１ ｎＧａＡｓコレクタ層３のうち、ｎ型
１ｎＡｆｆｉＡｓ工ミツタ層５の下方に在る部分を除き
、例えば酸素イオン或いは硼素イオンなどを打ち込んで
不活性化することが行われている。
１ｎＡｆｆｉＡｓ工ミツタ層５の下方に在る部分を除き
、例えば酸素イオン或いは硼素イオンなどを打ち込んで
不活性化することが行われている。
然しなから、前記したように、Ｉ ｎＧａＡｓ／ＩｎＡ
ｆｆｉＡｓ系ＨＢＴに於いては、コレクタ層３を構成し
ている１ ｎＧａＡｓのエネルギ・バンド・ギャップは
０．７５（ｅＶ）と狭いので、前記したようなイオンの
打ち込みを行っても、不活性化することは難しく、そし
て、絶縁膜を形成した場合、それとｎ型ＩｎＧａＡｓコ
レクタ層３との間にリーク電流が発生するなどの問題が
ある。
ｆｆｉＡｓ系ＨＢＴに於いては、コレクタ層３を構成し
ている１ ｎＧａＡｓのエネルギ・バンド・ギャップは
０．７５（ｅＶ）と狭いので、前記したようなイオンの
打ち込みを行っても、不活性化することは難しく、そし
て、絶縁膜を形成した場合、それとｎ型ＩｎＧａＡｓコ
レクタ層３との間にリーク電流が発生するなどの問題が
ある。
本発明は、半導体層の構成材料を適切に選択することで
、コレクタ層の所要部分を良好に不活性化できるように
する。
、コレクタ層の所要部分を良好に不活性化できるように
する。
第１図は本発明の詳細な説明する為のＨＢＴの要部切断
側面図を表し、第８図に於いて用いた記号と同記号は同
部分を表すか或いは同じ意味を持つものとする。
側面図を表し、第８図に於いて用いた記号と同記号は同
部分を表すか或いは同じ意味を持つものとする。
図に於いて、１１はｎ゛型１ｎＰコレクタ・コンタクト
層、１２はｎ型１ｎＰコレクタ層をそれぞれ示している
。
層、１２はｎ型１ｎＰコレクタ層をそれぞれ示している
。
図及びその説明を比較すると判るように、第１図に見ら
れるＨＢＴと第８図に見られるそれとでは、コレクタ・
コンタクト層及びコレクタ層の材料が相違していて、本
発明ではＩｎＰを用いている。
れるＨＢＴと第８図に見られるそれとでは、コレクタ・
コンタクト層及びコレクタ層の材料が相違していて、本
発明ではＩｎＰを用いている。
ＩｎＰは、−１ｎＧａＡｓに比較し、エネルギ・バンド
・ギャップが１．３５ （ｅＶ）と大きいので、酸素イ
オンや硼素イオンを注入して不活性化し易く、また、絶
縁膜との間にリーク電流は生じない。尚、ＩｎＰとＩｎ
ＧａＡｓ並びにＩｎＡ Ｉ Ａｓとは格子整合している
ので、結晶上の問題は全く発生しない。また、Ｉ ｎＧ
ａＡｓとＩｎＰとの間には、伝導帯の底で０．２２ （
ｅＶ）の不連続が存在しているのであるが、このＨＢＴ
では、コレクタ・ベース間に正のバイアス電圧を印加し
て使用するので動作上の問題も生じない。
・ギャップが１．３５ （ｅＶ）と大きいので、酸素イ
オンや硼素イオンを注入して不活性化し易く、また、絶
縁膜との間にリーク電流は生じない。尚、ＩｎＰとＩｎ
ＧａＡｓ並びにＩｎＡ Ｉ Ａｓとは格子整合している
ので、結晶上の問題は全く発生しない。また、Ｉ ｎＧ
ａＡｓとＩｎＰとの間には、伝導帯の底で０．２２ （
ｅＶ）の不連続が存在しているのであるが、このＨＢＴ
では、コレクタ・ベース間に正のバイアス電圧を印加し
て使用するので動作上の問題も生じない。
このようなことから、本発明に依る高速半導体装置に於
いては、ＩｎＰからなる基板（例えばｎ型ＩｎＰ基板１
）に不純物を導入して形成され且つエミッタ層の下方に
対向する部分を除いて不活性化されたコレクタ層（例え
ばｎ型１ｎＰコレクタＮ１２）と、該コレクタ層上のＩ
ｎＧａＡｓからなるベース層（例えばＰ型１ｎＧａＡ
ｓベース層４）と、該ベース層上のＩ ｎＡｌＡｓから
なるエミッタ層（例えばｎ型Ｉ ｎＡｌＡｓエミッタ層
５）とを備えてなるよう構成する。
いては、ＩｎＰからなる基板（例えばｎ型ＩｎＰ基板１
）に不純物を導入して形成され且つエミッタ層の下方に
対向する部分を除いて不活性化されたコレクタ層（例え
ばｎ型１ｎＰコレクタＮ１２）と、該コレクタ層上のＩ
ｎＧａＡｓからなるベース層（例えばＰ型１ｎＧａＡ
ｓベース層４）と、該ベース層上のＩ ｎＡｌＡｓから
なるエミッタ層（例えばｎ型Ｉ ｎＡｌＡｓエミッタ層
５）とを備えてなるよう構成する。
〔作用〕
前記手段を採ることに依り、コレクタ層のエネルギ・バ
ンド・ギャップは広くなるから、酸素イオンや硼素イオ
ンを打ち込んで不活性化することカ容易となり、従って
、ベース・コレクタ間容量の低減に有利であり、また、
絶縁膜との間に生ずるリーク電流も少なくなる。
ンド・ギャップは広くなるから、酸素イオンや硼素イオ
ンを打ち込んで不活性化することカ容易となり、従って
、ベース・コレクタ間容量の低減に有利であり、また、
絶縁膜との間に生ずるリーク電流も少なくなる。
第２図乃至第７図は本発明一実施例を製造する場合につ
いて解説する為の工程要所に於けるＨＢＴの要部切断側
面図を表し、以下、これ等の図について詳細に説明する
。尚、第１図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
いて解説する為の工程要所に於けるＨＢＴの要部切断側
面図を表し、以下、これ等の図について詳細に説明する
。尚、第１図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
第２図参照
（２）−１
イオン注入法を通用することに依り、半絶縁性１ｎＰ基
板１にｎ゛型１ｎＰコレクタ・コンタクト層１１及びｎ
型１ｎＰコレクタ層１２を形成する為のイオン打ち込み
を行う。
板１にｎ゛型１ｎＰコレクタ・コンタクト層１１及びｎ
型１ｎＰコレクタ層１２を形成する為のイオン打ち込み
を行う。
この際のイオン注入条件を例示すると次の通りである。
■ コレクタ・コンタクト層１１について注入イオン：
Ｓｉ ドーズ量： Ｉ Ｘ １０ ” （ｃｍ−”）加速エネ
ルギ：２５０ （ＫｅＶ） ■ コレクタ層１２について 注入イオン：Ｓｉ ドーズ量： ５ Ｘ １０ ” （ｃ＋ｒ”）加速エネ
ルギ： １００ （ＫｅＶ） （２）−２ 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐ。
Ｓｉ ドーズ量： Ｉ Ｘ １０ ” （ｃｍ−”）加速エネ
ルギ：２５０ （ＫｅＶ） ■ コレクタ層１２について 注入イオン：Ｓｉ ドーズ量： ５ Ｘ １０ ” （ｃ＋ｒ”）加速エネ
ルギ： １００ （ＫｅＶ） （２）−２ 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐ。
ｕｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）を適用するこ
とに依り、厚さが例えば１０００ ［人］程度である二
酸化シリコン膜（図示せず）を形成する。
とに依り、厚さが例えば１０００ ［人］程度である二
酸化シリコン膜（図示せず）を形成する。
（２Ｌ−３
温度を例えば８５０（’Ｃ）とし、また、時間を例えば
１０［秒〕として熱処理を行う。
１０［秒〕として熱処理を行う。
これに依って、ｎ“型１ｎＰコレクタ・コンタクト層１
１の厚さは約３０００ Ｃ人〕程度、そして、ｎ型１ｎ
Ｐコレクタ層１２の厚さは約２０００ ［入〕程度とな
る。
１の厚さは約３０００ Ｃ人〕程度、そして、ｎ型１ｎ
Ｐコレクタ層１２の厚さは約２０００ ［入〕程度とな
る。
第３図参照
（３）−１
分子線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ ｂ
ｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法を適用すること
に依り、 ｐ型１ ｎＧａＡｓベース層４、 ｎ型１ｎＡｆＡｓコミンタ層５、 ｎ型１ ｎＧａＡｓエミッタ・コンタクト層６を成長さ
せる。
ｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法を適用すること
に依り、 ｐ型１ ｎＧａＡｓベース層４、 ｎ型１ｎＡｆＡｓコミンタ層５、 ｎ型１ ｎＧａＡｓエミッタ・コンタクト層６を成長さ
せる。
この場合の各半導体層に関する主要データを例示すると
次の通りである。
次の通りである。
■ ベース層４について
厚さ： １０００ （人〕
不純物濃度： Ｉ Ｘ １０ ” （ｃａｂ−３）■
エミッタ層５について 厚さ：１５００（人］ 不純物濃度： Ｉ Ｘ １０ ” （ｃｍ−”）■ エ
ミッタ・コンタクト層６について厚さ：２０００ Ｃ人
〕 不純物濃度： ５ Ｘ １０１９（ｃｍ−’）第４図参
照 （４）−１ フォト・リソグラフィ技術に於けるレジスト・プロセス
、真空蒸着法、リフト・オフ法を適用することに依り、
Ｃｒ／Ａｕ＝２００Ｃ人〕／３０００（人］のエミッタ
電極７を形成する。
エミッタ層５について 厚さ：１５００（人］ 不純物濃度： Ｉ Ｘ １０ ” （ｃｍ−”）■ エ
ミッタ・コンタクト層６について厚さ：２０００ Ｃ人
〕 不純物濃度： ５ Ｘ １０１９（ｃｍ−’）第４図参
照 （４）−１ フォト・リソグラフィ技術に於けるレジスト・プロセス
、真空蒸着法、リフト・オフ法を適用することに依り、
Ｃｒ／Ａｕ＝２００Ｃ人〕／３０００（人］のエミッタ
電極７を形成する。
（４）−２
エツチング・ガスをＣＨ４とする反応性イオン・エツチ
ング（ｒｅａｃｔｉｖｅ ｉｏｎｅｔｃｈｉｎｇ：Ｒ
ＩＥ）法を適用することに依り、エミッタ電極７をマス
クとしてｎ型ＩｎＧａＡｓエミッタ・コンタクト層６並
びにｎ型Ｉ ｎＡｊ２Ａｓエミッタ層５のメサ・エツチ
ングを行ってｐ型１ｎＧａＡｓベース層４の一部を表出
させる。
ング（ｒｅａｃｔｉｖｅ ｉｏｎｅｔｃｈｉｎｇ：Ｒ
ＩＥ）法を適用することに依り、エミッタ電極７をマス
クとしてｎ型ＩｎＧａＡｓエミッタ・コンタクト層６並
びにｎ型Ｉ ｎＡｊ２Ａｓエミッタ層５のメサ・エツチ
ングを行ってｐ型１ｎＧａＡｓベース層４の一部を表出
させる。
（４）−３
イオン注入法を適用することに依り、ドーズ量を例えば
３ Ｘ Ｉ Ｏ” （ｃａｂ−”）程度、また、加速エ
ネルギを例えば１５０ （ＫｅＶ）程度としてメサ・エ
ツチングされたｎ型１ ｎＡｊ！Ａｓエミッタ層５の下
方に在る部分を除くｎ型１ｎＰコレクタ層１２の部分を
不活性化する為のプロトンの打ち込みを行って不活性領
域１３を形成する。
３ Ｘ Ｉ Ｏ” （ｃａｂ−”）程度、また、加速エ
ネルギを例えば１５０ （ＫｅＶ）程度としてメサ・エ
ツチングされたｎ型１ ｎＡｊ！Ａｓエミッタ層５の下
方に在る部分を除くｎ型１ｎＰコレクタ層１２の部分を
不活性化する為のプロトンの打ち込みを行って不活性領
域１３を形成する。
第５図参照
（５）−１
フォト・リソグラフィ技術に於けるレジスト・プロセス
、真空蒸着法、リフト・オフ法を適用することに依り、
Ｃｒ ／Ａｕ＝２００ Ｃ人］／３０００（人］のベー
ス電極８を形成する。
、真空蒸着法、リフト・オフ法を適用することに依り、
Ｃｒ ／Ａｕ＝２００ Ｃ人］／３０００（人］のベー
ス電極８を形成する。
第６図参照
（６）−１
フォト・リソグラフィ技術に於けるレジスト・プロセス
並びにエンチング・ガスをＣＨ４とするＲＩＥ法を通用
することに依り、ｐ型ＩｎＧａＡｓベース層４及び不活
性領域１３の階段状エツチングを行って、ｎ゛型１ｎＰ
コレクタ・コンタクト層１１の一部を表出させる。
並びにエンチング・ガスをＣＨ４とするＲＩＥ法を通用
することに依り、ｐ型ＩｎＧａＡｓベース層４及び不活
性領域１３の階段状エツチングを行って、ｎ゛型１ｎＰ
コレクタ・コンタクト層１１の一部を表出させる。
（６）−２
フォト・リソグラフィ技術に於けるレジスト・プロセス
、真空蒸着法、リフト・オフ法を適用することに依り、
Ｃｒ／Ａｕ＝２００（人〕／３０００（人〕のコレクタ
電極９を形成する。
、真空蒸着法、リフト・オフ法を適用することに依り、
Ｃｒ／Ａｕ＝２００（人〕／３０００（人〕のコレクタ
電極９を形成する。
第７図参照
（７）−１
ＣＶＤ法を通用することに依り、厚さ例えば４０００
（人〕程度の二酸化シリン或いは窒化シリコンからなる
カバー膜１４を形成する。
（人〕程度の二酸化シリン或いは窒化シリコンからなる
カバー膜１４を形成する。
〔発明の効果］
本発明の高速半導体装置では、ＩｎＰからなる基板に不
純物を導入して形成され且つエミッタ層の下方に対向す
る部分を除いて不活性化されたコレクタ層と、８亥コレ
クタ層上のＩ ｎＧａＡｓからなるベース層と、該ベー
ス層上のＩ ｎＡｊ！Ａｓからなるエミッタ層とを備え
ている。
純物を導入して形成され且つエミッタ層の下方に対向す
る部分を除いて不活性化されたコレクタ層と、８亥コレ
クタ層上のＩ ｎＧａＡｓからなるベース層と、該ベー
ス層上のＩ ｎＡｊ！Ａｓからなるエミッタ層とを備え
ている。
前記構成を採ることに依り、コレクタ層のエネルギ・バ
ンド・キャップは広くなるから、酸素イオンや硼素イオ
ンを打ち込んで不活性化することが容易となり、従って
、ベース・コレクタ間容量の低減に有利であり、また、
絶縁膜との間に生ずるリーク電流も少なくなる。
ンド・キャップは広くなるから、酸素イオンや硼素イオ
ンを打ち込んで不活性化することが容易となり、従って
、ベース・コレクタ間容量の低減に有利であり、また、
絶縁膜との間に生ずるリーク電流も少なくなる。
第１図は本発明の詳細な説明する為のＨＢＴの要部切断
側面図、第２図乃至第７図は本発明一実施例を製造する
場合について説明する為の工程要所に於けるＨＢＴの要
部切断側面図、第８図は従来のＨＢＴを説明する為の要
部切断側面図をそれぞれ表している。 図に於いて、 １は半絶縁性１ｎＰ基板 ２はｎ型 ｎＧａＡｓコレクタ・コンタクト層、３はｎ
型 ｎＧａＡｓコレクタ層、 ４はｐ型 ｎＧａＡｓベース層、 ５はｎ型 ｎＡｊｌ！Ａｓエミッタ層、６はｎ型 ｎＧ
ａＡｓエミッタ・コンタクト層、７はＣｒ ／ Ａ ｕ
からなるエミッタ電極、８は同じくベース電極、９は同
じくコレクタ電極、１１はｎ゛型１ｎＰコレクタ・コン
タクト層、１２はｎ型１ｎＰコレクタ層、１３は不活性
領域、１４はカバー膜をそれぞれ示している。
側面図、第２図乃至第７図は本発明一実施例を製造する
場合について説明する為の工程要所に於けるＨＢＴの要
部切断側面図、第８図は従来のＨＢＴを説明する為の要
部切断側面図をそれぞれ表している。 図に於いて、 １は半絶縁性１ｎＰ基板 ２はｎ型 ｎＧａＡｓコレクタ・コンタクト層、３はｎ
型 ｎＧａＡｓコレクタ層、 ４はｐ型 ｎＧａＡｓベース層、 ５はｎ型 ｎＡｊｌ！Ａｓエミッタ層、６はｎ型 ｎＧ
ａＡｓエミッタ・コンタクト層、７はＣｒ ／ Ａ ｕ
からなるエミッタ電極、８は同じくベース電極、９は同
じくコレクタ電極、１１はｎ゛型１ｎＰコレクタ・コン
タクト層、１２はｎ型１ｎＰコレクタ層、１３は不活性
領域、１４はカバー膜をそれぞれ示している。
Claims (1)
- 【特許請求の範囲】 ＩｎＰからなる基板に不純物を導入して形成され且つエ
ミッタ層の下方に対向する部分を除いて不活性化された
コレクタ層と、 該コレクタ層上のＩｎＧａＡｓからなるベース層と、 該ベース層上のＩｎＡｌＡｓからなるエミッタ層と を備えてなることを特徴とする高速半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29130089A JPH03153043A (ja) | 1989-11-10 | 1989-11-10 | 高速半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29130089A JPH03153043A (ja) | 1989-11-10 | 1989-11-10 | 高速半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03153043A true JPH03153043A (ja) | 1991-07-01 |
Family
ID=17767108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29130089A Pending JPH03153043A (ja) | 1989-11-10 | 1989-11-10 | 高速半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03153043A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05109756A (ja) * | 1991-04-05 | 1993-04-30 | American Teleph & Telegr Co <Att> | 半導体デバイス製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6249659A (ja) * | 1985-08-29 | 1987-03-04 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
-
1989
- 1989-11-10 JP JP29130089A patent/JPH03153043A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6249659A (ja) * | 1985-08-29 | 1987-03-04 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05109756A (ja) * | 1991-04-05 | 1993-04-30 | American Teleph & Telegr Co <Att> | 半導体デバイス製造方法 |
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