KR930007759B1 - 화합물 반도체소자 및 그 제조방법 - Google Patents

화합물 반도체소자 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

화합물 반도체소자 및 그 제조방법
제1도는 종래의 HBT의 수직단면도,
제2도는 종래의 δ-FET의 수직단면도,
제3도는 이 발명에 따른 화합물반도체소자의 수직단면도,
제4(a)∼(d)도는 이 발명에 따른 화합물반도체소자의 제조공정도이다.
* 도면의 주요부분에 대한 부호의 설명
31 : 반절연성 GaAs기판 33 :제1 N+형 GaAs층
35 : 제1 N형 AlGaAs층 37 : P+형 GaAs층
39 : 제2 N형 AlGaAs층 41 : 제2 N+형 AlGaAs층
43 : P+ 이온주입영역 45 : 소자분리영역
47 : 에미터전극 48 : 베이스전극
49 : 콜렉터전극 51 : 홈
53 : 제1 Ⅰ형 GaAs층 55 : 델타도핑층
57 : 제2 Ⅰ형 GaAs층 58 : 제3 N+형 GaAs층
60, 61 : 소오스 및 드레인전극 62 : 게이트전극
63 : N+ 이온주입영역, 영역 (H) : HBT영역, 영역(F) : δ-FET영역
이 발명은 화합물반도체 소자 및 그 제조방법에 관한 것으로, 특히 고출력 특성을 가지는 HBT와 2차원 전자 가스를 이용하여 저잡음 특성을 가지는 δ-FET를 동일한 기판에 형성하는 화합물반도체 소자 및 그 제조방법에 관한 것이다.
최근 정보통신사회로 급격히 발전해감에 따라 초고속 컴퓨터, 초고주파 및 광통신에 대한 필요성이 더욱 증가되고 있다. 그러나, 기존 Si를 이용한 소자로는 이러한 필요성을 만족시키는 데 한계가 있기 때문에 물질특성이 우수한 화합물 반도체에 관한 연구가 활발히 진행되고 있다.
상기 화합물반도체중 GaAs는 고전자이동도(high electron mobility), 고전자 속도 및 반절연성등의 우수한 전자물성특성을 갖고 있으므로 Si에 비해 동작속도가 빠르고 소비전력이 작으므로 군사용이나 우주통신에 유리하다. 따라서, GaAs의 우수한 물질특성을 이용하여 여러종류의 소자들이 개발되고 있다.
상기 개발소자에는 금속-반도체전계효과트랜지스터(Metal Semiconductor Field Effect Transistor : 이하 MESFET라 칭함), 이종접합 바이폴라트랜지스터(Heterojunction Bipolar Transistor ; 이하 HBT라 칭함) 및 델타도프드전계효과트랜지스터(Delta doped Feild Effect Transistor ; 이하 δ-FET라 칭함)등이 있다.
HBT는 바이폴라트랜지스터의 에미터(Hmitter)와 베이스(Base) 사이의 이중접합을 이용하는 것으로 에미터의 에너지밴드갭(Energy bandgap)을 베이스의 에너지밴드갭보다 크도록한다. 따라서 정공(Hole)이 베이스에서 에미터로 유입되는 것을 방지하고, 전자가 에미터에서 베이스로 유입되는 것을 쉽게하므로 에미터의 전자주입효율을 증가시켜 전류의 이동을 증가시킨다.
그리고, δ-FET는 결정성장 중에 불순물 도핑에 의해 형성된 단원자층에서 발생되는 2차원 전자개스(Two-dimensional electron gas)를 전계효과에 의해 동작하는 것으로 저잡음 및 고속동작을 한다. 한편, 상기 MESFET, MEMT 및 δ-FET등의 능동소자와 커패시터, 인덕터 및 저항등의 수동소자를, 또는 서로 다른 종류의 능동소자들을 동일칩상에 형성하는 MMIC(Monolithic Microwave IC)가 제작되는데, 이 MMIC는 소자의 크기가 작아지며, 외부의 충격에 강하고 가격면에서 유리하다.
제1도는 종래의 일반적인 자기정합(Self-aligned)형 HBT를 나타내는 단면도이다. 상기 HBT의 구조를 설명한다.
반전열성 GaAs기판(1)의 표면에 N+형 GaAs층(2)이 형성되어 있으며, 이 N+형 GaAs층(2)의 소정부 분상에 N형 AlGaAs층(3), P+형 GaAs층(4), N형 AlGaAs층(5) 및 N+형 GaAs층(6)이 메사에칭(Mesaetching)된 구조로 순차적으로 적층되어 있다. 상기에서 N+형 GaAs층(2)은 부콜렉터영역으로, N형 AlGaAs층(3)은 콜렉터(Collector)영역으로 P+형 GaAs층(4)은 베이스(Base)영역으로 N형 AlGaAs층(5)은 에미터영역으로, N+형 GaAs층(6)은 캡(Cap)층으로 이용된다. 또한, 상기 N+형 GaAs층(6) 상부의 소정부분에 Ge/Mo/W으로 이루어진 에미터전극(9)이 형성되어 있고, P+이온주입영역(7)이 상기 에미터전극(9)을 이온주입마스크(Ion Implantation Mask)로 이용하여 상기 N형 AlGaAs층(3)의 일부까지 겹쳐 형성되어 있다. 상기 에미터전극(9)은 T자형으로 이루어져 상기 N+형 GaAs층(6)과 오믹접촉(Ohmic contact)을 이룬다. 또한, 상기 P+이온주입영역(7)의 표면에 Au/Mn으로 이루어진 베이스전극(10)이 형성되어 있고, 상기 N+형 GaAs층(2)의 노출된 부분사이에 Au/Ge/Ni로 이루어진 콜렉터전극(11)이 형성되어 있다. 그리고, 상기 노출된 N+형 GaAs(2)의 소정부분상에 H+ 또는 B+가 주입되어 형성된 소자분리영역(8)이 상기 반절연성 GaAs기판(1)의 일부분과 겹치도록 형성되어 있다.
상술한 구조의 HBT의 제조방법을 간단히 설명한다.
반절연성 GaAs기판(1)상에 N+형 GaAs층(2), N형 AlGaAs층(3), P+형 GaAs층(4), N+형 AlGaAs층(5), 및 N+형 GaAs층(6)을 MBE(Molecular Bea Epitaxy)법 또는 MOCVD(Metal Organic Chemical Vapor Deposition)법에 의해 순차적으로 형성한다. 그 다음 Ge/Mo/W막을 형성한 후 반응성이온에칭(Reactive ion etching)으로 T자형의 에미터전극(9)을 형성한다. 이때, 상기 에미터전극(9)과 N+형 GaAs층(6)은 오믹접촉을 이루게 된다. 그 다음 상기 에미터전극(9)을 마스크로 하여 Zn등의 P형 불순물을 이온주입한 후 불순물이 활성화되도록 열처리하여 P+이온주입영역(7)을 형성한다. 계속해서 상기 P+이온주입영역(7) 및 에미터전극(9)이 형성된 부분을 제외하고 메사에칭한다. 상기에서 N+형 GaAs층(2)의 일부분도 제거되도록 한다. 상기 노출된 N+형 GaAs층(2)의 소정부분에 리프트오프(lift-off)방법에 의해 Au/Ge/Ni로 콜렉터전극(11)을 형성한 후 이 N+형 GaAs층(2)이 B+ 또는 H+를 주입하여 이웃하는 트랜지스터와 전기적으로 분리시키는 소자분리영역(8)을 형성한다. 상기에서 소자분리영역(8)은 상기 반절연성 GaAs기판(1)과 일부분이 겹쳐서 형성된다. 계속해서, 상기 P+이온주입영역(7)의 표면에 리프트오프방법에 의해 Au/Mn으로 베이스전극(10)을 형성한 후 열처리하여 오믹접촉을 이루도록 한다.
제2도는 종래의 δ-FET의 구조를 나타내는 수직단면도이다.
상기 δ-FET의 구조를 설명한다.
반절연성 GaAs기판(21)의 표면에 Ⅰ형 GaAs층(22), 델타도핑층(23) 및 Ⅰ형 GaAs층(24)이 형성되어 있다. 상기 Ⅰ형 GaAs층들(22)(24)은 버퍼 및 스페이서층으로 각각 이용되고, 상기 델타도핑층(23)은 불순물 원자가 한 원자 두께로 형성되어 2차원 전자개스를 발생하는 정전우물(potential well)이 V-형태가 되게한다. 상기 불순물 원자는 통상 Si으로 한다. 또한, 상기 Ⅰ형 GaAs층(24)표면의 소정부분에 N+형 GaAs층(25)이 형성되어 있고, 상기 N+형 GaAs층(25)의 표면에 소오스 및 드레인전극(26)(27)이 형성되어 있다. 상기 N+형 GaAs층(25)은 상기 소오스 및 드레인전극(26)(27)을 쉽게 형성하기 위한 캡층으로 이용되며, 소오스 및 드레인전극(26)(27)과 오믹접촉을 이루고 있다. 또한, 상기 Ⅰ형 GaAs층(24)의 표면에는 쇼트키 접촉되어 있는 게이트전극928)이 형성되어 있다. 그리고, 상기 소오스 및 드레인전극(26)(27)의 하부에는 상기 Ⅰ형 GaAs층(23)과 겹치는 N+ 이온주입영역(29)이 형성되어 있다.
상술한 구조의 δ-FET의 제조방법을 간단히 설명한다.
반절연성 GaAs기판(21)상에 Ⅰ형 GaAs층(22), 델타도핑층(23), Ⅰ형 GaAs층(24) 및 M+형 GaAs층(25)을 MBE 또는 MOCVD등의 방법에 의해 순차적으로 형성한다. 그 다음 통상의이온주입방법에 의해 Si등의 N형 불순물을 주입한 후 이 불순물이 활성화되도록 열처리하여 N+ 이온주입영역(29)을 형성한다. 계속해서 상기 N+이온주입영역(29)의 상부에 통상의 리프트 오프(lift off) 방법에 의하여 소오스 및 드레인전극(26)(27)을 형성한다. 상기 소오스 및 드레인전극(26)(27)을 형성한다. 상기 소오스 및 드레인전극(26)(27)은 쇼트키금속으로 형성되어 상기 N+형 GaAs층(25)과 쇼트키접촉을 이룬다. 그 다음 리소그래피방법에 의해 상기 소오스 및 드레인전극(26)(27)이 형성되어 있지 않은 N+GaAs층(25)을 제거하여 Ⅰ형 GaAs층(24)을 노출시키고, 이 노출된 Ⅰ형 GaAs층(24)의 상부에 리프트 오프 방법에 의해 게이트전극(28)을 형성한다. 상기 게이트전극(28)은 오믹금속으로 형성되어 상기 Ⅰ형 GaAs층(24)과 오믹 접촉을 이룬다.
상기 HBT와 δ-FET는 직접위성방송(Direct Broadcasting by Satellite ; 이하 DBS라 칭함) 시스템에서 송신 및 수신수단으로 각각 이용되고 있다. 즉, DBS시스템은 고출력으로 송신하고 저잡음으로 수신하여야 하므로 HBT가 송신수단으로 이용되고, δ-FET는 수신수단으로 각각 사용된다. 따라서, 종래에는 고출력증폭소자인 HBT와 저잡음증폭소자인 δ-FET를 하이브리드(Hybrid)화하여 DBS시스템의 송신 및 수신수단으로 이용하였다.
그러나, HBT와 δ-FET를 하이브리드화하면 전력소모가 크고 고집적화가 불가능한 문제점이 있었다.
또한, 개별 HBT와 δ-FET를 하이브리드화함으로써 제조원가가 상승하는 문제점이 있었다.
따라서 이 발명의 첫번째 목적은 제조원가가 절감되며 저소비전력 및 고집적화를 이룰 수 있는 화합물반도체소자를 제공함에 있다.
또한, 이 발명의 두번째 목적은 상기 화합물반도체소자의 제조방법을 제공함에 있다.
상기와 같은 첫번째 목적을 달성하기 위하여 이 발명은 이종접합 바이폴라트랜지스터와 델타도프드 전계효과트랜지스터를 구비한 화합물반도체소자에 있어서, 반절연성 화합물 반도체기판상의 일측에 형성되어 부콜렉터영역이 되는 제1도전형의 제1반도체층과, 상기 제2반도체층의 상부에 형성되며 베이스영역의 되는 제2도전형의 제3반도체층과, 상기 제3반도체층의 상부에 형성되며 에미터영역이 되는 제1도전형의 제4반도체층과, 상기 제3반도체층의 상부에 형성되며 에미터영역이 되는 제1도전형의 제4반도체층과, 상기 제4반도체층의 상부에 형성되며 캡층이 되는 제1도전형의 제5반도체층과, 상기 제5반도체층상부의 소정부분에 형성된 T자형의 에미터전극과, 상기 에미터전극을 이온주입마스크로 이용하여 상기 제2반도체층과 소정두께가 겹치도록 형성된 제2도전형의 이온주입영여과, 상기 이온주입영역의 상부에 형성된 베이스전극과, 상기 노출된 제1반도체층상의 일측에 상기 반절연성 화합물반도체기판과 겹치도록 형성된 소자분리영역과, 상기 노출된 제1반도체층상의 타측에 형성된 콜렉터전극으로 이루어진 이종접합 바이폴라트랜지스터와 ; 상기 반절연성 화합물반도체 기판상의 타측에 형성되며 버퍼층이 되는 제3도전형의 제6반도체층과, 상기 제6반도체층상에 형성되어 2차원전자를 발생하는 정전우물이 되는 제7반도체층과, 상기 제7반도체 층상에 형성되어 스페이서층으로 이용되는 제3도전형의 제8도체층과, 상기 제8반도체층상의 양측에 각각 형성되어 캡층으로 이용되는 제1도전형의 제9반도체층과, 상기 제8반도체층의 노출된 부분상에 형성된 게이트전극과, 상기 제9반도체층에 각각 형성된 소오스 및 드레인전극과, 상기 소오스 및 드레인전극의 하부에 상기 제6반도체층과 겹치는 제1도전형의 이온주입영역으로 이루어진 델타도프드 전계효과트랜지스터와 ; 상기 이종접합 바이폴라트랜지스터와 델타도프드 전계효과트랜지스터 사이를 전기적으로 분리하는 홈과 ; 로 이루어짐을 특징으로 한다.
상기 두번째 목적을 달성하기 위하여 이 발명은 이종접합 바이폴라트랜지스터와 델타도프 전계효과트랜지스터를 구비한 화합물반도체소자의 제조방법에 있어서, 반절연성 화합물반도체기판의 전표면에 제1, 제2, 제3, 제4 및 제5반도체층을 순차적으로 형성한 후 메사에칭하여 소정부분을 제외한 나머지 부분의 제1반도체층을 노출하는 공정과 상기 노출된 제1반도체층의 일측의 반절연성 화합물반도체 기판을 노출시켜 이종접합 바이폴라트랜지스터의 영역을 한정하는 공정과, 상기 노출된 반절연성 화합물반도체 기판상에 델타도프드 전계효과트랜지스터의 영역에 제6, 제7 제8 및 제9반도체층을 형성하는 공정과, 상기 제5반도체층의 표면상에 T자형의 에미터전극을 형성하는 공정과, 상기 에미터전극을 이온주입마스크 하여 상기 제2반도체층의 일부분과 겹치도록 제2도전형의 이온주입영역을 형성하는 공정과, 상기 제9반도체층의 소정부분에 상기 제6반도체층과 겹치도록 제1도전형의 이온주입영역을 형성하는 공정과, 상기 델타도프드 전계효과트랜지스터의 반대측에 노출된 제1반도체층에 상기 반절연성화합물반도체 기판의 일부분과 겹치도록 소자분리영역을 형성하는 공정과, 상기 제2도전형의 이온주입영역상에 베이스전극을 형성하는 공정과, 상기 제1반도체층의 노출된 부분과 제1도전형의 이온주입영역상에 이종접합 바이폴라트랜지스터의 콜렉터전극과 델타도프드 전계효과트랜지스터의 소오스 및 드레인전극을 각각 형성하는 공정과, 상기 소오스 및 드레인전극 사이의 제9반도체층을 제거하여 노출된 제8반도체층상에 게이트전극을 형성하는 공정으로 이루어짐을 특징으로 한다.
이하, 첨부한 도면을 참조하여 이 발명을 상세히 설명한다.
제3도는 이 발명에 따른 화합물반도체소자의 단면도이다. 상기 화합물반도체장치는 자기정합형 HBT와 δ-FET를 동일칩상에 형성한 MMIC이다. 상기 MMIC의 구조를 설명한다.
상기 MMIC는 HBT가 형성되는 영역(H)과 δ-FET가 형성되어 있는 영역(F)으로 나누어진다. 반절연성 GaAs기판(31)은 HBT와 δ-FET의 공통기판이 된다. 상기 반절연성 GaAs기판(31) 표면의 영역(H)에는 제1 N+형 GaAs층(제1반도체층 ; 33)이 형성되어 있으며, 이 제1 N+형 GaAs층(33)의 소정부분상에 제1N형 A1GaAs층(제2반도체층 ; 35), P+형 GaAs층(제3반도체층 ; 37), 제2 N형 A1GaAs층(제4반도체층 ; 39) 및 제2 N+형 GaAs층(제5반도체층 ; 41)이 메사에칭된 구조로 순차적으로 적층되어 있다. 상기에서 제1 N+형 GaAs층(33)은 부콜렉터영역으로 제1 N+형 A1GaAs층(35)은 콜렉터영역으로, P+형 GaAs층(37)은 베이스영역으로, 제2 N형 A1GaAs층(39)은 에미터영역으로 제2 N+형 GaAs층(41)은 캡층으로 이용된다. 또한, 상기 제2 N+형 GaAs층(41) 상부의 소정부분에 Ge/Mo/W으로 이루어진 에미터전극(47)이 형성되어 있고, 이 에미터전극(47)을 이온주입마스크로 이용하여 형성된 P+이온주입영역(43)이 상기 제1 N형 A1GaAs층(35)의 일부분과 겹쳐있다. 상기 에미터전극(47)은 T자형으로 이루어져 상기 제2 N+형 GaAs층(43)과 오믹접촉을 이루고 있다. 또한, 상기 P+이온주입영역(43)의 표면에 Au/Mn으로 이루어진 베이스전극(48)이 형성되어 있고, 상기 제1 N+형 GaAs층(33)의 노출된 부분의 표면에 Au/Ge/W이루어진 콜렉터(49) 전극이 형성되어 있다. 상기 베이스전극(48) 및 콜렉터전극(49)은 상기 상기 P+이온주입영역(43) 및 제1 N+형 GaAs층(33)과 각각 오믹접촉을 이룬다. 그리고, 상기 제1 N+형 GaAs층(33)이 나머지 부분에 B+ 또는 H+가 주입된 소자분리영역(45)이 형성되어 있다. 상기 소자분리영역(45)은 이웃하는 소자들과 전기적으로 분리하기 위한 것으로 상기 반절연성 GaAs기판(31)의 일부분과 겹쳐 형성되어 있다. 또한, 상기영역(F)의 반절연성 GaAs기판(31)상에 제1 Ⅰ형 GaAs층(제6반도체층 ; 53)이 결정성장되어 형성되어 있다. 상기 제1 Ⅰ형 GaAs층(53)은 δ-FET의 버퍼층이 된다.
또한, 상기 제1 Ⅰ형 GaAs층(53)의 상부에는 델타도핑층(제7반도체층 ; 55), 제2 Ⅰ형 GaAs층(제8반도체층 ; 57) 및 제3 N+형 GaAs층(제9반도체층 ; 59)이 형성되어 있다. 상기 델타도핑층(55)은 Si등의 불순물이 한 원자 두께로 형성되어 2차원전자를 발생하는 전자우물이 되고, 상기 제2 Ⅰ형 GaAs층(57)은 스페이서층이 된다. 또한, 상기 제3 N0160형 GaAs층(59)은 캡층으로 상부에 소오스 및 드레인전극(60)(61)이 오믹접촉되어 있다. 그리고, 상기 소오스 및 드레인전극(60)(61)의 하부에 상기 제1 Ⅰ형 GaAs층(53)과 겹치도록 N+이온주입영역(63)이 형성된다. 상기 소오스 및 드레인전극(60)(61)이 형성되지 않은 제3 N+형 GaAs층(59)이 식각되어 노출된 제2 Ⅰ형 GaAs층(57) 상부에는 게이트전극(62)이 쇼트키 접촉되어 있다. 상기에서 제2 Ⅰ형 GaAs층(57)도 소정두께 식각되어 노출된다. 또한, 상기 HBT와 δ-FET는 영역(H)과 영역(F) 사이의 홈(51)에 의해 전기적으로 분리된다.
제4(a)∼(d)도는 이 발명에 따른 모놀리틱화한 호합물반도체소자의 제조공정도이다.
제4(a)도를 참조하면, 반절연성 GaAs기판(31)상에 5000Å 정도의 제1N+형 GaAs층(33), 3500Å정도의 제1 N형 A1GaAs층(35), 1500Å 정도의 P+형 GaAs층(37), 3500Å 정도의 제2 N형 A1GaAs층(39) 및 1000Å 정도의 제2 N+형 GaAs층(41)을 HBE 방법 또는 MOCVD 방법에 의해 순차적으로 형성한다. 그 다음, 상기 제1 N+형 GaAs층(33)의 소정부분을 제외한 부분의 표면상의 제2 N+형 GaAs층(41), 제2 N형 AlGaAs층(39), P+형 GaAs층(37) 및 제1 N형 AlGaAs층(35)을 메사에칭한다. 이때, 상기 제1 N+형GaAs층(33)도 소정두께가 제거된다. 계속해서, HBT의 영역(H)이외의 제1 N+형 GaAs층(33)을 포토 에칭하여 제거하는데, 이 때에도 상기 반절연성 GaAs기판(31)도 어느정도 에칭되도록 한다.
제4(b)도를 참조하면, 상기에서 HBT의 영역(H)상의 포토마스크를 제거하지 않고 전표면에 0.25㎛정도의 제1 I형 GaAs층(53), 5Å 정도의 델타도핑층(55), 0.25㎛정도의 제2 I형 GaAs층(57) 및 제3 N+형 GaAs층(59)을 MBE 방법 또는 MOCVD방법에 의해 순차적으로 형성한다. 상기 제1 Ⅰ형 GaAs층(53)은 버퍼층으로 이용되는 것으로 반절연성 N형 GaAs기판(31)의 격자결함이 이후에 형성되는 층들로 확산되는 것을 방지하며, 상기 델타도핑층(55)은 Si등을 한 원자정도의 두께로 형성시켜 2차원 전자가스를 발생하는 정전우물이 된다. 그 다음, 상기층들을 영역(F) 이외의 영역에 형성된 것을 통상의 방법에 의해 메사에칭하여 제거한다. 이때 상기 영역(H)과 영역(F)의 사이에 HBT와 δ-FET를 분리하는 홈(51)이 형성된다. 그 다음, 상기 영역(H)의 상부에 남아있는 포토마스크를 제거한다. 또한 상기 공정에서 층들(53)(55)(57)(59)을 상기 영역(H) 상부의 포토마스크를 제거하고 형성할 수 있다. 즉, MBE방법이나 MOCVD방법으로 형성되는 층들은 표면의 토포그래피(Topography)와 무관하게 일정한 두께로 형성되므로 영역(F)을 한정하기 위한 메사에칭시 나머지영역의 층들을 정확하게 제거할 수 있다.
제4(c)도를 참조하면, 상기 제2 N+형 GaAs층(41)의 소정부분상에 Ge/Mo/W의 금속막을 형성한 후 반응성이온에칭에 의해 T자형 에미터전극(47)을 형성한다. 상기에서 에미터전극(47)은 제2 N+형 GaAs층(41)과 오믹접촉을 이루게된다. 그 다음, 상기 에미터전극(47)을 마스크로 하여 Zn등의 P형불순물을 이온주입한 후 열처리하여 P+형 이온주입영역(43)을 형성한다. 상기에서 P+이온주입영역(43)은 상기 제1 N형 AlGaAs층(35)과 겹치도록 P+형 이온주입영역(43)의 상부에 통상의 리프트 오프방법에 의해 Au/Mn으로 베이스전극(48)을 형성한다. 계속해서 상기 제3 N+ GaAs층(59)의 소정 부분에 Si을 이온주입하여 상기 제1 Ⅰ형 GaAs층(53)과 겹치도록 N+이온주입영역(63)을 형성한다. 그 다음 상기 노출된 제1 N+형 GaAs층(33)과 제3 N+형 GaAs층(59)의 표면에 통상의 리프트오프법에 의해 HBT의 콜렉터전극(49)과 δ-FET의 소오스 및 드레인전극들(60)(61)을 형성한다. 상기 전극들(49)(60)(61)은 오믹금속, 예를들면 Au/Ge/Ni로 형성한다. 계속해서 상기 노출된 제1 N+형 GaAs층(33)의 소정부분에 통상의 이온주입방법에 의해 H+ 또는 B+를 주입하여 소자분리영역(45)을 형성한다. 상기 소자분리영역(45)은 상기 반절연성 GaAs기판(31)과 일부분이 겹치도록 형성하여 이웃하는 소자와 전기적으로 분리한다.
제4(d)도를 참조하면, 상기 P+이온주입영역(43)의 상부에 통상의 리프트오프방법에 의해 HBT의 베이스전극(48)을 형성한다. 상기 베이스전극(48)은 An/Mn으로 형성되며, 상기 P+이온주입영역(43)과 오믹접촉을 이룬다. 그 다음, 상기 영역(F)의 제3 N+형 GaAs층(59)의 노출된 부분을 리세스에칭하여 상기제3 N형 AlGaAs층(57)을 노출시킨다. 이때, 상기 제3 N형 AlGaAs층(57)의 상부에 δ-FET의 게이트전극(62)을 형성한다. 상기 게이트전극(62)은 Pt/Pd/Au로 형성되며 상기 제2 Ⅰ형 GaAs층(57)과 쇼트키접촉을 이루게 된다.
상술한 바와같이 HBT와 δ-FET 한개의 칩에 집적화시켜 직접위성방송 시스템에 사용하면 HBT는 출력단에서 고출력증폭소자로, δ-FET는 입력단에서 저잡음증폭소자로 이용할 수 있다.
따라서, 이 발명은 HBT와 δ-FET로 HMIC로 형성함으로써 저소비전력, 원가절감 및 고집적화에 잇점이 있다.
또한, 이 발명의 실시예를 GaAs 계열물질로 보였으나 이 발명의 사상과 틀림이 없이 InP계열등의 화합물 반도체로 형성할 수 있다.

Claims (11)

  1. 이종접합 바이폴라트랜지스터와 델타도프드 전계효과트랜지스터를 구비한 화합물반도체소자에 있어서, 반절연성 화합물반도체 기판상의 일측에 형성되어 부콜렉영역이 되는 제1도전형의 제1반도체층과, 상기 제1반도체층의 소정부분에 형성되며 콜렉터영역이 되는 제1도전형의 제2반도체층과, 상기 제2반도체층의 상부에 형성되며 베이스영역이 되는 제2도전형의 제3반도체층과, 상기 제3반도체층의 상부에 형성되며 에미터영역이 되는 제1도전형의 제4반도체층과, 상기 제4반도체층의 상부에 형성되며 캡층이 되는 제1도전형의 제5반도체층과, 상기 제5반도체층 상부의 소정부분에 형상된 T자형의 에미터전극과, 상기 에미터전극을 이온주입마스크로 이용하여 상기 제2반도체층과 소정두께가 겹치도록 형성된 제2도전형의 이온주입영역과, 상기 이온주입영역의 상부에 형성된 베이스전극과, 상기 노출된 제1반도체층상의 일측에 상기 반절연성 화합물반도체 기판과 겹치도록 형성된 소자분리영역과, 상기 노출된 제1반도체층상의 타측에 형성된 콜렉터전극으로 이루어진 이종접합 바이폴라트랜지스터와 ; 상기 반절연성 화합물반도체 기판상의 타측에 형성되며 버퍼층이 되는 제3도전형의 제6반도체층과, 상기 제6반도체층상에 형성되어 2차원전자를 발생하는 정전우물이 되는 스페이서층으로 이용되는 제3도전형의 제7반도체층과, 상기 제8반도체층상의 양측에 각각 형성되어 캡층으로 이용되는 제1도전형의 제9반도체층과, 상기 제8반도체층의 노출된 부분상에 형성된 게이트전극과, 상기 제9반도체층상에 각각 형성된 소오스 및 드레인전극과, 상기 소오스 및 드레인전극의 하부에 상기 제6반도체층과 겹치는 제1도전형의 이온주입영역으로 이루어진 델타도프드 전계효과 트랜지스터와 ; 상기 이종접합 바이폴라트랜지스터와 델타도프드 전계효과 트랜지스터 사이를 전기적으로 분리한 홈과 ; 로 이루어짐을 특징으로 하는 화합물반도체소자.
  2. 제1항에 있어서, 상기 반절연성화합물반도체 기판은 GaAs임을 특징으로 하는 화합물반도체소자.
  3. 제1항에 있어서, 상기 제1도전형은 N형이고, 제2도전형은 P형이며, 제3도전형은 Ⅰ형임을 특징으로 하는 화합물반도체소자.
  4. 제1항에 있어서, 상기 제1, 제3, 제5, 제6, 제8 및 제9반도체층은 GaAs층이고, 제2 및 제4반도체층은 AlGaAs이며, 제7반도체층은 Si층임을 특징으로 하는 화합물반도체소자.
  5. 제4항에 있어서, 상기 GaAs층은 불순물의 농도가 높고, AlGaAs층은 불순물의 농도가 낮음을 특징으로 하는 화합물반도체소자.
  6. 제4항에 있어서, 상기 Si층은 단원자층임을 특징으로 하는 화합물반도체소자.
  7. 제1항에 있어서, 상기 소자분리영역은 B 또는 H의 이온을 주입영역임을 특징으로 하는 화합물반도체소자.
  8. 이종접합 바이폴라트랜지스터와 델타도프드전계효과트랜지스터를 구비한 화합물반도체소자의 제조방법에 있어서, 반절연성 화합물반도체기판의 전표면에 제1, 제2, 제3, 제4 및 제5반도체층을 순차적으로 형성한 후 메사에칭하여 소정부분을 제외한 나머지 부분의 제1반도체층을 노출하는 공정과, 상기 노출된 제1반도체층의 일측의 반절연성 화합물반도체 기판을 노출시켜 이종접합 바이폴라트랜지스터의 영역을 한정하는 공정과, 상기 노출된 반절연성 화합물반도체 기판상에 델타도프드전계효과트랜지스터의 영역에 제6, 제7, 제8 및 제9반도체층을 형성하는 공정과, 상기 제5반도체층의 표면상에 T자형의 에미터전극을 형성하는 공정과, 상기 에미터전극을 이온주입마스크로 하여 상기 제2반도체층의 일부분과 겹치도록 제2도전형의 이온주입영역을 형성하느 공정과, 상기 제9반도체의 소정부분에 상기 제6반도체층과 겹치도록 제1도전형의 이온주입영역을 형성하는 공정과, 상기 델타도프드 전계효과트랜지스터의 반대측에 노출된 제1반도체층에 상기 반절연성 화합물반도체 기판의 일부분과 겹치도록 소자분리영역을 형성한 공정과, 상기 제2도전형의 이온주입영역상에 베이스전극을 형성하는 공정과, 상기 제1반도체층의 노출된 부분과 제1도전형의 이온주입영역상에 이종접합 바이폴라트랜지스터의 콜렉터전극과 델타도프드 전계효과트랜지스터의 소오스 및 드레인전극을 각각 형성하는 공정과, 상기 소오스 및 드레인 전극사이의 제9반도체층을 제거하여 노출된 제8반도체층상에 게이트전극을 형성하는 공정으로 이루어짐을 특징으로 하는 화합물반도체소자의 제조방법.
  9. 제8항에 있어서, 상기 제7반도체층을 Si단원자층으로 형성함을 특징으로 하는 화합물 반도체소자의 제조방법.
  10. 제1항에 있어서, 상기 에미터전극은 반음이온에칭방법으로 형성하는 것을 특징으로 하는 화합물 반도체소자의 제조방법.
  11. 제1항에 있어서, 상기 소자분리영역은 B 또는 H의 이온을 주입하여 형성하는 것을 특징으로 하는 화합물반도체소자의 제조방법.
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