KR100270415B1 - 혼합된 도펀트를 이용한 pn 접합 확산 장벽 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 일반적으로 본 발명의 한 형태에 있어서, pn 접합 확산 장벽은 p형 전도성의 제1 반도체층, n형 전도성의 제2 반도체층 및 제1 반도체층과 제2 반도체층과 제2 반도체층 사이에 배치된 p형 전도성의 제3 반도체층을 포함하며, 제3 반도체층은 제1 반도체층과 제2 반도체층 사이에 확산 장벽을 형성하기 위해 비교적 낮은 확산성 도펀트로 도핑된다.
다른 장치, 시스템 및 제조 방법도 기술되어 있다.

Description

혼합된 도펀트를 이용한 pn 접합 확산 장벽 및 그 제조 방법
제1도는 콜렉터를 금속화시키지 않은 종래 기술의 헤테로접합 바이폴라 트랜지스터의 평면도.
제2a도 내지 제2g도는 제1도의 선A-A'를 따라 절취된 본 발명의 양호한 제1 실시예의 장치를 도시한 횡단면도.
＜도면의 주요부분에 대한 부호의 설명＞
10 : 에미터 핑거 12 : 베이스 접촉 핑거
14 : 콜렉터 접촉부 16 : 활성 영역
20 : 기판 22 : 버퍼층
24 : 서브콜렉터층 26 : 콜렉터층
28 : 베이스층 30 : 베이스 확산 장벽층
32 : 에미터층 50 : 에미터 핑거 접촉부
56 : 베이스 접촉부 60 : 콜렉터 접촉부
본 발명은 일반적으로 혼합된 도펀트를 이용한 pn 접합 확산 장벽에 관한 것이다.
본 발명의 범위를 제한함이 없이, 본 발명의 배경은 예로서 헤테로접합 바이폴라 트랜지스터(HBT)의 베이스층 내의 도펀트 확산과 관련하여 기술된다.
이전에, 이러한 분야에서 장치 설계자의 목적은 마이크로파 주파수에서 신호 이득을 제공하는 HBT를 개발하는 것이다. 결론적으로, 필요한 설계 목표는 장치의 최대 동작 속도를 제공하는 중요한 요인인 낮은 직렬 베이스 저항을 나타내는 구조물을 형성하는 것이다. 일반적으로, 베이스 저항을 낮추기 위해 설계자는 베이스층의 비교적 농후한 도핑 프로필을 이용하였다. GaAs와 같은 복합 반도체 물질로 제조된 베이스층에는 Zn 또는 Be와 같은 고농도의 p형 도펀트가 사용된다.
마이크로파와 고속 헤테로접합 바이폴라 트랜지스터의 신뢰성에 영향을 미치는 요인들 중 한가지 요인은 베이스층에서 p형 도펀트를 안정시키는 것이라고 인식되어 왔다. 양호한 높은 주파수의 성능에 필요한 농후한 도핑 레벨은 바이어스 스트레스와 온도 하에서 공통으로 이용된 도펀트의 이동을 야기시켰다. 과거에, 금속 유기 화학 증착(MOCVD) 시스템에서 탄소 도핑을 사용하면 탄소는 GaAs(Be와 Zn에 대한 1.5-2x10-14㎠/s와 비교된 1-2x10-16㎠/s의 1차 확산 계수)에서 낮은 확성을 가지고 있기 때문에 확산에 관한 문제점을 다소 완화시켜 준다. 그러나, 이러한 해결 방법은 자체적인 어려움을 가지고 있다. 예를 들면, 탄소 도핑된 GaAs는 5x1018㎝-3이상의 고레벨[예를 들면, 티. 에이취. 치우(T. H. CHiu)등., "Chemical Beam Epitaxial Growth of Strained Carbon-Doped GaAs", Applied Physics Letters, 제57권, 171페이지, 1990 참조]에서 사용될 때 격자 상수의 변화를 보이고 있다. 이러한 격자 상수 변화는 최소 캐리어의 수명기간을 떨어뜨리거나 구조물에 강한 스트레스가 가해지기 때문에 인터페이스 상태의 밀도를 증가시켜 장치의 성능을 저하시킬 수 있다.
따라서, 이러한 문제점들을 해결하기 위한 개선점이 현재 요망되고 있다.
pn 접합을 위해서는 도펀트 확산 장벽이 필요하다는 것이 인식되고 있다. 본 발명은 이러한 필요성에 대처하기 위한 것이다.
일반적으로, 본 발명의 한 형태에 있어서, pn 접합 확산 장벽은 제1 도펀트로 도핑된 p형 전도성의 제1 반도체층, n형 전도성의 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 배치된 p형 전도성의 제3 반도체층을 포함하며, 제3 반도체층은 제1 및 제2 반도체층들 사이에 확산 장벽을 형성하기 위해 상기 제1 도펀트보다 낮은 확산성을 갖는 제2 도펀트로 도핑된다.
본 발명의 다른 형태에 있어서, pn 접합 확산 장벽의 제조 방법은 제1 확산성을 갖는 제1 도펀트로 도핑된 p형 전도성의 제1 반도체층을 제공하는 단계, 제1 반도체층 상에 p형 전도성의 제2 반도체층을 피착시키는 단계 및 제2 반도체층 상에 n형 전도성의 제3 반도체층을 피착시키는 단계를 포함하며, 제2 반도체층은 제1 반도체층과 제3 반도체층 사이에 확산 장벽을 형성하기 위해 상기 제1 확산성보다 낮은 제2 확산성을 갖는 제2 도펀트로 도핑된다.
본 발명의 또 다른 형태에 있어서, pn 접합 확산 장벽을 이용한 트랜지스터의 제조 방법은 n형 전도성의 제1 반도체층을 제공하는 단계, 제1 확산성을 갖는 제1 도펀트로 도핑되고 제1 반도체층 상에 p형 전도성의 제2 반도체층을 피착시키는 단계, 제2 반도체층 상에 p형 전도성의 제3 반도체층을 피착시키는 단계 및 제3 반도체층 상에 n형 전도성의 제4 반도체층을 피착시키는 단계를 포함하며, 제3 반도체층은 제2 반도체층과 제4 반도체층 사이에 확산 장벽을 형성하기 위해 상기 제1 확산성보다 낮은 제2 확산성을 갖는 제2 도펀트로 도핑된다.
본 발명의 이점은 p형 층이 n형 층과 p형 층 사이의 확산 장벽을 포함하고 있기 때문에 인접한 n형 층에 불필요한 p형 도펀트의 원하지 않는 확산으로 인한 손상에 무관하게 농후하게 도핑될 수 있다는 것이다.
이전의 본 발명의 다른 관점이 첨부된 도면에 예시되어 있으며, 유사한 소자는 유사한 도면 부호로 표기된다.
본 발명의 양호한 제1 실시예는 에미터층에 베이스 도펀트를 낮게 확산시키는 이점을 유지하면서 HBT 성능에 대한 탄소 도핑의 유해한 효과를 최소화시키는 설계 방법을 기술한 것이다.
종래 기술로서 공지된 HBT 구조물의 평면도가 제1도에 도시되어 있다. 에미터 핑거(10)는 베이스 접촉 핑거(12) 상에 놓여 있다. 이러한 핑거의 양쪽 측면상에는 에어 브리지 금속화 구조물(도시되지 않음)과 접촉된 콜렉터 접촉부(14)가 배치되어 있다. 이러한 장치의 활성 영역(16)은 종래 기술로서 널리 공지된 바와 같은 이온 주입에 의해 한정된다. 본 발명의 양호한 제1 실시예는 제1도의 종래 기술의 평면도를 이용한 것이다. 본 발명의 양호한 제1 실시예의 다른 관점은 아래에 기술된 설명과 같이 제2a도 내지 제2g도의 횡단면도에 자세히 도시되어 있다.
제2a도 내지 제2g도는 아래와 같이 본 발명의 양호한 제1 실시예의 구성 단계를 예시한 것이다. 즉,
(a) 제2a도에 도시된 바와 같이, GaAs로 제조된 기판(20)은 표면 상에 도핑되어 있지 않은 AlGaAs의 에피택셜 성장된 버퍼층(22)을 포함하고 있다. 그 후, n+GaAs 서브콜렉터층(24)은 예를 들면, 1미크론의 두께로 에피택셜 성장되어 농도가 2×1018atoms/㎠인 실리콘으로 도핑된다. 그후, n형 GaAs 콜렉터층(26)은 예를 들면, 1미크론의 두께로 에피택셜 성장되어 농도가 1×1016atoms/㎠인 실리콘으로 도핑된다. 다음에, p형 GaAs 베이스층(28)은 예를 들면, 0.1 미크론의 두께로 에피택셜 피착되어 농도가 1×1019atoms/㎠인 아연으로 도핑된다. p형 GaAs 베이스 확산 장벽층(30)은 예를 들면, 0.02 미크론의 두께로 에피택셜 성장되어 농도가 1×1019atoms/㎠인 탄소로 도핑된다. 아연으로 농후하게 도핑된 베이스층(28)은 트랜지스터에 고속으로 동작하는데 필요한 낮은 베이스 저항을 제공하고, 반면에 탄소 도핑된 베이스 확산 장벽층(30)은 층(28)의 아연 원자를 에미터층(32)으로 이동하지 않도록 해주는 장벽을 제공하며, 이러한 것을 예를 들면 0.41 미크론의 두께로 베이스 확산 장벽층(30) 상에 에피택셜 피착된다. 에미터층(32)은 예를 들면, 두께가 0.01 미크론이고, 농도가 1×1018atoms/㎠인 실리콘으로 도핑된 n형 GaAs 서브층(34); 두께가 0.1 미크론이고, 농도가 2×1017atoms/㎠인 실리콘으로 도핑된 n AlGaAs 에미터 서브층(36; 헤테로 접합 효과를 제공하는 넓은 밴드 갭); 두께가 0.05 미크론이고, 농도가 5×1017atoms/㎠인 실리콘으로 도핑된 n형 그레이팅 서브층(38; AlGaAs에서 GaAs로 평활 밴드 갭 전이를 제공); 두께가 0.1 미크론이고, 농도가 1×1018atoms/㎠인 실리콘으로 도핑된 ｎ+GaAs 갭 서브층(40; 에미터 금속화의 피착을 위한 적절한 표면을 제공); 및 두께가 0.15 미크론이고, 농도가 2×1018atoms/㎠인 실리콘으로 도핑된 ｎ+GaAs 갭 서브층[42; 서브층(40)으로 연장되어 더 농후하게 도핑]으로 양호하게 구성된다. 상술된 에피층의 형성 후에, 장치의 활성 영역(16)은 활성 영역 외부의 표면을 반절연 물질로 변환시키는 산소, 붕소, 프로톤의 이온 주입에 의해 한정된다.
(b) 제2b도에 도시된 바와 같이, 감광성 수지는 에미터 핑거 접촉부(50)의 위치를 한정하기 위해 회전되어 패턴된다. AuGe/Ni/Au 금속은 감광성 수지와 노출된 지역 상에 각각 500 Å, 140 Å 및 4000 Å의 두께로 연속적으로 증착된다. 그후, 감광성 수지가 제거되고, 에미터 핑거 접촉부(50)을 한정하는 그러한 부분(50)을 제외한 금속을 들어올린다.
(c) 제2c도에 도시된 바와 같이, 에미터 핑거(52)는 이온 반응 에칭(BCl3, CCl2F2또는 CCl4로 RIE) 또는 유사한 비등방성 에칭 기술을 사용하여 베이스 확산 장벽 에피층(30) 하부의 에미터 핑거 접촉부(50)에 의해 마스크되지 않은 에미터 에피층(32)의 모든 부분을 에칭시킴으로써 형성된다. 짧은 화학적 에칭(예를 들면, 체적당 H2SO4:H2O2:H2O가 1:8:160인 비율을 사용)은 에미터 에피층(32)의 물질[이러한 것은 단계 (d)에서 기술될 내용과 같이 베이스 접촉부로부터 에미터 핑거(50)를 절연시킴]로 작은 하부 절단부를 생성시키기 위해 이러한 단계의 최종 부분으로서 사용되는 것이 바람직하다. 이러한 화학적 에칭은 또한 RIE 에칭에 의해 생성된 손상된 층을 제거시킨다.
(d) 제2d도의 베이스 접촉부(56)는 감광성 수지와 두께가 각각 500 Å, 250 Å 및 2000 Å인 Ti/Pt/Au와 같은 적절한 비금속으로 한정되며, 감광성 수지와 노출된 지역 상에서 연속적으로 증착된다. 제2d도에 도시된 바와 같이, 감광성 수지는 그 후 제거되고, 베이스 접촉부를 한정하는 부분(56)과 에미터 핑거 접촉부(50)와 중첩되는 부분(58)을 제외한 금속을 들어올린다. 에미터 핑거(52)의 하부 절단부가 단계 (c)에서 화학 에칭에 의해 생성되기 때문에, 에미터 핑거(52)와 베이스 접촉부(56)는 자체 정렬되어 대략 0.1 미크론 내지 0.2 미크론의 두께로 분리된다.
(e) 콜렉터 접촉 영역은 감광성 수지로 한정된다. 제2e도에 도시된 바와 같이, 노출된 영역은 RIE 서브콜렉터 에피층(24)의 하부가 RIE와 습식 화학성 부식액으로 에칭된 것이다.
(f) 같은 감광성 수지층은 증착 및 콜렉터 접촉부(60)를 설치하는 들어올림 처리를 위해 사용된다. 제2f도에 도시된 바와 같이, AuGe/Ni/Au는 각각 500 Å, 140 Å 및 4000 Å의 두께로 연속적으로 증착된다. 그 후, 제거된 증착 마스크는 콜렉터 접촉부(60) 영역을 제외한 모든 금속을 들어올린다.
(g) 트랜지스터를 조립하는 나머지 공정은 표준 반도체 처리 기술을 이용하면 된다. 제2g도에 도시된 바와 같이, 에어 브리지(70)는 모든 콜렉터 접촉부(60), 조립된 캐패시터 및 전송선과 같은 능동 회로 소자를 접속시키기 위해 사용되며, 웨이퍼는 조립된 홀(18; 제1도 참조)을 경유하여 원하는 두께로 겹쳐진다. 이러한 단계는 표준 조립 기술을 이용한 것이다.
본 발명의 양호한 제1 실시예는 HBT가 아연으로 농후하게 도핑된 베이스층(28)을 사용함으로써 낮은 베이스 저항과 높은 동작 주파수로 형성될 수 있는 이점을 가지고 있다.
탄소로 도핑된 베이스 확산 장벽층(30)이 포함되지 않으면, 장치와 순방향 바이어스된 베이스-에미터 pn 접합에 의해 분산된 열에 의해 유도되어진 에미터 핑거(52)에 아연을 확산시키는 것은 장치의 수명시간에 대해 역행할 수 없을 정도로 장치의 성능을 저하시키고, 장치의 성능을 불안정하고 예측할 수 없게 만든다.
양호한 소정의 실시예가 상세히 기술되었으나, 본 발명의 범위는 또한 특허청구의 범위 내에서 기술된 내용과 다른 실시예를 포함하는 것으로 이해되어야 한다.
예를 들면, 탄소로 도핑된 확산 장벽은 다이오드, 트랜지스터 및 레이저와 같은 1개의 층에서 다른 층까지 도펀트를 확산시키는데 적합한 어떤 2개의 반도체층과 관련하여 사용될 수 있다.
포함이라는 단어는 본 발명의 범위를 고려할 때에 한정하다는 의미로 해석되어서는 안된다.
내부 및 외부 접속부는 조정회로 또는 다른 회로를 통하여 옴접속부, 용량성 접속부, 직접 접속부 또는 간접 접속부로 될 수 있다. 이산 조성물 또는 완전한 집적회로는 실리콘 갈륨 비소 또는 다른 전자 물질족으로 설치될 수 있다.
본 발명이 예시된 실시예를 참고로 하여 설명되었지만, 이러한 설명은 제한적인 의미로 해석되어서는 안된다. 본 발명의 다른 실시예 뿐만 아니라 예시된 실시예의 다양한 변경 및 조합은 본 분야에 숙련된 기술자가 설명을 참고로 하면 명확히 이해될 것이다. 또한, 첨부된 특허 청구의 범위는 그러한 변경 또는 실시예를 포함한다.

Claims (42)

  1. 제1 도펀트로 도핑된 p형 전도성의 제1 반도체층, n형 전도성의 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 p형 전도성의 제3 반도체층을 포함하고, 상기 제3 반도체층이 상기 제1 반도체층과 제2 반도체층 사이에 도펀트 확산 장벽을 형성하기 위해 상기 제1 도펀트 보다 낮은 확산성을 갖는 제2 도펀트로 도핑되는 것을 특징으로 하는 pn 접합 확산 장벽.
  2. 제1항에 있어서, 상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층이 GaAs로 제조되는 것을 특징으로 하는 pn 접합 확산 장벽.
  3. 제1항에 있어서, 상기 제1 반도체층이 아연으로 도핑되는 것을 특징으로 하는 pn 접합 확산 장벽.
  4. 제1항에 있어서, 상기 제2 반도체층이 실리콘으로 도핑되는 것을 특징으로 하는 pn 접합 확산 장벽.
  5. 제1항에 있어서, 상기 제3 반도체층이 탄소로 도핑되는 것을 특징으로 하는 pn 접합 확산 장벽.
  6. 제1항에 있어서, 제3 반도체층이 상기 제1 반도체층 보다 두께가 훨씬 더 얇은 것을 특징으로 하는 pn 접합 확산 장벽.
  7. 제1항에 있어서, 상기 제1 반도체층과 상기 제3 반도체층이 실질적으로 같은 도핑 농도를 갖는 것을 특징으로 하는 pn 접합 확산 장벽.
  8. 제1항에 있어서, 상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층이 에피택셜 피착되는 것을 특징으로 하는 pn 접합 확산 장벽.
  9. 제8항에 있어서, 상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층은 인시튜 (in-situ) 도핑되는 것을 특징으로 하는 pn 접합 확산 장벽.
  10. 제1 도펀트로 도핑된 p형 전도성의 제1 반도체층, n형 전도성의 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 p형 전도성의 제3 반도체층을 포함하되, 상기 제3 반도체층은 상기 제1 반도체층과 상기 제2 반도체층 사이에 도펀트 확산 장벽을 형성하기 위해 상기 제1 도펀트보다 낮은 확산성을 갖는 제2 도펀트로 도핑되는 것을 특징으로 하는 pn 접합 확산 장벽을 이용한 트랜지스터.
  11. 제10항에 있어서, n형 전도성을 가지며, 상기 제1 반도체층에 인접하여 배치되는 제4 반도체층을 더 포함하는 것을 특징으로 하는 pn 접합 확산 장벽을 이용한 트랜지스터.
  12. 제10항에 있어서, p형 전도성을 가지며, 상기 제2 반도체층에 인접하여 배치되는 제4 반도체층을 더 포함하는 것을 특징으로 하는 pn 접합 확산 장벽을 이용한 트랜지스터.
  13. 제10항에 있어서, 상기 제1 반도체층, 상기 제2 반도체층, 및 상기 제3 반도체층이 GaAs로 제조되는 것을 특징으로 하는 pn 접합 확산 장벽을 이용한 트랜지스터.
  14. 제10항에 있어서, 상기 제1 반도체층이 아연으로 도핑되는 것을 특징으로 하는 pn 접합 확산 장벽을 이용한 트랜지스터.
  15. 제10항에 있어서, 상기 제2 반도체층이 실리콘으로 도핑되는 것을 특징으로 하는 pn 접합 확산 장벽을 이용한 트랜지스터.
  16. 제10항에 있어서, 상기 제3 반도체층이 탄소로 도핑되는 것을 특징으로 하는 pn 접합 확산 장벽을 이용한 트랜지스터.
  17. 제11항에 있어서, 상기 제4 반도체층이 실리콘으로 도핑되는 것을 특징으로 하는 pn 접합 확산 장벽을 이용한 트랜지스터.
  18. 제12항에 있어서, 상기 제4 반도체층이 아연으로 도핑되는 것을 특징으로 하는 pn 접합 확산 장벽을 이용한 트랜지스터.
  19. 제10항에 있어서, 상기 제3 반도체층이 상기 제1 반도체층보다 두께가 훨씬 더 얇은 것을 특징으로 하는 pn 접합 확산 장벽을 이용한 트랜지스터.
  20. 제10항에 있어서, 상기 제1 반도체층과 상기 제3 반도체층이 실질적으로 같은 도핑 농도를 갖는 것을 특징으로 하는 pn 접합 확산 장벽을 이용한 트랜지스터.
  21. 제10항에 있어서, 상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층이 에피택셜 피착되는 것을 특징으로 하는 pn 접합 확산 장벽을 이용한 트랜지스터.
  22. 제21항에 있어서, 상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층이 인시튜 도핑되는 것을 특징으로 하는 pn 접합 확산 장벽을 이용한 트랜지스터.
  23. 제10항에 있어서, 상기 트랜지스터가 헤테로 접합 바이폴라 트랜지스터인 것을 특징으로 하는 pn 접합 확산 장벽을 이용한 트랜지스터.
  24. 제1 확산성을 갖는 제1 도펀트로 도핑된 p형 전도성의 제1 반도체층을 제공하는 단계, p형 전도성의 제2 반도체층을 상기 제1 반도체층 상에 피착시키는 단계, 및 n형 전도성의 제3 반도체층을 상기 제2 반도체층 상에 피착시키는 단계를 포함하되, 상기 제2 반도체층은 상기 제1 반도체층과 상기 제3 반도체층 사이에 확산 장벽을 형성하기 위해 상기 제1 확산성 보다 낮은 제2 확산성을 갖는 제2 도펀트로 도핑되는 것을 특징으로 하는 pn 접합 확산 장벽의 제조 방법.
  25. 제24항에 있어서, 상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층은 GaAs로 형성되는 것을 특징으로 하는 pn 접합 확산 장벽의 제조 방법.
  26. 제24항에 있어서, 상기 제1 반도체층은 아연으로 도핑되는 것을 특징으로 하는 pn 접합 확산 장벽의 제조 방법.
  27. 제24항에 있어서, 상기 제2 반도체층은 탄소로 도핑되는 것을 특징으로 하는 pn 접합 확산 장벽의 제조 방법.
  28. 제24항에 있어서, 상기 제3 반도체층은 실리콘으로 도핑되는 것을 특징으로 하는 pn 접합 확산 장벽의 제조 방법.
  29. 제24항에 있어서, 상기 제2 반도체층은 상기 제1 반도체층보다 훨씬 더 얇게 형성되는 것을 특징으로 하는 pn 접합 확산 장벽의 제조 방법.
  30. 제24항에 있어서, 상기 제1 반도체층과 상기 제2 반도체층은 실질적으로 같은 도핑 농도를 갖도록 도핑되는 것을 특징으로 하는 pn 접합 확산 장벽의 제조 방법.
  31. 제24항에 있어서, 상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층은 에피택셜 피착되는 것을 특징으로 하는 pn 접합 확산 장벽의 제조 방법.
  32. 제31항에 있어서, 상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층은 인시튜 도핑되는 것을 특징으로 하는 pn 접합 확산 장벽의 제조 방법.
  33. n형 전도성의 제1 반도체층을 제공하는 단계, 제1 확산성을 갖는 제1 도펀트로 도핑되고, p형 전도성의 제2 반도체층을 상기 제1 반도체층 상에 피착시키는 단계, p형 전도성의 제3 반도체층을 상기 제2 반도체층 상에 피착시키는 단계, 및 n형 전도성의 제4 반도체층을 상기 제3 반도체층 상에 피착시키는 단계를 포함하되, 상기 제3 반도체층은 상기 제2 반도체층과 상기 제4 반도체층 사이에 확산 장벽을 형성하기 위해 상기 제1 확산성 보다 낮은 제2 확산성을 갖는 제2 도펀트로 도핑되는 것을 특징으로 하는 pn 접합 확산 장벽을 이용한 트랜지스터의 제조 방법.
  34. 제33항에 있어서, 상기 제1 반도체층, 상기 제2 반도체층, 상기 제3 반도체층 및 상기 제4 반도체층은 GaAs로 형성되는 것을 특징으로 하는 pn 접합 확산 장벽을 이용한 트랜지스터의 제조 방법.
  35. 제33항에 있어서, 상기 제1 반도체층과 상기 제4 반도체층은 실리콘으로 도핑되는 것을 특징으로 하는 pn 접합 확산 장벽을 이용한 트랜지스터의 제조 방법.
  36. 제33항에 있어서, 상기 제2 반도체층은 아연으로 도핑되는 것을 특징으로 하는 pn 접합 확산 장벽을 이용한 트랜지스터의 제조 방법.
  37. 제33항에 있어서, 상기 제3 반도체층은 탄소로 도핑되는 것을 특징으로 하는 pn 접합 확산 장벽을 이용한 트랜지스터의 제조 방법.
  38. 제33항에 있어서, 상기 제3 반도체층은 상기 제2 반도체층보다 훨씬 더 얇게 형성되는 것을 특징으로 하는 pn 접합 확산 장벽을 이용한 트랜지스터의 제조 방법.
  39. 제33항에 있어서, 상기 제2 반도체층과 상기 제3 반도체층은 실질적으로 같은 도핑 농도를 갖도록 형성되는 것을 특징으로 하는 pn 접합 확산 장벽을 이용한 트랜지스터의 제조 방법.
  40. 제33항에 있어서, 상기 제1 반도체층, 상기 제2 반도체층, 상기 제3 반도체층 및 상기 제4 반도체층은 에피택셜 피착되는 것을 특징으로 하는 pn 접합 확산 장벽을 이용한 트랜지스터의 제조 방법.
  41. 제40항에 있어서, 상기 제1 반도체층, 상기 제2 반도체층, 상기 제3 반도체층 및 상기 제4 반도체층은 인시튜 도핑되는 것을 특징으로 하는 pn 접합 확산 장벽을 이용한 트랜지스터의 제조 방법.
  42. 제33항에 있어서, 상기 제4 반도체층은 상기 제2 반도체층 및 상기 제3 반도체층 보다 더 넓은 에너지 대역 갭을 갖도록 형성되는 것을 특징으로 하는 pn 접합 확산 장벽을 이용한 트랜지스터의 제조 방법.
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