KR920020760A - 수평 콜렉터 헤테로접합 바이폴라 트랜지스터 - Google Patents

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Abstract

내용 없음

Description

수평 콜렉터 헤테로접합 바이폴라 트랜지스터
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도 내지 제1h도는 본 발명에 따른 제1의 양호한 실시예의 제조단계를 도시한 단면도.
제2도는 본 발명에 따른 제2의 양호한 실시예를 도시한 단면도.

Claims (26)

  1. 베이스, 베이스 접촉부, 베이스보다 에너지 밴드갭이 넓은 에미터, 콜렉터 및 콜렉터 접촉부를 포함하고, 상기 베이스 접촉부가 상기 콜렉터 또는 콜렉터 접촉부와 중첩되지 않는 것을 특징으로 하는 수평 콜렉터 헤테로접합 바이폴라 트랜지스터.
  2. 제1항에 있어서, 상기 에미터가 AlGaAs로 제조되고, 상기 베이스가 상기 콜렉더가 GaAs로 제조되는 것을 특징으로 하는 헤테로접합 바이폴라 트랜지스터.
  3. 제1항에 있어서, 상기 콜렉터가 기판 내의 이온 주입된 영역이고 상기 베이스와 에미터가 기판상에 성장된 에피텍샬 층인 것을 특징으로 하는 헤테로접합 바이폴라 트랜지스터.
  4. 제3항에 있어서, 상기 콜렉터 영역의 표면이 베이스-콜렉터 항복 전압을 보다 용이하게 조절하기 위해서 상기 베이스와 상기 콜렉터 접촉부 사이에서 리세스 되는 것을 특징으로 하는 헤테로접합 바이폴라 트랜지스터.
  5. 제3항에 있어서, 상기 베이스 층 하부의 상기 기판 부분이 이온 주입으로서 반 절연상태로 되는 것을 특징으로 하는 헤테로접합 바이폴라 트랜지스터.
  6. 제3항에 있어서, 상기 베이스 하부의 상기 기판 부분이 상대적으로 농후하게 도우프되는 상기 베이스 층과 동일한 도전형을 갖는 것을 특징으로 하는 헤테로접합 바이폴라 트랜지스터.
  7. 제1의 표면을 가지는 반도체 기판, 상기 제1의 표면인 상기 기판내의 제1도전형의 콜렉터 영역, 상기 제1의 표면인 상기 기판내의 제1도전형의 콜렉터 접촉영역, 상기 제1의 표면상에 배치된 제2도전형의 베이스층, 상기 콜렉터 영역과 중첩되는 상기 층 부분상에 배치된 상기 제1도전형의 에미터 층, 상기 베이스층 상에 배치되는 도전성의 베이스 접촉부 및 상기 에미터 층 상에 배치된 도전성의 에미터 접촉부 및 상기 콜렉터 접촉 영역상에 배치된 도전성의 콜렉터 접촉부를 포함하고, 상기 콜렉터 접촉 영역이 상기 콜렉터 영역을 조절하고, 상기 베이층 부분이 상기 콜렉터 영역 부분상에 배치되며, 상기 에미터층이 상기 베이스층보다는 에너지 밴드갭이 넓고, 상기 베이스 접촉부가 상기 콜렉터 영역 또는 상기 콜렉터 접촉 영역과 중첩되지 않는 것을 특징으로 하는 수평콜렉터헤테로접합 바이폴라 트랜지스터.
  8. 제7항에 있어서, 상기 에미터층과 상기 도전성 에미터 접촉부 사이에 배치된 상기 제1도전형의 에미터 접촉층을 포함하는 것을 특징으로 하는 헤테로접합 바이폴라 트랜지스터.
  9. 제7항에 있어서, 상기 에미터 층이 AlGaAs이고, 상기 베이스층과 상기 기판이 GaAs인 것을 특징으로 하는 헤테로 접합 바이폴라 트랜지스터.
  10. 제7항에 있어서, 제1도전형이 n-형이고, 상기 제2도전형이 P-형인 것을 특징으로 하는 헤테로접합 바이폴라 트랜지스터.
  11. 제7항에 있어서, 상기 콜렉터 영역의 표면이 베이스-콜렉터 항복 전압을 보다 용이하게 조절하기 위하여 상기 베이스와 상기 콜렉터 접촉부 사이에 리세스되는 것을 특징으로 하는 헤테로접합 바이폴라 트랜지스터.
  12. 제7항에 있어서, 상기 베이스층 하부의 상기 기판 부분이 이온 주입으로 반절연상태로 되는 것을 특징으로 하는 헤테로접합 바이폴라 트랜지스터.
  13. 제7항에 있어서, 상기 베이스층 하부의 상기 기판 부분이 상대적으로 농후하게 도우프되고, 상기 도우핑이 상기 제2도전형인 것을 특징으로 하는 헤테로접합 바이폴라 트랜지스터.
  14. 베이스, 베이스 접촉부, 베이스보다 에너지 밴드갭이 넓은 에미터, 콜렉터 및 콜렉터 접촉부를 포함하고, 상기 베이스 접촉부가 상기 콜렉터 또는 콜렉터 접촉부와 중첩되지 않는 것을 특징으로 하는 수평 콜렉터 헤테로 접합 바이폴라 트랜지스터의 형성방법.
  15. 제14항에 있어서, 상기 에미터가 AlGaAs로 형성되고, 상기 베이스와 상기 콜렉터가 GaAs로 형성되는 것을 특징으로 하는 방법.
  16. 제14항에 있어서, 상기 콜렉터 형성 단계가 기판내의 이온 주입 단계를 포함하고, 상기 베이스와 에미터 형성단계가 상기 기판 상에 에퍼텍샬 증착 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제14항에 있어서, 베이스-콜렉터 항복 전압을 보다 용이하게 조절하기 위해서 상기 베이스와 상기 콜렉터 접촉부 사이에 상기 콜렉터 표면을 리세스시키는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제14항에 있어서, 상기 베이스 층 하부의 상기 기판 일부분을 이온 주입에 의해 반 절연체 상태로 변환하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제14항에 있어서, 상기 베이스 하부의 상기 기판 부분을 상대적으로 농후하게 도우핑하는 단계를 포함하고, 상기 부분이 상기 베이스 층과 동일한 도전형을 갖는 것을 특징으로 하는 방법.
  20. 수평 콜렉터 헤테로접합 바이폴라 트랜지스터의 형성 방법에 있어서, 제1의 표면을 갖는 반도체 기판을 제공하는 단계, 상기 제1의 표면인 상기 기판내의 제1도전형의 콜렉터 영역을 주입하는 단계, 상기 제1의 표면인 상기 기판 내의 제1도전형의 콜렉터 접촉 영역을 주입하는 단계, 상기 제1의 표면상에 배치된 제2도전형의 베이스층을 주입하는 단계, 상기 콜렉터 영역과 중첩하는 베이스층 부분상에 배치된 제1도전형의 에미터층을 성장시키는 단계, 상기 베이스층 상에 도전성의 베이스 접촉부를 형성하는 단계, 상기 에미터 층상에 도전성의 에미터 접촉부를 형성하는 단계 및 상기 콜렉터 접촉영역상에 도전성의 콜렉터 접촉부를 형성하는 단계를 포함하고, 상기 콜렉터 접촉 영역이 상기 콜렉터 영역을 조절하고, 상기 베이스층부분이 상기 콜렉터 영역부분상에 배치되며, 상기 에미터 층이 상기 베이스층보다는 에너지 밴드갭이 넓고, 상기 베이스 접촉부가 상기 콜렉터 영역 또는 상기 콜렉터 접촉 영역과 중첩하지는 않는 것을 특징으로 하는 방법.
  21. 제20항에 있어서, 상기 에미터 층과 상기 도전성 에미터 접촉부 사이에 배치된 상기 제1도전형의 에미터 접촉층을 성장하는 단계를 포함하는 것을 특징으로 하는 방법.
  22. 제20항에 있어서, GaAs인 상기 기판을 선택하는 단계, 상기 베이스층을 GaAs로 성장시키는 단계 및 상기 에미터층을 AlGaAs로 성장시키는 단계를 포함하는 것을 특징으로 하는 방법.
  23. 제20항에 있어서, n-형인 상기 제1도전형을 선택하고 P-형인 상기 제2도전형을 선택하는 단계를 포함하는 것을 특징으로 하는 방법.
  24. 제20항에 있어서, 베이스-콜렉터 항복 전압을 보다 용이하게 조절하기 위해서 상기 베이스와 상기 콜렉터 접촉부 사이에 상기 콜렉터 영역의 표면을 리세스 시키는 단계를 포함하는 것을 특징으로 하는 방법.
  25. 제20항에 있어서, 상기 베이스층 하부의 상기 기판 부분을 이온 주입에 의해 반 절연 상태로 변환하는 것을 특징으로 하는 방법.
  26. 제20항에 있어서, 상기 베이스 층 하부의 상기 기판 부분을 상대적으로 농후하게 도우핑하는 단계를 포함하고, 상기 도우핑 물질이 상기 제2도전형인 것을 특징으로 하는 방법.
    * 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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